JPH10340072A - アクティブマトリクス駆動回路 - Google Patents
アクティブマトリクス駆動回路Info
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- JPH10340072A JPH10340072A JP10093677A JP9367798A JPH10340072A JP H10340072 A JPH10340072 A JP H10340072A JP 10093677 A JP10093677 A JP 10093677A JP 9367798 A JP9367798 A JP 9367798A JP H10340072 A JPH10340072 A JP H10340072A
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- G09G3/3611—Control of matrices with row and column drivers
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- G09G3/2011—Display of intermediate tones by amplitude modulation
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
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- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
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- Theoretical Computer Science (AREA)
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- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 ＴＦＴＬＣＤのモノリシックな駆動回路に使
用される時、多くの利点を提供する。 【解決手段】 データラインドライバ回路は、制御シフ
トレジスタ及び分配コントローラ５６を備え。駆動回路
は、入力信号をサンプリングし駆動信号を対応するデー
タラインに供給する、各ドライバステージ６０を含む。
ドライバステージは、２：１マルチプレクサ６２からな
る垂直方向に接続されたサンプルシフトレジスタを組み
込んでいる。マルチプレクサは、ビットラインまたは先
行するＤＦＦの出力からのいずれかの入力を提供する。
サンプリングモードで入力信号のｎビットがＤＦＦ６１
のｎ個の入力にパラレルに供給され、シフトモードでこ
れらｎビットがサンプルシフトレジスタに沿ってシフト
レジスタの出力の方向にシフトされる。シリアルＤ／Ａ
変換器５８はｎビットを連続して受け取り、データライ
ンを駆動するためのアナログ駆動信号を生成する。
用される時、多くの利点を提供する。 【解決手段】 データラインドライバ回路は、制御シフ
トレジスタ及び分配コントローラ５６を備え。駆動回路
は、入力信号をサンプリングし駆動信号を対応するデー
タラインに供給する、各ドライバステージ６０を含む。
ドライバステージは、２：１マルチプレクサ６２からな
る垂直方向に接続されたサンプルシフトレジスタを組み
込んでいる。マルチプレクサは、ビットラインまたは先
行するＤＦＦの出力からのいずれかの入力を提供する。
サンプリングモードで入力信号のｎビットがＤＦＦ６１
のｎ個の入力にパラレルに供給され、シフトモードでこ
れらｎビットがサンプルシフトレジスタに沿ってシフト
レジスタの出力の方向にシフトされる。シリアルＤ／Ａ
変換器５８はｎビットを連続して受け取り、データライ
ンを駆動するためのアナログ駆動信号を生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス駆動回路に関する。詳しくは、アクティブマトリク
ス液晶表示装置（ＡＭＬＣＤ）の駆動回路に関するが、
これに限定されない。
クス駆動回路に関する。詳しくは、アクティブマトリク
ス液晶表示装置（ＡＭＬＣＤ）の駆動回路に関するが、
これに限定されない。
【０００２】本発明は、例えば、ＡＭＬＣＤなどのマト
リクス状にアドレスされる中間調薄膜表示パネルをデジ
タルデータにより駆動する駆動回路に適用され、コンパ
クトで領域効率性の良い方法で実現され得る。回路は従
来の大規模集積回路（ＬＳＩ）により構成され、ＣＯＧ
（チップオングラス）データ駆動回路を形成し得るが、
表示基板上に集積される薄膜トランジスタ（ＴＦＴ）を
用いて実現されると、領域効率性に関して特に有意な利
点を提供する。
リクス状にアドレスされる中間調薄膜表示パネルをデジ
タルデータにより駆動する駆動回路に適用され、コンパ
クトで領域効率性の良い方法で実現され得る。回路は従
来の大規模集積回路（ＬＳＩ）により構成され、ＣＯＧ
（チップオングラス）データ駆動回路を形成し得るが、
表示基板上に集積される薄膜トランジスタ（ＴＦＴ）を
用いて実現されると、領域効率性に関して特に有意な利
点を提供する。
【０００３】
【従来の技術】図１は、走査ラインドライバ回路３に接
続する走査ライン２と、データラインドライバ回路５に
接続するデータライン４とによってアドレス可能なＮ行
Ｍ列の画素よりなる典型的なＡＭＬＣＤ１を示す。デー
タラインドライバ回路５によってデータ電圧がデータラ
イン４に印加され、走査ラインドライバ回路３によって
走査電圧が走査ライン２に印加されることによって、こ
れらの電圧の組み合わせにより、画素電極６（同図の下
半分に示す表示装置の部分拡大詳細図に最もよく示され
る）にアナログデータ電圧が印加される。この結果、各
行が循環的な繰り返し順序で走査されるときそれぞれの
行に沿った画素の光伝送状態が制御される。これは、単
一の画素行に対しては以下のように実現される。データ
ラインドライバ回路５は、その画素行によって表示され
るべきシリアルのアナログまたはデジタルデータを読み
出し、パラレルのアナログデータ電圧をデータライン４
に印加して各データライン４を必要なデータ電圧まで充
電する。制御すべき画素行に対応する走査ライン２が、
走査ラインドライバ回路３による走査電圧の印加によっ
て活性化され、これにより、各画素に関連するＴＦＴ７
がオンとなり、対応するデータライン４からの電荷がこ
の画素に関連する画素付加容量８（図では点線で示す）
に転送される。走査電圧が取り除かれると、ＴＦＴ７は
画素付加容量８をデータライン４から隔離し、この結
果、次の走査フレーム中に画素が更新されるまで、この
画素の光学伝送状態は画素付加容量８の電圧に対応す
る。画素行は一度に１行づつ更新され、最終的にすべて
の行が更新されて１つの表示データフレームの更新が完
了する。このプロセスが次のデータフレームに対して繰
り返される。
続する走査ライン２と、データラインドライバ回路５に
接続するデータライン４とによってアドレス可能なＮ行
Ｍ列の画素よりなる典型的なＡＭＬＣＤ１を示す。デー
タラインドライバ回路５によってデータ電圧がデータラ
イン４に印加され、走査ラインドライバ回路３によって
走査電圧が走査ライン２に印加されることによって、こ
れらの電圧の組み合わせにより、画素電極６（同図の下
半分に示す表示装置の部分拡大詳細図に最もよく示され
る）にアナログデータ電圧が印加される。この結果、各
行が循環的な繰り返し順序で走査されるときそれぞれの
行に沿った画素の光伝送状態が制御される。これは、単
一の画素行に対しては以下のように実現される。データ
ラインドライバ回路５は、その画素行によって表示され
るべきシリアルのアナログまたはデジタルデータを読み
出し、パラレルのアナログデータ電圧をデータライン４
に印加して各データライン４を必要なデータ電圧まで充
電する。制御すべき画素行に対応する走査ライン２が、
走査ラインドライバ回路３による走査電圧の印加によっ
て活性化され、これにより、各画素に関連するＴＦＴ７
がオンとなり、対応するデータライン４からの電荷がこ
の画素に関連する画素付加容量８（図では点線で示す）
に転送される。走査電圧が取り除かれると、ＴＦＴ７は
画素付加容量８をデータライン４から隔離し、この結
果、次の走査フレーム中に画素が更新されるまで、この
画素の光学伝送状態は画素付加容量８の電圧に対応す
る。画素行は一度に１行づつ更新され、最終的にすべて
の行が更新されて１つの表示データフレームの更新が完
了する。このプロセスが次のデータフレームに対して繰
り返される。
【０００４】
【発明が解決しようとする課題】このような表示装置の
ためのデータラインドライバ回路５は従来のＬＳＩを用
いて実現され、ＣＯＧ方法を用いて表示装置の周部に接
着されるか、もしくは、ポリシリコンＴＦＴ回路構成を
用いて表示装置の基板上にモノリシックに形成され得
る。しかし、このような表示装置のデータラインドライ
バ回路５は、走査ラインドライバ回路３より複雑な回路
構成を必要とするため、モノリシックな低性能のＴＦＴ
回路構成を用いて駆動用電子部品を実現し得るかどうか
の可能性に有意な影響を与えるのは、データラインドラ
イバに用いられる回路の形態である。
ためのデータラインドライバ回路５は従来のＬＳＩを用
いて実現され、ＣＯＧ方法を用いて表示装置の周部に接
着されるか、もしくは、ポリシリコンＴＦＴ回路構成を
用いて表示装置の基板上にモノリシックに形成され得
る。しかし、このような表示装置のデータラインドライ
バ回路５は、走査ラインドライバ回路３より複雑な回路
構成を必要とするため、モノリシックな低性能のＴＦＴ
回路構成を用いて駆動用電子部品を実現し得るかどうか
の可能性に有意な影響を与えるのは、データラインドラ
イバに用いられる回路の形態である。
【０００５】このような表示装置のための最も直接的な
駆動方式は、ポイントアットアタイム駆動方式である。
図２は、このような駆動方式で用いられ得るアナログデ
ータラインドライバ回路１０を示す。この回路１０で
は、Ｄ型フリップフロップ１１のチェーンよりなるシフ
トレジスタは、各フリップフロップ１１の出力が関連す
るサンプリングトランジスタ１２のゲートを制御するよ
うに接続される。サンプリングトランジスタ１２は、
アナログ映像入力信号ＡＶＩＤＥＯをサンプリングし
て、サンプリングされた信号を、図では点線１３で示さ
れる関連する寄生容量を有する対応するデータライン４
に印加する。カラー表示装置では、各ＲＧＢ信号に対し
て１本づつで合計３本のアナログ映像ラインが存在す
る。動作においては、フレーム同期パルスＶＳＹＮＣお
よびライン同期パルスＨＳＹＮＣがそれぞれフレーム周
期およびライン周期の開始を示し、クロック信号ＣＫが
サンプリング周波数でフリップフロップ１１のクロック
入力に印加され、この結果、シフトレジスタ内で「１」
状態が循環して得られることにより、サンプリングトラ
ンジスタ１２がサンプリング周波数で順番に活性化され
る。サンプリングを首尾よく実行するためには、サンプ
リングトランジスタ１２の抵抗ならびにデータライン４
の抵抗および分布容量によって形成されるＲＣ時定数
は、利用可能なサンプリング周期（１／ｆＮＭ）より十
分に短くなければならない。
駆動方式は、ポイントアットアタイム駆動方式である。
図２は、このような駆動方式で用いられ得るアナログデ
ータラインドライバ回路１０を示す。この回路１０で
は、Ｄ型フリップフロップ１１のチェーンよりなるシフ
トレジスタは、各フリップフロップ１１の出力が関連す
るサンプリングトランジスタ１２のゲートを制御するよ
うに接続される。サンプリングトランジスタ１２は、
アナログ映像入力信号ＡＶＩＤＥＯをサンプリングし
て、サンプリングされた信号を、図では点線１３で示さ
れる関連する寄生容量を有する対応するデータライン４
に印加する。カラー表示装置では、各ＲＧＢ信号に対し
て１本づつで合計３本のアナログ映像ラインが存在す
る。動作においては、フレーム同期パルスＶＳＹＮＣお
よびライン同期パルスＨＳＹＮＣがそれぞれフレーム周
期およびライン周期の開始を示し、クロック信号ＣＫが
サンプリング周波数でフリップフロップ１１のクロック
入力に印加され、この結果、シフトレジスタ内で「１」
状態が循環して得られることにより、サンプリングトラ
ンジスタ１２がサンプリング周波数で順番に活性化され
る。サンプリングを首尾よく実行するためには、サンプ
リングトランジスタ１２の抵抗ならびにデータライン４
の抵抗および分布容量によって形成されるＲＣ時定数
は、利用可能なサンプリング周期（１／ｆＮＭ）より十
分に短くなければならない。
【０００６】図４（ａ）は、このようなポイントアット
アタイム型データラインドライバ回路１０に関連する信
号のタイミングを示す。ここで、Ｓ１、Ｓ２およびＳ３
は、表示装置の先端から数えて最初の３本の走査ライン
に印加される走査電圧を示す。連続する走査ライン周期
Ｔ１、Ｔ２、．．．で走査電圧Ｓ１、Ｓ２、Ｓ３によっ
て走査ラインが活性化されるとデータ電圧が画素に印加
されるのと同時に、ＡＶＩＤＥＯ信号がサンプリングさ
れることに留意されたい。走査電圧はＨＳＹＮＣパルス
によって同期化される。サンプリングウィンドウの長さ
を長くするためには、多位相アナログ入力信号をサンプ
リングする多数の位相タイミングレジスタを用いること
が可能である。しかし、４位相という現実的な制限によ
り、ポイントアットアタイム駆動方式は、低容量のデー
タラインを有する比較的小型の表示装置、またはデータ
レートの遅い低解像度の表示装置に限定される。
アタイム型データラインドライバ回路１０に関連する信
号のタイミングを示す。ここで、Ｓ１、Ｓ２およびＳ３
は、表示装置の先端から数えて最初の３本の走査ライン
に印加される走査電圧を示す。連続する走査ライン周期
Ｔ１、Ｔ２、．．．で走査電圧Ｓ１、Ｓ２、Ｓ３によっ
て走査ラインが活性化されるとデータ電圧が画素に印加
されるのと同時に、ＡＶＩＤＥＯ信号がサンプリングさ
れることに留意されたい。走査電圧はＨＳＹＮＣパルス
によって同期化される。サンプリングウィンドウの長さ
を長くするためには、多位相アナログ入力信号をサンプ
リングする多数の位相タイミングレジスタを用いること
が可能である。しかし、４位相という現実的な制限によ
り、ポイントアットアタイム駆動方式は、低容量のデー
タラインを有する比較的小型の表示装置、またはデータ
レートの遅い低解像度の表示装置に限定される。
【０００７】大型のまたは画素解像度が高いアナログ表
示装置では、データラインのＲＣ時定数は、ポイントア
ットアタイム駆動方式にとって利用可能なサンプリング
ウィンドウより大きい。従って、代わりにラインアット
アタイム駆動方式を用いる必要がある。図３（ａ）は、
この駆動方式で用いられ得るアナログデータラインドラ
イバ回路２０を示す。この回路２０では、Ｄ型フリップ
フロップ２１のチェーンよりなるシフトレジスタは、各
フリップフロップ２１が関連するサンプリング回路２２
を制御するように接続される。サンプリング回路２２は
ＡＶＩＤＥＯ信号をサンプリングして、サンプリングさ
れた信号を、図では点線２３で示される関連する寄生容
量を有する対応するデータライン４に印加する。図３
（ｂ）の拡大詳細図に示すように、制御回路２４によっ
て制御信号が供給されるサンプリング回路２２のそれぞ
れは、２つの制御ゲート２５および２６と、２つの小さ
な格納コンデンサ２７および２８と、バッファ２９とを
有する。各サンプリング回路において、コンデンサ２７
または２８はＡＶＩＤＥＯ信号のサンプルを格納するた
めに用いられ、各コンデンサの電圧はバッファ２９によ
ってデータラインに転送される。シリアル入力データの
サンプリングおよびデータラインの駆動は同時に行うこ
とはできないため、通常２つの格納コンデンサ２７およ
び２８が用いられる。コンデンサ２７がサンプリングの
ために使用されている間に、コンデンサ２８およびバッ
ファ２９がデータラインを駆動する。次のライン周期中
には、コンデンサ２７およびバッファ２９がデータライ
ンを駆動するために用いられ、コンデンサ２８が次のラ
インサンプリングのために用いられる。従って、いかな
る瞬間にも、コンデンサ２７および２８よりなるアナロ
グメモリには１つの映像データ行全体が格納されてい
る。
示装置では、データラインのＲＣ時定数は、ポイントア
ットアタイム駆動方式にとって利用可能なサンプリング
ウィンドウより大きい。従って、代わりにラインアット
アタイム駆動方式を用いる必要がある。図３（ａ）は、
この駆動方式で用いられ得るアナログデータラインドラ
イバ回路２０を示す。この回路２０では、Ｄ型フリップ
フロップ２１のチェーンよりなるシフトレジスタは、各
フリップフロップ２１が関連するサンプリング回路２２
を制御するように接続される。サンプリング回路２２は
ＡＶＩＤＥＯ信号をサンプリングして、サンプリングさ
れた信号を、図では点線２３で示される関連する寄生容
量を有する対応するデータライン４に印加する。図３
（ｂ）の拡大詳細図に示すように、制御回路２４によっ
て制御信号が供給されるサンプリング回路２２のそれぞ
れは、２つの制御ゲート２５および２６と、２つの小さ
な格納コンデンサ２７および２８と、バッファ２９とを
有する。各サンプリング回路において、コンデンサ２７
または２８はＡＶＩＤＥＯ信号のサンプルを格納するた
めに用いられ、各コンデンサの電圧はバッファ２９によ
ってデータラインに転送される。シリアル入力データの
サンプリングおよびデータラインの駆動は同時に行うこ
とはできないため、通常２つの格納コンデンサ２７およ
び２８が用いられる。コンデンサ２７がサンプリングの
ために使用されている間に、コンデンサ２８およびバッ
ファ２９がデータラインを駆動する。次のライン周期中
には、コンデンサ２７およびバッファ２９がデータライ
ンを駆動するために用いられ、コンデンサ２８が次のラ
インサンプリングのために用いられる。従って、いかな
る瞬間にも、コンデンサ２７および２８よりなるアナロ
グメモリには１つの映像データ行全体が格納されてい
る。
【０００８】図４（ｂ）は、このようなラインアットア
タイム型のデータラインドライバ回路２０に関連する信
号のタイミングを示すタイミング図を、図４（ａ）のポ
イントアットアタイム方式のタイミング図と比較して示
す。ラインアットアタイム駆動方式の重要な特徴は、１
つのデータ行全体がライン周期Ｔ１中にサンプリングさ
れた後に初めて走査ラインが活性化され、次のライン周
期Ｔ２全体が、画素へのデータの走査、および次の画素
行のためのデータのサンプリングに使用されることであ
る（ライン周期Ｔ１およびＴ２のそれぞれでサンプリン
グおよび走査が行われる図４（ａ）のポイントアットア
タイム駆動方式とは異なる）。しかし、ラインメモリお
よびバッファを実装することで、構成要素数および駆動
回路の複雑度の両方に関して有意なオーバヘッドが生じ
る。
タイム型のデータラインドライバ回路２０に関連する信
号のタイミングを示すタイミング図を、図４（ａ）のポ
イントアットアタイム方式のタイミング図と比較して示
す。ラインアットアタイム駆動方式の重要な特徴は、１
つのデータ行全体がライン周期Ｔ１中にサンプリングさ
れた後に初めて走査ラインが活性化され、次のライン周
期Ｔ２全体が、画素へのデータの走査、および次の画素
行のためのデータのサンプリングに使用されることであ
る（ライン周期Ｔ１およびＴ２のそれぞれでサンプリン
グおよび走査が行われる図４（ａ）のポイントアットア
タイム駆動方式とは異なる）。しかし、ラインメモリお
よびバッファを実装することで、構成要素数および駆動
回路の複雑度の両方に関して有意なオーバヘッドが生じ
る。
【０００９】アクティブマトリクス表示装置の分野で
は、外部映像源へのデジタルインタフェースを採用する
傾向が増大している。このようなデジタルインタフェー
スは、概して、ノイズに対してより頑強であり、システ
ム設計がかなり簡素化される。デジタルデータドライバ
回路は、通常は、ラインアットアタイム駆動方式を使用
し、ラインメモリを必要とする。多くのこのような回路
が、A. Lewis、"Drivercircuits for AMLCD'S"、Journa
l 、56〜64頁、1993、およびC. Reita、"Integrated dr
iver circuits for active matrix liquid crystal dis
plays"、Displays、第14(2)巻、104〜114頁、1993に記
載されている。図５は、ラインメモリを構成する第１の
ｎビットデジタルラッチ行の形態の入力レジスタ３１
と、第２のｎビットデジタルラッチ行の形態の格納レジ
スタ３２と、出力バッファ３４を介してデータライン４
に電圧を印加するデジタル−アナログ（Ｄ／Ａ）変換器
３３よりなる行とを備えた典型的なデジタルデータライ
ン駆動回路３０を示す。入力レジスタ３１は、制御信号
が供給されるタイミングレジスタ３５の制御下でｎビッ
トのパラレル入力データをサンプリングするために使用
される。１データ行が入力レジスタ３１にロードされる
と、データは格納レジスタ３２に転送されて、Ｄ／Ａ変
換器３３がデジタル−アナログ変換を行うのを可能に
し、一方、入力レジスタ３１は解放されて新しいデータ
行を同時にサンプリングする。２つのレジスタ３１およ
び３２を用いることにより、１ライン周期中にデジタル
−アナログ変換およびライン駆動が行われ、この１ライ
ン周期に等しいパイプライン遅延が提供される。
は、外部映像源へのデジタルインタフェースを採用する
傾向が増大している。このようなデジタルインタフェー
スは、概して、ノイズに対してより頑強であり、システ
ム設計がかなり簡素化される。デジタルデータドライバ
回路は、通常は、ラインアットアタイム駆動方式を使用
し、ラインメモリを必要とする。多くのこのような回路
が、A. Lewis、"Drivercircuits for AMLCD'S"、Journa
l 、56〜64頁、1993、およびC. Reita、"Integrated dr
iver circuits for active matrix liquid crystal dis
plays"、Displays、第14(2)巻、104〜114頁、1993に記
載されている。図５は、ラインメモリを構成する第１の
ｎビットデジタルラッチ行の形態の入力レジスタ３１
と、第２のｎビットデジタルラッチ行の形態の格納レジ
スタ３２と、出力バッファ３４を介してデータライン４
に電圧を印加するデジタル−アナログ（Ｄ／Ａ）変換器
３３よりなる行とを備えた典型的なデジタルデータライ
ン駆動回路３０を示す。入力レジスタ３１は、制御信号
が供給されるタイミングレジスタ３５の制御下でｎビッ
トのパラレル入力データをサンプリングするために使用
される。１データ行が入力レジスタ３１にロードされる
と、データは格納レジスタ３２に転送されて、Ｄ／Ａ変
換器３３がデジタル−アナログ変換を行うのを可能に
し、一方、入力レジスタ３１は解放されて新しいデータ
行を同時にサンプリングする。２つのレジスタ３１およ
び３２を用いることにより、１ライン周期中にデジタル
−アナログ変換およびライン駆動が行われ、この１ライ
ン周期に等しいパイプライン遅延が提供される。
【００１０】この基本的な枠組み内では、様々な既知の
駆動回路間の相違は、基本的には、Ｄ／Ａ変換およびラ
イン駆動の方法に関連する。図６は、バッファを持たな
いパラレル切り替えコンデンサアレイの形態の最も簡単
なタイプのＤ／Ａ変換器を示す。これは、例えば、 Y.
Matsueda、S. Inoue、S. Takenaka、T. Ozawa、S. Fuji
kawa、T. NakazawaおよびH. Ohshima、"Low-temperatur
e poly-Si TFT-LCD with integrated 6-bit digital da
ta drivers"、Society for Information Display 96 Di
gest、21〜24頁、および米国特許第5251051号によって
開示されている。この回路では、各Ｄ／Ａ変換器３３
は、ｎ個のコンデンサ３６および関連するスイッチ３７
のアレイを備えている。コンデンサ３６は２進重み付け
容量Ｃｏ、２Ｃｏ、...、２n-1Ｃｏを有する。コンデン
サ３６は、デジタルデータに従って基準電圧まで充電さ
れ、続いて転送スイッチ３８によってデータライン４に
直接接続される。この方法には、コンデンサアレイおよ
びデジタル格納のための領域が必要であること、および
ライン容量、従って表示パネルサイズが制限されること
を含む多くの欠点がある。ライン容量は純粋に電荷共有
によって駆動されるため、このタイプの回路は比較的小
型の表示装置のみにしか適切ではないことは明らかであ
る。
駆動回路間の相違は、基本的には、Ｄ／Ａ変換およびラ
イン駆動の方法に関連する。図６は、バッファを持たな
いパラレル切り替えコンデンサアレイの形態の最も簡単
なタイプのＤ／Ａ変換器を示す。これは、例えば、 Y.
Matsueda、S. Inoue、S. Takenaka、T. Ozawa、S. Fuji
kawa、T. NakazawaおよびH. Ohshima、"Low-temperatur
e poly-Si TFT-LCD with integrated 6-bit digital da
ta drivers"、Society for Information Display 96 Di
gest、21〜24頁、および米国特許第5251051号によって
開示されている。この回路では、各Ｄ／Ａ変換器３３
は、ｎ個のコンデンサ３６および関連するスイッチ３７
のアレイを備えている。コンデンサ３６は２進重み付け
容量Ｃｏ、２Ｃｏ、...、２n-1Ｃｏを有する。コンデン
サ３６は、デジタルデータに従って基準電圧まで充電さ
れ、続いて転送スイッチ３８によってデータライン４に
直接接続される。この方法には、コンデンサアレイおよ
びデジタル格納のための領域が必要であること、および
ライン容量、従って表示パネルサイズが制限されること
を含む多くの欠点がある。ライン容量は純粋に電荷共有
によって駆動されるため、このタイプの回路は比較的小
型の表示装置のみにしか適切ではないことは明らかであ
る。
【００１１】もっと大型のまたは解像度が高い表示装置
に関連する容量性負荷を駆動するためには、米国特許第
5453757号に開示されているように、２進重み付けコン
デンサアレイとライン容量との間にバッファを加えるこ
とが可能である。図７は、A.Lewis、"Driver circuits
for AMLCD'S"、Journal 、56〜64頁、1993に記載されて
いるようなこのタイプの変換器の一例を示す。この場合
には、各変換器３３に対して、バッファ増幅器３９およ
び大きなフィードバックコンデンサ４０が必要であり、
これにより変換器３３の実装に必要とされる領域がさら
に増大する。さらに、フィードバックコンデンサ４０
は、２進アレイ内の入力容量の合計にほぼ等しくされ、
従って、バッファ増幅器３９は駆動が必要な有意の負荷
を有する。
に関連する容量性負荷を駆動するためには、米国特許第
5453757号に開示されているように、２進重み付けコン
デンサアレイとライン容量との間にバッファを加えるこ
とが可能である。図７は、A.Lewis、"Driver circuits
for AMLCD'S"、Journal 、56〜64頁、1993に記載されて
いるようなこのタイプの変換器の一例を示す。この場合
には、各変換器３３に対して、バッファ増幅器３９およ
び大きなフィードバックコンデンサ４０が必要であり、
これにより変換器３３の実装に必要とされる領域がさら
に増大する。さらに、フィードバックコンデンサ４０
は、２進アレイ内の入力容量の合計にほぼ等しくされ、
従って、バッファ増幅器３９は駆動が必要な有意の負荷
を有する。
【００１２】このようなパラレル切り替えコンデンサＤ
／Ａ変換器の領域が大きくなるというオーバヘッドによ
り、特にモノリシックなデータドライバを有する表示パ
ネルに対するこのような変換器の使用が制限される。多
くの別の変換器構成が提案されている。これらの中で最
も評判の良いものは、米国特許第5457415号に開示され
図８に示すようなサンプリング化ランプ変換器である。
この回路では、各データライン４のための格納レジスタ
３２の出力は比較器４２に供給される。比較器４２は、
グローバルランプ信号をデータライン４に接続するスイ
ッチ４３の状態を制御する。比較器４２は、格納レジス
タ３２の中味を、ライン４４を介して供給されるグロー
バルカウント信号と比較し、現在のグローバルカウント
が格納レジスタ４２の内容より小さいときのみランプ信
号とデータライン４との接続を維持する。グローバルカ
ウントが格納レジスタ３２の内容を超えると、ランプ信
号はデータライン４から切断され、これによりライン容
量に所望のデータ電圧を残す。このような回路の主要な
欠点は、この実装のために大きな領域が必要であるこ
と、および外部ランプ信号を供給する必要があることで
ある。
／Ａ変換器の領域が大きくなるというオーバヘッドによ
り、特にモノリシックなデータドライバを有する表示パ
ネルに対するこのような変換器の使用が制限される。多
くの別の変換器構成が提案されている。これらの中で最
も評判の良いものは、米国特許第5457415号に開示され
図８に示すようなサンプリング化ランプ変換器である。
この回路では、各データライン４のための格納レジスタ
３２の出力は比較器４２に供給される。比較器４２は、
グローバルランプ信号をデータライン４に接続するスイ
ッチ４３の状態を制御する。比較器４２は、格納レジス
タ３２の中味を、ライン４４を介して供給されるグロー
バルカウント信号と比較し、現在のグローバルカウント
が格納レジスタ４２の内容より小さいときのみランプ信
号とデータライン４との接続を維持する。グローバルカ
ウントが格納レジスタ３２の内容を超えると、ランプ信
号はデータライン４から切断され、これによりライン容
量に所望のデータ電圧を残す。このような回路の主要な
欠点は、この実装のために大きな領域が必要であるこ
と、および外部ランプ信号を供給する必要があることで
ある。
【００１３】本発明の目的は、特にポリシリコンＡＭＬ
ＣＤなどのＴＦＴＬＣＤのモノリシックな駆動回路に使
用されるとき、多くの使用上の利点を提供する新規のア
クティブマトリクス駆動回路を提供することである。
ＣＤなどのＴＦＴＬＣＤのモノリシックな駆動回路に使
用されるとき、多くの使用上の利点を提供する新規のア
クティブマトリクス駆動回路を提供することである。
【００１４】
【課題を解決するための手段】本発明のアクティブマト
リクス駆動回路は、ｎ個のパラレルビットを有するデジ
タル入力信号をサンプリングして、アナログ駆動信号を
複数のラインに供給するアクティブマトリクス駆動回路
であって、それぞれが出力を有する制御シフト素子のチ
ェーンを含む制御シフトレジスタ手段と、該制御シフト
素子のそれぞれに関連したドライバステージであって、
対応する該制御シフト素子の制御下で、該ラインのうち
の対応する１つのラインのための入力信号をサンプリン
グして、駆動信号を該ラインに供給するドライバステー
ジと、を備えており、該ドライバステージのそれぞれ
は、ｎ個の入力を有するｎ個のサンプルシフト素子のチ
ェーンを備えたサンプルシフトレジスタ手段であって、
該サンプルシフト素子が、サンプリングモードでは該入
力信号のｎビットが該サンプルシフト素子のｎ個の入力
にパラレルに供給され、シフトモードでは該サンプルシ
フト素子によって格納されたｎ個のビットが、該サンプ
ルシフトレジスタ手段に沿って該サンプルシフトレジス
タ手段の少なくとも１つの出力の方向にシフトされるよ
うに該制御シフトレジスタ手段によって制御されるサン
プルシフトレジスタ手段と、該サンプルシフトレジスタ
手段の該出力に接続され、該サンプルシフトレジスタ手
段に沿ってシフトされるビットを連続して受け取り、こ
れに依存して対応するラインにアナログ駆動信号を供給
するシリアルデジタル−アナログ変換手段と、を組み込
んでおり、そのことにより上記目的が達成される。
リクス駆動回路は、ｎ個のパラレルビットを有するデジ
タル入力信号をサンプリングして、アナログ駆動信号を
複数のラインに供給するアクティブマトリクス駆動回路
であって、それぞれが出力を有する制御シフト素子のチ
ェーンを含む制御シフトレジスタ手段と、該制御シフト
素子のそれぞれに関連したドライバステージであって、
対応する該制御シフト素子の制御下で、該ラインのうち
の対応する１つのラインのための入力信号をサンプリン
グして、駆動信号を該ラインに供給するドライバステー
ジと、を備えており、該ドライバステージのそれぞれ
は、ｎ個の入力を有するｎ個のサンプルシフト素子のチ
ェーンを備えたサンプルシフトレジスタ手段であって、
該サンプルシフト素子が、サンプリングモードでは該入
力信号のｎビットが該サンプルシフト素子のｎ個の入力
にパラレルに供給され、シフトモードでは該サンプルシ
フト素子によって格納されたｎ個のビットが、該サンプ
ルシフトレジスタ手段に沿って該サンプルシフトレジス
タ手段の少なくとも１つの出力の方向にシフトされるよ
うに該制御シフトレジスタ手段によって制御されるサン
プルシフトレジスタ手段と、該サンプルシフトレジスタ
手段の該出力に接続され、該サンプルシフトレジスタ手
段に沿ってシフトされるビットを連続して受け取り、こ
れに依存して対応するラインにアナログ駆動信号を供給
するシリアルデジタル−アナログ変換手段と、を組み込
んでおり、そのことにより上記目的が達成される。
【００１５】好ましくは、前記制御シフトレジスタ手段
は、前記入力信号が第１サブ周期中に第１ライン群のた
めにサンプリングされ、対応する駆動信号が第２サブ周
期中に該第１ライン群に供給されるように、および該入
力信号が、該第２サブ周期と少なくとも部分的に同一の
広がりを有するサブ周期中に第２ライン群のためにサン
プリングされ、対応する駆動信号がさらに別のサブ周期
中に該第２ライン群に供給されるように、前記入力信号
のサンプリングおよび駆動信号の該ラインへの供給を制
御する。
は、前記入力信号が第１サブ周期中に第１ライン群のた
めにサンプリングされ、対応する駆動信号が第２サブ周
期中に該第１ライン群に供給されるように、および該入
力信号が、該第２サブ周期と少なくとも部分的に同一の
広がりを有するサブ周期中に第２ライン群のためにサン
プリングされ、対応する駆動信号がさらに別のサブ周期
中に該第２ライン群に供給されるように、前記入力信号
のサンプリングおよび駆動信号の該ラインへの供給を制
御する。
【００１６】さらに好ましくは、連続するライン周期中
の駆動信号をアクティブマトリクス内の制御信号行に供
給し、該アクティブマトリクスでは前記制御素子が前記
ラインおよび該行の交差部に配置されている駆動回路で
あって、前記制御シフトレジスタ手段は、前記入力信号
が該ライン周期のうちの１つのライン周期の第１サブ周
期中に行に沿った第１制御素子群のためにサンプリング
され、対応する駆動信号が該１つのライン周期の第２サ
ブ周期中に該第１制御素子群に供給されるように、およ
び該入力信号が、該１つのライン周期の該第２サブ周期
中に該行に沿った第２制御素子群のためにサンプリング
され、対応する駆動信号が、該ライン周期のうちの該１
つのライン周期に続く別のライン周期の第１サブ周期中
に該第２制御素子群に供給されるように、該入力信号の
サンプリングおよび駆動信号の該ラインへの供給を制御
する。
の駆動信号をアクティブマトリクス内の制御信号行に供
給し、該アクティブマトリクスでは前記制御素子が前記
ラインおよび該行の交差部に配置されている駆動回路で
あって、前記制御シフトレジスタ手段は、前記入力信号
が該ライン周期のうちの１つのライン周期の第１サブ周
期中に行に沿った第１制御素子群のためにサンプリング
され、対応する駆動信号が該１つのライン周期の第２サ
ブ周期中に該第１制御素子群に供給されるように、およ
び該入力信号が、該１つのライン周期の該第２サブ周期
中に該行に沿った第２制御素子群のためにサンプリング
され、対応する駆動信号が、該ライン周期のうちの該１
つのライン周期に続く別のライン周期の第１サブ周期中
に該第２制御素子群に供給されるように、該入力信号の
サンプリングおよび駆動信号の該ラインへの供給を制御
する。
【００１７】ある実施の形態では、前記ドライバステー
ジのそれぞれは、前記サンプリングモードで前記サンプ
ルシフト素子のそれぞれの入力に前記入力信号の対応す
るビットを供給し、前記シフトモードで該サンプルシフ
ト素子の入力および出力を接続して、前記格納されたビ
ットを前記サンプルシフトレジスタ手段に沿ってシフト
させ得るマルチプレクサ手段を備えている。
ジのそれぞれは、前記サンプリングモードで前記サンプ
ルシフト素子のそれぞれの入力に前記入力信号の対応す
るビットを供給し、前記シフトモードで該サンプルシフ
ト素子の入力および出力を接続して、前記格納されたビ
ットを前記サンプルシフトレジスタ手段に沿ってシフト
させ得るマルチプレクサ手段を備えている。
【００１８】他の実施形態では、前記マルチプレクサ手
段は、前記サンプルシフト素子のそれぞれに関連し、前
記入力信号の対応するビットを受け取る各マルチプレク
サを含み、前記サンプルシフトレジスタ手段の該連続す
るサンプルシフト素子は、関連する該マルチプレクサに
よって接続され、前記格納されたビットすべてを該サン
プルシフトレジスタ手段に沿って前記デジタル−アナロ
グ変換手段の方向に簡単なシーケンスでシフトさせる。
段は、前記サンプルシフト素子のそれぞれに関連し、前
記入力信号の対応するビットを受け取る各マルチプレク
サを含み、前記サンプルシフトレジスタ手段の該連続す
るサンプルシフト素子は、関連する該マルチプレクサに
よって接続され、前記格納されたビットすべてを該サン
プルシフトレジスタ手段に沿って前記デジタル−アナロ
グ変換手段の方向に簡単なシーケンスでシフトさせる。
【００１９】さらに他の実施形態では、前記マルチプレ
クサ手段は、前記サンプルシフト素子のそれぞれに関連
し、前記入力信号の対応するビットを受け取る各マルチ
プレクサを含み、該サンプルシフト素子の第１群は関連
する該マルチプレクサによって接続され、格納された偶
数ビットを前記サンプルシフトレジスタ手段に沿って該
サンプルシフトレジスタ手段の第１出力の方向にシフト
させ、該サンプルシフト素子の第２群は関連する該マル
チプレクサによって接続され、格納された奇数ビットを
該サンプルシフトレジスタ手段に沿って該サンプルシフ
トレジスタ手段の第２出力の方向にシフトさせる。
クサ手段は、前記サンプルシフト素子のそれぞれに関連
し、前記入力信号の対応するビットを受け取る各マルチ
プレクサを含み、該サンプルシフト素子の第１群は関連
する該マルチプレクサによって接続され、格納された偶
数ビットを前記サンプルシフトレジスタ手段に沿って該
サンプルシフトレジスタ手段の第１出力の方向にシフト
させ、該サンプルシフト素子の第２群は関連する該マル
チプレクサによって接続され、格納された奇数ビットを
該サンプルシフトレジスタ手段に沿って該サンプルシフ
トレジスタ手段の第２出力の方向にシフトさせる。
【００２０】さらに他の実施形態では、第１クロック信
号を前記制御シフトレジスタ手段に供給して、前記制御
シフト素子を第１のレートでクロック化することによっ
て前記入力信号のサンプリングを行う第１クロック手段
と、第２クロック信号を前記サンプルシフトレジスタ手
段に供給して、前記サンプルシフト素子を該第１のレー
トより低い第２のレートでクロック化することによって
前記格納されたビットのシフトを行う第２クロック手段
とをさらに備えている。
号を前記制御シフトレジスタ手段に供給して、前記制御
シフト素子を第１のレートでクロック化することによっ
て前記入力信号のサンプリングを行う第１クロック手段
と、第２クロック信号を前記サンプルシフトレジスタ手
段に供給して、前記サンプルシフト素子を該第１のレー
トより低い第２のレートでクロック化することによって
前記格納されたビットのシフトを行う第２クロック手段
とをさらに備えている。
【００２１】さらに他の実施形態では、前記サンプルシ
フト素子は、それぞれの入力に印加されるビットを反転
するようにされ、前記サンプルシフトレジスタ手段によ
って出力されるビットを、前記デジタル−アナログ変換
手段への印加の前に反転させる反転手段が、該サンプル
シフトレジスタ手段の前記出力に配備される。
フト素子は、それぞれの入力に印加されるビットを反転
するようにされ、前記サンプルシフトレジスタ手段によ
って出力されるビットを、前記デジタル−アナログ変換
手段への印加の前に反転させる反転手段が、該サンプル
シフトレジスタ手段の前記出力に配備される。
【００２２】さらに他の実施形態では、前記デジタル−
アナログ変換手段は、容量手段であって、変換モードで
前記サンプルシフトレジスタ手段によって該容量手段に
出力される前記サンプリングされた入力信号のビットが
シリアルに印加されることにより生じる蓄積電圧を格納
する容量手段と、該サンプリングされた入力信号のビッ
トのすべてを受け取った後、駆動モードで該格納された
電圧を該デジタル−アナログ変換手段の出力に転送する
スイッチ手段とを備えている。
アナログ変換手段は、容量手段であって、変換モードで
前記サンプルシフトレジスタ手段によって該容量手段に
出力される前記サンプリングされた入力信号のビットが
シリアルに印加されることにより生じる蓄積電圧を格納
する容量手段と、該サンプリングされた入力信号のビッ
トのすべてを受け取った後、駆動モードで該格納された
電圧を該デジタル−アナログ変換手段の出力に転送する
スイッチ手段とを備えている。
【００２３】さらに他の実施形態では、前記デジタル−
アナログ変換手段は、前記駆動信号を各ラインに出力す
る各バッファを備えている。
アナログ変換手段は、前記駆動信号を各ラインに出力す
る各バッファを備えている。
【００２４】さらに他の実施形態では、前記バッファ
は、前記サンプルシフトレジスタ手段によって出力され
る前記サンプリングされた入力信号のビットがシリアル
に印加されることによる電圧を格納する入力コンデンサ
を組み込んでいる。
は、前記サンプルシフトレジスタ手段によって出力され
る前記サンプリングされた入力信号のビットがシリアル
に印加されることによる電圧を格納する入力コンデンサ
を組み込んでいる。
【００２５】さらに他の実施形態では、前記バッファ
は、増幅器と、該増幅器に接続され、変換モードで該増
幅器の最初のオフセット電圧を格納し、駆動モードで該
格納されたオフセット電圧を負のフィードバックとして
印加するようにされた補償容量とを備えている。
は、増幅器と、該増幅器に接続され、変換モードで該増
幅器の最初のオフセット電圧を格納し、駆動モードで該
格納されたオフセット電圧を負のフィードバックとして
印加するようにされた補償容量とを備えている。
【００２６】さらに他の実施形態では、前記増幅器は反
転増幅器である。
転増幅器である。
【００２７】さらに他の実施形態では、前記増幅器は差
動増幅器である。
動増幅器である。
【００２８】ある実施の形態では、上記アクティブマト
リクス駆動回路を組み込んだアクティブマトリクス液晶
表示装置である。
リクス駆動回路を組み込んだアクティブマトリクス液晶
表示装置である。
【００２９】他の実施形態では、上記アクティブマトリ
クス駆動回路が前記駆動回路は前記表示装置の基板上に
集積される薄膜トランジスタを用いて実現される。
クス駆動回路が前記駆動回路は前記表示装置の基板上に
集積される薄膜トランジスタを用いて実現される。
【００３０】さらに他の実施形態では、前記トランジス
タはポリシリコン薄膜トランジスタである。
タはポリシリコン薄膜トランジスタである。
【００３１】本発明によれば、ｎ個のパラレルビットを
有するデジタル入力信号をサンプリングして、アナログ
駆動信号を複数のラインに供給するアクティブマトリク
スデジタル駆動回路であって、それぞれが出力を有する
制御シフト素子のチェーンを含む制御シフトレジスタ手
段と、該ラインのうちの対応する１つのラインのための
入力信号をサンプリングして、駆動信号を該ラインに供
給する、各制御シフト素子の制御下にある各ドライバス
テージとを備えた駆動回路において、該ドライバステー
ジのそれぞれは、ｎ個の入力を有するｎ個のサンプルシ
フト素子のチェーンを備えたサンプルシフトレジスタ手
段であって、該サンプルシフト素子が、サンプリングモ
ードでは該入力信号のｎビットが該サンプルシフト素子
のｎ個の入力にパラレルに供給され、またシフトモード
では該サンプルシフト素子によって格納されたｎ個のビ
ットが、該サンプルシフトレジスタ手段に沿って該サン
プルシフトレジスタ手段の少なくとも１つの出力の方向
にシフトされるように該制御シフトレジスタ手段によっ
て制御されるサンプルシフトレジスタ手段と、該サンプ
ルシフトレジスタ手段の該出力に接続され、該サンプル
シフトレジスタ手段に沿ってシフトされるビットを連続
して受け取り、これに依存して対応するラインにアナロ
グ駆動信号を供給するシリアルデジタル−アナログ変換
手段とを組み込んでいる、アクティブマトリクスデジタ
ル駆動回路が提供される。
有するデジタル入力信号をサンプリングして、アナログ
駆動信号を複数のラインに供給するアクティブマトリク
スデジタル駆動回路であって、それぞれが出力を有する
制御シフト素子のチェーンを含む制御シフトレジスタ手
段と、該ラインのうちの対応する１つのラインのための
入力信号をサンプリングして、駆動信号を該ラインに供
給する、各制御シフト素子の制御下にある各ドライバス
テージとを備えた駆動回路において、該ドライバステー
ジのそれぞれは、ｎ個の入力を有するｎ個のサンプルシ
フト素子のチェーンを備えたサンプルシフトレジスタ手
段であって、該サンプルシフト素子が、サンプリングモ
ードでは該入力信号のｎビットが該サンプルシフト素子
のｎ個の入力にパラレルに供給され、またシフトモード
では該サンプルシフト素子によって格納されたｎ個のビ
ットが、該サンプルシフトレジスタ手段に沿って該サン
プルシフトレジスタ手段の少なくとも１つの出力の方向
にシフトされるように該制御シフトレジスタ手段によっ
て制御されるサンプルシフトレジスタ手段と、該サンプ
ルシフトレジスタ手段の該出力に接続され、該サンプル
シフトレジスタ手段に沿ってシフトされるビットを連続
して受け取り、これに依存して対応するラインにアナロ
グ駆動信号を供給するシリアルデジタル−アナログ変換
手段とを組み込んでいる、アクティブマトリクスデジタ
ル駆動回路が提供される。
【００３２】このような回路は、入力デジタル信号をサ
ンプリングしサンプリングされた信号をＤ／Ａ変換器に
転送するために個別の入力レジスタおよび格納レジスタ
が必要とされる図５〜図８を参照して上述した構成など
の従来の構成に比較して、多くの有意な利点を提供す
る。個別の入力レジスタおよび格納レジスタならびに格
納レジスタのパラレルデータ出力を変換するためのパラ
レルＤ／Ａ変換器ではなく、各データラインに対して単
一のサンプルシフトレジスタおよび関連するシリアルＤ
／Ａ変換器しか必要としないため、このような回路は極
めて領域効率性の良い方法で実現され得る。これによ
り、回路は、ポリシリコンＴＦＴ回路構成を用いて表示
装置の基板上にモノリシックに製造する場合に特に適切
である。さらに、このような回路のサンプルシフト素子
は、有意な長さの時間にわたってデータを保持する必要
はなく、これは、サンプルシフトレジスタは、従来のラ
インメモリに必要なスタティックロジックより本来的に
コンパクトであるダイナミックロジックを用いて実現さ
れ得ることを意味する。従来の格納レジスタを取り除き
ダイナミックロジックを使用することにより回路の複雑
度が低くなるため、回路のトランジスタ数が減り、この
結果歩止まりが高くなる。
ンプリングしサンプリングされた信号をＤ／Ａ変換器に
転送するために個別の入力レジスタおよび格納レジスタ
が必要とされる図５〜図８を参照して上述した構成など
の従来の構成に比較して、多くの有意な利点を提供す
る。個別の入力レジスタおよび格納レジスタならびに格
納レジスタのパラレルデータ出力を変換するためのパラ
レルＤ／Ａ変換器ではなく、各データラインに対して単
一のサンプルシフトレジスタおよび関連するシリアルＤ
／Ａ変換器しか必要としないため、このような回路は極
めて領域効率性の良い方法で実現され得る。これによ
り、回路は、ポリシリコンＴＦＴ回路構成を用いて表示
装置の基板上にモノリシックに製造する場合に特に適切
である。さらに、このような回路のサンプルシフト素子
は、有意な長さの時間にわたってデータを保持する必要
はなく、これは、サンプルシフトレジスタは、従来のラ
インメモリに必要なスタティックロジックより本来的に
コンパクトであるダイナミックロジックを用いて実現さ
れ得ることを意味する。従来の格納レジスタを取り除き
ダイナミックロジックを使用することにより回路の複雑
度が低くなるため、回路のトランジスタ数が減り、この
結果歩止まりが高くなる。
【００３３】シリアルＤ／Ａ変換を使用することによ
り、回路の領域効率性が高くなるだけではなく、変換精
度を高くすることもできる。シリアルＤ／Ａ変換器は、
各ビットに対して同じ構成要素が使用されることにより
本来的に単調であるため、変換器が切り替えコンデンサ
を用いて実現されるときは、整合性を向上させ電荷注入
を最小限にするために大きなコンデンサを用いることが
可能となる。さらに、単に変換器の記憶素子数を増やす
ことによって、変換精度を高くすることができる。
り、回路の領域効率性が高くなるだけではなく、変換精
度を高くすることもできる。シリアルＤ／Ａ変換器は、
各ビットに対して同じ構成要素が使用されることにより
本来的に単調であるため、変換器が切り替えコンデンサ
を用いて実現されるときは、整合性を向上させ電荷注入
を最小限にするために大きなコンデンサを用いることが
可能となる。さらに、単に変換器の記憶素子数を増やす
ことによって、変換精度を高くすることができる。
【００３４】図７を参照して上述したパラレル切り替え
コンデンサによりバッファ付き変換器の場合とは異な
り、変換器のコンデンサを比較的小さくすることがで
き、また非常に大きなフィードバックコンデンサを必要
としないため、Ｄ／Ａ変換がシリアルであるにも係わら
ず、データラインを高速でバッファを用いて駆動するこ
とが可能である。これは、低移動度の多結晶薄膜トラン
ジスタが用いられ増幅器の性能が概して制限要因である
上述の回路のモノリシックな製造の場合には特に重要で
ある。変換が図１６を参照して上述したような疑似シリ
アルの方法で行われる場合は、変換の速度はさらに向上
し得る。
コンデンサによりバッファ付き変換器の場合とは異な
り、変換器のコンデンサを比較的小さくすることがで
き、また非常に大きなフィードバックコンデンサを必要
としないため、Ｄ／Ａ変換がシリアルであるにも係わら
ず、データラインを高速でバッファを用いて駆動するこ
とが可能である。これは、低移動度の多結晶薄膜トラン
ジスタが用いられ増幅器の性能が概して制限要因である
上述の回路のモノリシックな製造の場合には特に重要で
ある。変換が図１６を参照して上述したような疑似シリ
アルの方法で行われる場合は、変換の速度はさらに向上
し得る。
【００３５】本発明の１つの実施形態では、前記制御シ
フトレジスタ手段は、前記入力信号が第１サブ周期中に
第１ライン群のためにサンプリングされ、対応する駆動
信号が第２サブ周期中に該第１ライン群に供給されるよ
うに、および該入力信号が、該第２サブ周期と少なくと
も部分的に同一の広がりを有するサブ周期中に第２ライ
ン群のためにサンプリングされ、対応する駆動信号がさ
らに別のサブ周期中に該第２ライン群に供給されるよう
に、前記入力信号のサンプリングおよび駆動信号の該ラ
インへの供給を制御する。
フトレジスタ手段は、前記入力信号が第１サブ周期中に
第１ライン群のためにサンプリングされ、対応する駆動
信号が第２サブ周期中に該第１ライン群に供給されるよ
うに、および該入力信号が、該第２サブ周期と少なくと
も部分的に同一の広がりを有するサブ周期中に第２ライ
ン群のためにサンプリングされ、対応する駆動信号がさ
らに別のサブ周期中に該第２ライン群に供給されるよう
に、前記入力信号のサンプリングおよび駆動信号の該ラ
インへの供給を制御する。
【００３６】本発明は、連続するライン周期中の駆動信
号をアクティブマトリクス内の制御信号行に供給し、該
アクティブマトリクスでは前記制御素子が前記ラインお
よび該行の交差部に配置されている駆動回路であって、
前記制御シフトレジスタ手段は、前記入力信号が該ライ
ン周期のうちの１つのライン周期の第１サブ周期中に行
に沿った第１制御素子群のためにサンプリングされ、対
応する駆動信号が該１つのライン周期の第２サブ周期中
に該第１制御素子群に供給されるように、および該入力
信号が、該１つのライン周期の該第２サブ周期中に該行
に沿った第２制御素子群のためにサンプリングされ、対
応する駆動信号が、該ライン周期のうちの該１つのライ
ン周期に続く別のライン周期の第１サブ周期中に該第２
制御素子群に供給されるように、該入力信号のサンプリ
ングおよび駆動信号の該ラインへの供給を制御する駆動
回路に特に適用され得る。
号をアクティブマトリクス内の制御信号行に供給し、該
アクティブマトリクスでは前記制御素子が前記ラインお
よび該行の交差部に配置されている駆動回路であって、
前記制御シフトレジスタ手段は、前記入力信号が該ライ
ン周期のうちの１つのライン周期の第１サブ周期中に行
に沿った第１制御素子群のためにサンプリングされ、対
応する駆動信号が該１つのライン周期の第２サブ周期中
に該第１制御素子群に供給されるように、および該入力
信号が、該１つのライン周期の該第２サブ周期中に該行
に沿った第２制御素子群のためにサンプリングされ、対
応する駆動信号が、該ライン周期のうちの該１つのライ
ン周期に続く別のライン周期の第１サブ周期中に該第２
制御素子群に供給されるように、該入力信号のサンプリ
ングおよび駆動信号の該ラインへの供給を制御する駆動
回路に特に適用され得る。
【００３７】好ましくは、前記ドライバステージのそれ
ぞれは、前記サンプリングモードで前記サンプルシフト
素子のそれぞれの入力に前記入力信号の対応するビット
を供給し、前記シフトモードで該サンプルシフト素子の
入力および出力を接続して、前記格納されたビットを前
記サンプルシフトレジスタ手段に沿ってシフトさせ得る
マルチプレクサ手段を備えている。前記マルチプレクサ
手段は、前記サンプルシフト素子のそれぞれに関連し、
前記入力信号の対応するビットを受け取る各マルチプレ
クサを含み、前記サンプルシフトレジスタ手段の該連続
するサンプルシフト素子は、関連する該マルチプレクサ
によって接続され、前記格納されたビットすべてを該サ
ンプルシフトレジスタ手段に沿って前記デジタル−アナ
ログ変換手段の方向に簡単なシーケンスでシフトさせ
る。
ぞれは、前記サンプリングモードで前記サンプルシフト
素子のそれぞれの入力に前記入力信号の対応するビット
を供給し、前記シフトモードで該サンプルシフト素子の
入力および出力を接続して、前記格納されたビットを前
記サンプルシフトレジスタ手段に沿ってシフトさせ得る
マルチプレクサ手段を備えている。前記マルチプレクサ
手段は、前記サンプルシフト素子のそれぞれに関連し、
前記入力信号の対応するビットを受け取る各マルチプレ
クサを含み、前記サンプルシフトレジスタ手段の該連続
するサンプルシフト素子は、関連する該マルチプレクサ
によって接続され、前記格納されたビットすべてを該サ
ンプルシフトレジスタ手段に沿って前記デジタル−アナ
ログ変換手段の方向に簡単なシーケンスでシフトさせ
る。
【００３８】もしくは、前記マルチプレクサ手段は、前
記サンプルシフト素子のそれぞれに関連し、前記入力信
号の対応するビットを受け取る各マルチプレクサを含
み、該サンプルシフト素子の第１群は関連する該マルチ
プレクサによって接続され、格納された偶数ビットを前
記サンプルシフトレジスタ手段に沿って該サンプルシフ
トレジスタ手段の第１出力の方向にシフトさせ、該サン
プルシフト素子の第２群は関連する該マルチプレクサに
よって接続され、格納された奇数ビットを該サンプルシ
フトレジスタ手段に沿って該サンプルシフトレジスタ手
段の第２出力の方向にシフトさせ得る。これは、変換が
疑似シリアルの方法で行われることによって、変換の速
度をさらに向上させる。
記サンプルシフト素子のそれぞれに関連し、前記入力信
号の対応するビットを受け取る各マルチプレクサを含
み、該サンプルシフト素子の第１群は関連する該マルチ
プレクサによって接続され、格納された偶数ビットを前
記サンプルシフトレジスタ手段に沿って該サンプルシフ
トレジスタ手段の第１出力の方向にシフトさせ、該サン
プルシフト素子の第２群は関連する該マルチプレクサに
よって接続され、格納された奇数ビットを該サンプルシ
フトレジスタ手段に沿って該サンプルシフトレジスタ手
段の第２出力の方向にシフトさせ得る。これは、変換が
疑似シリアルの方法で行われることによって、変換の速
度をさらに向上させる。
【００３９】好ましくは、第１クロック信号を前記制御
シフトレジスタ手段に供給して、前記制御シフト素子を
第１のレートでクロック化することによって前記入力信
号のサンプリングを行う第１クロック手段と、第２クロ
ック信号を前記サンプルシフトレジスタ手段に供給し
て、前記サンプルシフト素子を該第１のレートより低い
第２のレートでクロック化することによって前記格納さ
れたビットのシフトを行う第２クロック手段とをさらに
備えている。
シフトレジスタ手段に供給して、前記制御シフト素子を
第１のレートでクロック化することによって前記入力信
号のサンプリングを行う第１クロック手段と、第２クロ
ック信号を前記サンプルシフトレジスタ手段に供給し
て、前記サンプルシフト素子を該第１のレートより低い
第２のレートでクロック化することによって前記格納さ
れたビットのシフトを行う第２クロック手段とをさらに
備えている。
【００４０】さらに、前記サンプルシフト素子は、それ
ぞれの入力に印加されるビットを反転するようにされ、
前記サンプルシフトレジスタ手段によって出力されるビ
ットを、前記デジタル−アナログ変換手段への印加の前
に反転させる反転手段が、該サンプルシフトレジスタ手
段の前記出力に配備され得る。
ぞれの入力に印加されるビットを反転するようにされ、
前記サンプルシフトレジスタ手段によって出力されるビ
ットを、前記デジタル−アナログ変換手段への印加の前
に反転させる反転手段が、該サンプルシフトレジスタ手
段の前記出力に配備され得る。
【００４１】前記デジタル−アナログ変換手段は、容量
手段であって、変換モードで前記サンプルシフトレジス
タ手段によって該容量手段に出力される前記サンプリン
グされた入力信号のビットがシリアルに印加されること
により生じる蓄積電圧を格納する容量手段と、該サンプ
リングされた入力信号のビットのすべてを受け取った
後、駆動モードで該格納された電圧を該デジタル−アナ
ログ変換手段の出力に転送するスイッチ手段とを備え得
る。
手段であって、変換モードで前記サンプルシフトレジス
タ手段によって該容量手段に出力される前記サンプリン
グされた入力信号のビットがシリアルに印加されること
により生じる蓄積電圧を格納する容量手段と、該サンプ
リングされた入力信号のビットのすべてを受け取った
後、駆動モードで該格納された電圧を該デジタル−アナ
ログ変換手段の出力に転送するスイッチ手段とを備え得
る。
【００４２】好ましくは、前記デジタル−アナログ変換
手段は、前記駆動信号を各ラインに出力する各バッファ
を備えている。前記バッファは、前記サンプルシフトレ
ジスタ手段によって出力される前記サンプリングされた
入力信号のビットがシリアルに印加されることによる電
圧を格納する入力コンデンサを組み込み得る。さらに、
前記バッファは、増幅器と、該増幅器に接続され、変換
モードで該増幅器の最初のオフセット電圧を格納し、駆
動モードで該格納されたオフセット電圧を負のフィード
バックとして印加するようにされた補償容量とを備え得
るこのような駆動回路は、好ましくは、一部ラインアッ
トアタイム駆動方式を用いる英国特許出願第9706942.1
(96056SLE)号に記載されているようなアクティブマトリ
クス装置を駆動するために使用される。このような方式
では、駆動回路は、アクティブマトリクスの２つ以上の
部分のラインを個別に制御し得、これによりシリアル変
換およびライン駆動が行われる、ライン周期の一部のパ
イプライン遅延が提供される。
手段は、前記駆動信号を各ラインに出力する各バッファ
を備えている。前記バッファは、前記サンプルシフトレ
ジスタ手段によって出力される前記サンプリングされた
入力信号のビットがシリアルに印加されることによる電
圧を格納する入力コンデンサを組み込み得る。さらに、
前記バッファは、増幅器と、該増幅器に接続され、変換
モードで該増幅器の最初のオフセット電圧を格納し、駆
動モードで該格納されたオフセット電圧を負のフィード
バックとして印加するようにされた補償容量とを備え得
るこのような駆動回路は、好ましくは、一部ラインアッ
トアタイム駆動方式を用いる英国特許出願第9706942.1
(96056SLE)号に記載されているようなアクティブマトリ
クス装置を駆動するために使用される。このような方式
では、駆動回路は、アクティブマトリクスの２つ以上の
部分のラインを個別に制御し得、これによりシリアル変
換およびライン駆動が行われる、ライン周期の一部のパ
イプライン遅延が提供される。
【００４３】
【発明の実施の形態】先ず、ＡＭＬＣＤ５０を示す図９
の一般化した図を参照する。ＡＭＬＣＤ５０は、半ライ
ンアットアタイム駆動方式を用い、走査ラインドライバ
回路５３に接続する走査ライン５２と、本発明のデータ
ラインドライバ回路５５に接続するデータライン５４と
によってアドレス可能なＮ行Ｍ列の画素よりなる。デー
タラインドライバ回路５５は、制御シフトレジスタおよ
び関連するロジック回路構成の形態の分配コントローラ
５６と、デジタルデータサンプル−シフトアレイ５７
と、ビットシリアルＤ／Ａ変換器５８とを備えている。
コントローラ５６が受け取る主な信号は、水平ライン同
期信号ＨＳＹＮＣ、垂直ライン同期信号ＶＳＹＮＣ、フ
ラットパネル映像クロック信号ＦＰＶＤＣＫ、およびフ
ラットパネル表示イネーブル信号ＦＰＤＥである。カラ
ー表示装置では、サンプル−シフトアレイ５７は、それ
ぞれがｎ個のパラレルビットを含むＲＧＢ入力データ信
号を受け取る。
の一般化した図を参照する。ＡＭＬＣＤ５０は、半ライ
ンアットアタイム駆動方式を用い、走査ラインドライバ
回路５３に接続する走査ライン５２と、本発明のデータ
ラインドライバ回路５５に接続するデータライン５４と
によってアドレス可能なＮ行Ｍ列の画素よりなる。デー
タラインドライバ回路５５は、制御シフトレジスタおよ
び関連するロジック回路構成の形態の分配コントローラ
５６と、デジタルデータサンプル−シフトアレイ５７
と、ビットシリアルＤ／Ａ変換器５８とを備えている。
コントローラ５６が受け取る主な信号は、水平ライン同
期信号ＨＳＹＮＣ、垂直ライン同期信号ＶＳＹＮＣ、フ
ラットパネル映像クロック信号ＦＰＶＤＣＫ、およびフ
ラットパネル表示イネーブル信号ＦＰＤＥである。カラ
ー表示装置では、サンプル−シフトアレイ５７は、それ
ぞれがｎ個のパラレルビットを含むＲＧＢ入力データ信
号を受け取る。
【００４４】図１０は、データラインドライバ回路５５
のデータドライバステージ６０の１つを詳細に示す。同
図から分かるように、サンプル−シフトアレイ５７は、
Ｄ型フリップフロップ（ＤＦＦ）６１と関連する２：１
マルチプレクサ６２とからなるｎビットの垂直方向に接
続されたサンプルシフトレジスタを備えている。マルチ
プレクサ６２は、ｎビットデジタル入力データバスの関
連するビットラインからまたは先行するＤＦＦの出力か
らのいずれかの入力を提供する。サンプル−シフトアレ
イ５７のためのサンプル／シフト制御信号は、コントロ
ーラ５６の制御シフトレジスタの関連するＤＦＦ６３お
よび関連する検出ロジック６４によってローカルに生成
される。これらはまた、シリアルＤ／Ａ変換器５８およ
び出力バッファ６５のためのローカル制御信号も生成す
る。各データライン５４には、従来の構成におけるよう
に個別の入力レジスタおよび格納レジスタならびにパラ
レルＤ／Ａ変換器は必要なく、単一のサンプルシフトレ
ジスタおよび関連するシリアルＤ／Ａ変換器５８が必要
なだけであるため、このような回路５５は極めて領域効
率性の良い方法で実現され得る。これにより、回路は、
ポリシリコンＴＦＴ回路構成を用いて表示装置の基板上
にモノリシックに製造する場合に特に適用可能である。
さらに、ＤＦＦ６１は有意な長さの時間にわたってデー
タを保持する必要はなく、これは、サンプルシフトレジ
スタは、従来のラインメモリに必要なスタティックロジ
ックより本来的にコンパクトであるダイナミックロジッ
クを用いて実現され得ることを意味する。従来の格納レ
ジスタを取り除きダイナミックロジックを使用すること
により回路の複雑度が低くなるため、回路のトランジス
タ数が減り、この結果、歩止まりが高くなる。シリアル
Ｄ／Ａ変換を使用することにより、回路５５の領域効率
性が高くなるだけではなく、変換精度を高くすることも
できる。
のデータドライバステージ６０の１つを詳細に示す。同
図から分かるように、サンプル−シフトアレイ５７は、
Ｄ型フリップフロップ（ＤＦＦ）６１と関連する２：１
マルチプレクサ６２とからなるｎビットの垂直方向に接
続されたサンプルシフトレジスタを備えている。マルチ
プレクサ６２は、ｎビットデジタル入力データバスの関
連するビットラインからまたは先行するＤＦＦの出力か
らのいずれかの入力を提供する。サンプル−シフトアレ
イ５７のためのサンプル／シフト制御信号は、コントロ
ーラ５６の制御シフトレジスタの関連するＤＦＦ６３お
よび関連する検出ロジック６４によってローカルに生成
される。これらはまた、シリアルＤ／Ａ変換器５８およ
び出力バッファ６５のためのローカル制御信号も生成す
る。各データライン５４には、従来の構成におけるよう
に個別の入力レジスタおよび格納レジスタならびにパラ
レルＤ／Ａ変換器は必要なく、単一のサンプルシフトレ
ジスタおよび関連するシリアルＤ／Ａ変換器５８が必要
なだけであるため、このような回路５５は極めて領域効
率性の良い方法で実現され得る。これにより、回路は、
ポリシリコンＴＦＴ回路構成を用いて表示装置の基板上
にモノリシックに製造する場合に特に適用可能である。
さらに、ＤＦＦ６１は有意な長さの時間にわたってデー
タを保持する必要はなく、これは、サンプルシフトレジ
スタは、従来のラインメモリに必要なスタティックロジ
ックより本来的にコンパクトであるダイナミックロジッ
クを用いて実現され得ることを意味する。従来の格納レ
ジスタを取り除きダイナミックロジックを使用すること
により回路の複雑度が低くなるため、回路のトランジス
タ数が減り、この結果、歩止まりが高くなる。シリアル
Ｄ／Ａ変換を使用することにより、回路５５の領域効率
性が高くなるだけではなく、変換精度を高くすることも
できる。
【００４５】次にデータラインドライバ回路５５の動作
を図１１のタイミング図を参照して述べる。画像フレー
ム伝送の開始時には、ＶＳＹＮＣ信号が新しいフレーム
の開始を示し、少し後に、ＨＳＹＮＣ信号が、第１デー
タ行がまもなく到着することを示す。パラレル入力デー
タバスＤは、各カラーに対して８ビットまでを含む。時
間ｔ０で、表示装置の第１データ行のためのパラレルデ
ータビットが入力データバスＤに到着し、コントローラ
５６はＳＡＭＰＬＥ信号を生成する。これにより第１デ
ータドライバステージ６０のシフトレジスタがデータを
予備ロードおよびラッチ（サンプリング）する。時間ｔ
１で（１画素周期後に）、コントローラ５６は、第２デ
ータドライバステージ６０のシフトレジスタのためのＳ
ＡＭＰＬＥ信号を生成し、これにより次のデータライン
のためのデータがサンプリングされる。一方、コントロ
ーラ５６はＳＨＩＦＴ信号を生成し、これにより第１デ
ータドライバステージ６０にラッチされたデータがシフ
トレジスタを１ビットだけシフトダウンし、この結果、
データの最下位ビットがシリアルＤ／Ａ変換器５８に入
る。このサンプリングおよびシフトのプロセスが、デー
タラインドライバ回路５５の各データドライバステージ
６０に対して繰り返される。図１１は、半ラインアット
アタイム駆動方式を用いるこのようなデータラインドラ
イバ回路５５によって駆動される表示装置の画素列１、
２、Ｍ／２、Ｍ／２＋１、およびＭのそれぞれに対する
ＳＡＭＰＬＥおよびＳＨＩＦＴ信号ならびに対応する駆
動信号を、走査ラインドライバ回路５３によって連続す
る走査ラインに印加される走査電圧ＳＣＡＮ０およびＳ
ＣＡＮ１と共に示している。
を図１１のタイミング図を参照して述べる。画像フレー
ム伝送の開始時には、ＶＳＹＮＣ信号が新しいフレーム
の開始を示し、少し後に、ＨＳＹＮＣ信号が、第１デー
タ行がまもなく到着することを示す。パラレル入力デー
タバスＤは、各カラーに対して８ビットまでを含む。時
間ｔ０で、表示装置の第１データ行のためのパラレルデ
ータビットが入力データバスＤに到着し、コントローラ
５６はＳＡＭＰＬＥ信号を生成する。これにより第１デ
ータドライバステージ６０のシフトレジスタがデータを
予備ロードおよびラッチ（サンプリング）する。時間ｔ
１で（１画素周期後に）、コントローラ５６は、第２デ
ータドライバステージ６０のシフトレジスタのためのＳ
ＡＭＰＬＥ信号を生成し、これにより次のデータライン
のためのデータがサンプリングされる。一方、コントロ
ーラ５６はＳＨＩＦＴ信号を生成し、これにより第１デ
ータドライバステージ６０にラッチされたデータがシフ
トレジスタを１ビットだけシフトダウンし、この結果、
データの最下位ビットがシリアルＤ／Ａ変換器５８に入
る。このサンプリングおよびシフトのプロセスが、デー
タラインドライバ回路５５の各データドライバステージ
６０に対して繰り返される。図１１は、半ラインアット
アタイム駆動方式を用いるこのようなデータラインドラ
イバ回路５５によって駆動される表示装置の画素列１、
２、Ｍ／２、Ｍ／２＋１、およびＭのそれぞれに対する
ＳＡＭＰＬＥおよびＳＨＩＦＴ信号ならびに対応する駆
動信号を、走査ラインドライバ回路５３によって連続す
る走査ラインに印加される走査電圧ＳＣＡＮ０およびＳ
ＣＡＮ１と共に示している。
【００４６】英国特許出願第9706942.1(96056SLE)号
は、データドライバステージがスイッチのバンクによっ
てデータラインに接続される半ラインアットアタイム駆
動方式を開示している。このような方式の動作において
は、データラインドライバ回路の左半分のデータドライ
バステージがデータを連続してサンプリングして変換す
ると、すなわち、時間ｔ３で、これらデータドライバス
テージの出力は関連するスイッチによって対応するデー
タラインに接続され、これによりデータラインを所望の
電圧に駆動する。データラインドライバ回路の右半分の
データドライバステージに対してこのサンプル／シフト
動作が繰り返される。時間ｔ４で、これらデータドライ
バステージの出力は関連するスイッチによって対応する
データラインに接続され、これによりデータラインを所
望の電圧に駆動する。図１１はこのようなデータライン
ドライバ回路の右および左半分のインタリーブされた動
作を示しており、これが表示装置の各行に対して繰り返
される。分割走査ラインを用いる上記の英国特許出願に
記載された別の半ラインアットアタイム駆動方式では、
幾分類似したデータラインドライバ回路が使用され得る
が、このような回路については本明細書では詳述はしな
い。
は、データドライバステージがスイッチのバンクによっ
てデータラインに接続される半ラインアットアタイム駆
動方式を開示している。このような方式の動作において
は、データラインドライバ回路の左半分のデータドライ
バステージがデータを連続してサンプリングして変換す
ると、すなわち、時間ｔ３で、これらデータドライバス
テージの出力は関連するスイッチによって対応するデー
タラインに接続され、これによりデータラインを所望の
電圧に駆動する。データラインドライバ回路の右半分の
データドライバステージに対してこのサンプル／シフト
動作が繰り返される。時間ｔ４で、これらデータドライ
バステージの出力は関連するスイッチによって対応する
データラインに接続され、これによりデータラインを所
望の電圧に駆動する。図１１はこのようなデータライン
ドライバ回路の右および左半分のインタリーブされた動
作を示しており、これが表示装置の各行に対して繰り返
される。分割走査ラインを用いる上記の英国特許出願に
記載された別の半ラインアットアタイム駆動方式では、
幾分類似したデータラインドライバ回路が使用され得る
が、このような回路については本明細書では詳述はしな
い。
【００４７】分配コントローラ５６の可能な形態につい
ては英国特許出願第9706941.3(96057SLE)号に記載され
ているため、本明細書では詳述しない。しかし、図９〜
図１１を参照して述べた実施形態では、コントローラ５
６は、シフトレジスタの端部側のＤＦＦのいくつかが、
シフトレジスタをリセットして信号制御パターンを規定
するとき110010001000100010001（右から左に向かって
読み出す）などの初期状態に設定されるようにプログラ
ムされるＤＦＦチェーンを備えたシフトレジスタの形態
であることが好適である。さらに、最後のＤＦＦの出力
がコントローラ５６のシフトレジスタの最初のＤＦＦの
入力に接続される。シフトレジスタがクロック化される
と、信号制御パターンはレジスタに沿ってシフトし、信
号制御パターンがレジスタ内の関連するＤＦＦに達する
と、検出ロジック６４によってパターンが検出され、対
応するサンプル−シフトアレイ５７、Ｄ／Ａ変換器５
８、および出力バッファ６５の動作を制御する制御信号
が生成される。このような構成により、クロック周波数
に比べて周波数が比較的低い制御信号が生成され得る。
ては英国特許出願第9706941.3(96057SLE)号に記載され
ているため、本明細書では詳述しない。しかし、図９〜
図１１を参照して述べた実施形態では、コントローラ５
６は、シフトレジスタの端部側のＤＦＦのいくつかが、
シフトレジスタをリセットして信号制御パターンを規定
するとき110010001000100010001（右から左に向かって
読み出す）などの初期状態に設定されるようにプログラ
ムされるＤＦＦチェーンを備えたシフトレジスタの形態
であることが好適である。さらに、最後のＤＦＦの出力
がコントローラ５６のシフトレジスタの最初のＤＦＦの
入力に接続される。シフトレジスタがクロック化される
と、信号制御パターンはレジスタに沿ってシフトし、信
号制御パターンがレジスタ内の関連するＤＦＦに達する
と、検出ロジック６４によってパターンが検出され、対
応するサンプル−シフトアレイ５７、Ｄ／Ａ変換器５
８、および出力バッファ６５の動作を制御する制御信号
が生成される。このような構成により、クロック周波数
に比べて周波数が比較的低い制御信号が生成され得る。
【００４８】サンプル−シフトアレイ５７のＤＦＦ６１
はスタティックロジックで実現され得るが、真性単相ク
ロック化（ＴＳＰＣ）などのダイナミックな方法を使用
すると、回路領域を最小限に、そして速度を最大限にす
ることができる。図１２に示すように反転ＤＦＦ６１’
を使用すると、回路領域効率性をさらに向上させること
ができる。同様に図１２に示すこのような反転ＤＦＦ６
１’の回路図６６は、このようなフリップフロップが僅
か９個のトランジスタで実現され得ることを示してい
る。各ＤＦＦ６１’によって行われる反転は、データが
ビットシリアルＤ／Ａ変換器に入る前にシフトレジスタ
からクロック出力されるときトグルセル６７によって訂
正される。
はスタティックロジックで実現され得るが、真性単相ク
ロック化（ＴＳＰＣ）などのダイナミックな方法を使用
すると、回路領域を最小限に、そして速度を最大限にす
ることができる。図１２に示すように反転ＤＦＦ６１’
を使用すると、回路領域効率性をさらに向上させること
ができる。同様に図１２に示すこのような反転ＤＦＦ６
１’の回路図６６は、このようなフリップフロップが僅
か９個のトランジスタで実現され得ることを示してい
る。各ＤＦＦ６１’によって行われる反転は、データが
ビットシリアルＤ／Ａ変換器に入る前にシフトレジスタ
からクロック出力されるときトグルセル６７によって訂
正される。
【００４９】このようなデータラインドライバ回路５５
で用いられ得るシリアルＤ／Ａ変換器には多くの形態が
ある。例えば、P. AllenおよびD. Holberg、"CMOS Anal
og Circuit Design"、Harcourt Brace Jovanovich Coll
ege Publishers、1987で開示されたような、アルゴリズ
ムまたは電荷共有に基づく変換器が挙げられる。大型ま
たは画素解像度が高い表示装置では、適度に高い容量性
負荷を駆動するためにバッファを用いる必要がある。し
かし、このようなバッファを使用することにより生じる
問題の１つは、本来的なオフセット電圧である。これ
は、ポリシリコンを用いて構成されるモノリシックなデ
ータドライバを有する表示パネルにとっては特に問題で
ある。このような場合には、変換器はオフセット補償の
なんらかの形態を組み込むことが必要である。各画素で
ＤＣ電圧が液晶材料に印加されるのを避けるために、デ
ータ電圧は定期的に反転され得る。この場合、特定の変
換器に対する基準電圧が正に設定されるか負に設定され
るかを決定するためにコントローラ５６が用いられる。
各画素が隣接する画素とは反対の極性を有し、各画素が
次のフレームでは極性を変える画素毎フレーム毎反転を
含む、多くの種類の反転駆動方式が用いられ得る。
で用いられ得るシリアルＤ／Ａ変換器には多くの形態が
ある。例えば、P. AllenおよびD. Holberg、"CMOS Anal
og Circuit Design"、Harcourt Brace Jovanovich Coll
ege Publishers、1987で開示されたような、アルゴリズ
ムまたは電荷共有に基づく変換器が挙げられる。大型ま
たは画素解像度が高い表示装置では、適度に高い容量性
負荷を駆動するためにバッファを用いる必要がある。し
かし、このようなバッファを使用することにより生じる
問題の１つは、本来的なオフセット電圧である。これ
は、ポリシリコンを用いて構成されるモノリシックなデ
ータドライバを有する表示パネルにとっては特に問題で
ある。このような場合には、変換器はオフセット補償の
なんらかの形態を組み込むことが必要である。各画素で
ＤＣ電圧が液晶材料に印加されるのを避けるために、デ
ータ電圧は定期的に反転され得る。この場合、特定の変
換器に対する基準電圧が正に設定されるか負に設定され
るかを決定するためにコントローラ５６が用いられる。
各画素が隣接する画素とは反対の極性を有し、各画素が
次のフレームでは極性を変える画素毎フレーム毎反転を
含む、多くの種類の反転駆動方式が用いられ得る。
【００５０】図１３は、米国特許第4439693号で開示さ
れたようなオフセット除去方式を用いた電荷共有シリア
ルＤ／Ａ変換器７０を示す。Ｄ／Ａ変換器７０は、反転
増幅器７１と、関連するコンデンサ７２、７３および７
４ならびにスイッチ７６，７７、７８、７９、８０、８
１、８２および８３を備えている。このような変換器
は、シングルエンデッド反転増幅器のみを使用し、さら
に反転端末での仮想電位が一定であるため、迷容量にあ
る程度の頑強さを与えるという利点を有する。しかし、
このような変換器の欠点は、変換プロセスの間、増幅器
は仮想電位を維持しなければならないため、増幅器の処
理時間によって変換速度が制限されることである。シリ
アルＤ／Ａ変換器は、各ビットに対して同じ素子が使用
されることにより本来的に単調であるため、このような
変換器に切り替えコンデンサを用いると、整合性を向上
させ電荷注入を最小限にするために大きなコンデンサを
用いることが可能となる。さらに、単に変換器の記憶素
子数を増やすことによって、変換精度を高くすることが
できる。変換器のコンデンサを比較的小さくすることが
でき、また非常に大きなフィードバックコンデンサを必
要としないため、Ｄ／Ａ変換がシリアルであるにも係わ
らず、データラインを高速でバッファを用いて駆動する
ことが可能である。これは、低移動度の多結晶薄膜トラ
ンジスタが用いられ増幅器の性能が概して制限要因とな
る上述の回路のモノリシックな製造の場合には特に重要
である。
れたようなオフセット除去方式を用いた電荷共有シリア
ルＤ／Ａ変換器７０を示す。Ｄ／Ａ変換器７０は、反転
増幅器７１と、関連するコンデンサ７２、７３および７
４ならびにスイッチ７６，７７、７８、７９、８０、８
１、８２および８３を備えている。このような変換器
は、シングルエンデッド反転増幅器のみを使用し、さら
に反転端末での仮想電位が一定であるため、迷容量にあ
る程度の頑強さを与えるという利点を有する。しかし、
このような変換器の欠点は、変換プロセスの間、増幅器
は仮想電位を維持しなければならないため、増幅器の処
理時間によって変換速度が制限されることである。シリ
アルＤ／Ａ変換器は、各ビットに対して同じ素子が使用
されることにより本来的に単調であるため、このような
変換器に切り替えコンデンサを用いると、整合性を向上
させ電荷注入を最小限にするために大きなコンデンサを
用いることが可能となる。さらに、単に変換器の記憶素
子数を増やすことによって、変換精度を高くすることが
できる。変換器のコンデンサを比較的小さくすることが
でき、また非常に大きなフィードバックコンデンサを必
要としないため、Ｄ／Ａ変換がシリアルであるにも係わ
らず、データラインを高速でバッファを用いて駆動する
ことが可能である。これは、低移動度の多結晶薄膜トラ
ンジスタが用いられ増幅器の性能が概して制限要因とな
る上述の回路のモノリシックな製造の場合には特に重要
である。
【００５１】変換器７０の動作は以下の通りである。先
ず、制御信号ＣＯＮＶを「１」に設定することにより反
転増幅器７１を電圧フォロアモードにする。この設定に
よりスイッチ７６および７７が閉となり、この結果、増
幅器７１のオフセット電圧がフィードバックコンデンサ
７２に格納される。クロックＨＩＧＨの周期中に、変換
器７０が受け取ったデータの各ビットは、ビットが
「１」であるか「０」であるかに依存してスイッチ７８
または７９の一方を閉にし、これにより、ノードＡがＶ
ｒｅｆかまたはアナログ接地電圧まで充電される。クロ
ックＬＯＷの周期中は、スイッチ８３が閉となり、これ
によりノードＡの電荷がノードＢと共有される。このプ
ロセスは、変換される各ビットに対して繰り返される。
変換プロセスの終了時には、制御信号ＣＯＮＶは「０」
に設定され、これによりスイッチ７６および７７は開と
なり、スイッチ８０および８１は閉となる。従って、ノ
ードＢの電圧が増幅器７１の出力に転送され、負のフィ
ードバックループ内のコンデンサ７２によって格納され
ているオフセット電圧が同時に差し引かれる。スイッチ
８２は、対応するデータラインを駆動するために必要と
されるまで変換器の出力を隔離するために使用され、上
述の半ラインアットアタイム駆動方式で用いられるスイ
ッチバンクのスイッチの１つである。非反転端末での基
準電圧１１Ｖおよびアナログ接地電圧７Ｖの場合の、デ
ータ信号ＤＡＴＡ＝１１１１１１の変換のための対応す
るタイミング図を、図１５（ａ）（ノードＡの電圧）、
図１５（ｂ）（ノードＢの電圧）、および図１５（ｃ）
（出力電圧）に示す。
ず、制御信号ＣＯＮＶを「１」に設定することにより反
転増幅器７１を電圧フォロアモードにする。この設定に
よりスイッチ７６および７７が閉となり、この結果、増
幅器７１のオフセット電圧がフィードバックコンデンサ
７２に格納される。クロックＨＩＧＨの周期中に、変換
器７０が受け取ったデータの各ビットは、ビットが
「１」であるか「０」であるかに依存してスイッチ７８
または７９の一方を閉にし、これにより、ノードＡがＶ
ｒｅｆかまたはアナログ接地電圧まで充電される。クロ
ックＬＯＷの周期中は、スイッチ８３が閉となり、これ
によりノードＡの電荷がノードＢと共有される。このプ
ロセスは、変換される各ビットに対して繰り返される。
変換プロセスの終了時には、制御信号ＣＯＮＶは「０」
に設定され、これによりスイッチ７６および７７は開と
なり、スイッチ８０および８１は閉となる。従って、ノ
ードＢの電圧が増幅器７１の出力に転送され、負のフィ
ードバックループ内のコンデンサ７２によって格納され
ているオフセット電圧が同時に差し引かれる。スイッチ
８２は、対応するデータラインを駆動するために必要と
されるまで変換器の出力を隔離するために使用され、上
述の半ラインアットアタイム駆動方式で用いられるスイ
ッチバンクのスイッチの１つである。非反転端末での基
準電圧１１Ｖおよびアナログ接地電圧７Ｖの場合の、デ
ータ信号ＤＡＴＡ＝１１１１１１の変換のための対応す
るタイミング図を、図１５（ａ）（ノードＡの電圧）、
図１５（ｂ）（ノードＢの電圧）、および図１５（ｃ）
（出力電圧）に示す。
【００５２】図１４は、米国特許第4306196号に開示さ
れたような、電圧フォロアモードの増幅器９１を使用し
オフセット除去方式を用いるシリアルＤ／Ａ変換器９０
を示す。電圧フォロアは差動増幅器が必要ではあるが変
換プロセスでいかなる役割も果たさないため、このよう
な変換器は、図１３の変換器より本来的に速度が高い。
この場合には、コンデンサ９２、９３および９３’なら
びにスイッチ９４、９５、９６、９７、９８、９９、１
００および１０１は、図１３の変換器の対応する構成要
素に類似した機能を行う。図１４の変換器の動作は、出
力がアナログ接地電圧に対して反転されることを除いて
は、図１３の変換器の動作に本質的に類似する。
れたような、電圧フォロアモードの増幅器９１を使用し
オフセット除去方式を用いるシリアルＤ／Ａ変換器９０
を示す。電圧フォロアは差動増幅器が必要ではあるが変
換プロセスでいかなる役割も果たさないため、このよう
な変換器は、図１３の変換器より本来的に速度が高い。
この場合には、コンデンサ９２、９３および９３’なら
びにスイッチ９４、９５、９６、９７、９８、９９、１
００および１０１は、図１３の変換器の対応する構成要
素に類似した機能を行う。図１４の変換器の動作は、出
力がアナログ接地電圧に対して反転されることを除いて
は、図１３の変換器の動作に本質的に類似する。
【００５３】変換プロセスの速度を上げるために、疑似
シリアルベース４構成を用いて２つのデータビットを同
時に変換することが可能である。図１６は、偶数ビット
ｂ０〜ｂｎ−２が奇数ビットｂ１〜ｂｎ−１とパラレル
にクロック出力されるように構成されたＤＦＦ１１１と
関連する２：１マルチプレクサ１１２とを有するサンプ
ル−シフトアレイ１１０を用いたこのような構成を示
す。このような構成を用いた適切なシリアルＤ／Ａ変換
器１２０および１４０の例を図１７および図１８に示
す。図１７のＤ／Ａ変換器１２０は、反転増幅器１２１
と、関連するコンデンサ１２２、１２３、１２４および
１２５ならびにスイッチ１２６，１２７、１２８、１２
９、１３０、１３１、１３２、１３３、１３４、１３５
および１３６を備えている。切り替えシーケンスの制御
は、実質的には、図１３を参照して上述した制御と同じ
であるが、２つのデータストリームがパラレルにクロッ
ク化されるため、クロックサイクル数は半分しか必要と
されない。オーバヘッドは、値２Ｃｏの追加のコンデン
サ１２５、およびスイッチ１３０および１３１のための
追加の最上位ビット（ＭＢＳ）データ制御ロジックとい
う比較的控えめな要件である。図１３の変換器の場合と
実質的に同じ利点および欠点が得られる。データ信号Ｄ
ＡＴＡ＝１１１１１１の変換のための対応するタイミン
グ図を、図１５（ａ）、図１５（ｂ）および図１５
（ｃ）のタイミング図の場合と同じ電圧で、図１９
（ａ）（ノードＡ１の電圧）、図１９（ｂ）（ノードＡ
２の電圧）、図１９（ｃ）（ノードＢの電圧）、および
図１９（ｄ）（出力電圧）に示す。
シリアルベース４構成を用いて２つのデータビットを同
時に変換することが可能である。図１６は、偶数ビット
ｂ０〜ｂｎ−２が奇数ビットｂ１〜ｂｎ−１とパラレル
にクロック出力されるように構成されたＤＦＦ１１１と
関連する２：１マルチプレクサ１１２とを有するサンプ
ル−シフトアレイ１１０を用いたこのような構成を示
す。このような構成を用いた適切なシリアルＤ／Ａ変換
器１２０および１４０の例を図１７および図１８に示
す。図１７のＤ／Ａ変換器１２０は、反転増幅器１２１
と、関連するコンデンサ１２２、１２３、１２４および
１２５ならびにスイッチ１２６，１２７、１２８、１２
９、１３０、１３１、１３２、１３３、１３４、１３５
および１３６を備えている。切り替えシーケンスの制御
は、実質的には、図１３を参照して上述した制御と同じ
であるが、２つのデータストリームがパラレルにクロッ
ク化されるため、クロックサイクル数は半分しか必要と
されない。オーバヘッドは、値２Ｃｏの追加のコンデン
サ１２５、およびスイッチ１３０および１３１のための
追加の最上位ビット（ＭＢＳ）データ制御ロジックとい
う比較的控えめな要件である。図１３の変換器の場合と
実質的に同じ利点および欠点が得られる。データ信号Ｄ
ＡＴＡ＝１１１１１１の変換のための対応するタイミン
グ図を、図１５（ａ）、図１５（ｂ）および図１５
（ｃ）のタイミング図の場合と同じ電圧で、図１９
（ａ）（ノードＡ１の電圧）、図１９（ｂ）（ノードＡ
２の電圧）、図１９（ｃ）（ノードＢの電圧）、および
図１９（ｄ）（出力電圧）に示す。
【００５４】図１８のＤ／Ａ変換器１４０は、差動増幅
器１４１と、関連するコンデンサ１４２、１４３、１４
４および１４５ならびにスイッチ１４６、１４７、１４
８、１４８’、１４９、１５０、１５１、１５２、１５
３、１５４、１５５および１５６とを備えている。この
場合の切り替えシーケンスの制御は、図１４を参照して
上述した制御と実質的に同じであるが、この場合も、２
つのデータストリームがパラレルにクロック化されるた
め、クロックサイクル数の半分しか必要とされない。
器１４１と、関連するコンデンサ１４２、１４３、１４
４および１４５ならびにスイッチ１４６、１４７、１４
８、１４８’、１４９、１５０、１５１、１５２、１５
３、１５４、１５５および１５６とを備えている。この
場合の切り替えシーケンスの制御は、図１４を参照して
上述した制御と実質的に同じであるが、この場合も、２
つのデータストリームがパラレルにクロック化されるた
め、クロックサイクル数の半分しか必要とされない。
【００５５】
【発明の効果】本発明によれば、個別の入力レジスタお
よび格納レジスタならびに格納レジスタのパラレルデー
タ出力を変換するためのパラレルＤ／Ａ変換器ではな
く、各データラインに対して単一のサンプルシフトレジ
スタおよび関連するシリアルＤ／Ａ変換器しか必要とし
ない。これにより、本発明によるアクティブマトリクス
駆動回路は、ポリシリコンＴＦＴ回路構成を用いて表示
装置の基板上にモノリシックに製造する場合に特に適切
である。さらに、このような回路のサンプルシフト素子
は、有意な長さの時間にわたってデータを保持する必要
はなく、これは、サンプルシフトレジスタは、従来のラ
インメモリに必要なスタティックロジックより本来的に
コンパクトであるダイナミックロジックを用いて実現さ
れ得る。さらに、従来の格納レジスタを取り除きダイナ
ミックロジックを使用することにより回路の複雑度が低
くなるため、回路のトランジスタ数が減り、この結果歩
止まりが高くなる。
よび格納レジスタならびに格納レジスタのパラレルデー
タ出力を変換するためのパラレルＤ／Ａ変換器ではな
く、各データラインに対して単一のサンプルシフトレジ
スタおよび関連するシリアルＤ／Ａ変換器しか必要とし
ない。これにより、本発明によるアクティブマトリクス
駆動回路は、ポリシリコンＴＦＴ回路構成を用いて表示
装置の基板上にモノリシックに製造する場合に特に適切
である。さらに、このような回路のサンプルシフト素子
は、有意な長さの時間にわたってデータを保持する必要
はなく、これは、サンプルシフトレジスタは、従来のラ
インメモリに必要なスタティックロジックより本来的に
コンパクトであるダイナミックロジックを用いて実現さ
れ得る。さらに、従来の格納レジスタを取り除きダイナ
ミックロジックを使用することにより回路の複雑度が低
くなるため、回路のトランジスタ数が減り、この結果歩
止まりが高くなる。
【００５６】本発明によれば、シリアルＤ／Ａ変換を使
用することにより、回路の領域効率性が高くなるだけで
はなく、変換精度を高くすることもできる。シリアルＤ
／Ａ変換器は、各ビットに対して同じ構成要素が使用さ
れることにより本来的に単調であるため、変換器が切り
替えコンデンサを用いて実現されるときは、整合性を向
上させ電荷注入を最小限にするために大きなコンデンサ
を用いることが可能となる。さらに、単に変換器の記憶
素子数を増やすことによって、変換精度を高くすること
ができる。
用することにより、回路の領域効率性が高くなるだけで
はなく、変換精度を高くすることもできる。シリアルＤ
／Ａ変換器は、各ビットに対して同じ構成要素が使用さ
れることにより本来的に単調であるため、変換器が切り
替えコンデンサを用いて実現されるときは、整合性を向
上させ電荷注入を最小限にするために大きなコンデンサ
を用いることが可能となる。さらに、単に変換器の記憶
素子数を増やすことによって、変換精度を高くすること
ができる。
【００５７】さらに本発明によれば、変換器のコンデン
サを比較的小さくすることができ、また非常に大きなフ
ィードバックコンデンサを必要としないため、Ｄ／Ａ変
換がシリアルであるにも係わらず、データラインを高速
でバッファを用いて駆動することが可能である。
サを比較的小さくすることができ、また非常に大きなフ
ィードバックコンデンサを必要としないため、Ｄ／Ａ変
換がシリアルであるにも係わらず、データラインを高速
でバッファを用いて駆動することが可能である。
【図１】従来のＡＭＬＣＤの模式図。
【図２】従来のアナログポイントアットアタイム型デー
タラインドライバ回路を示す図。
タラインドライバ回路を示す図。
【図３】（ａ）および（ｂ）は、従来のアナログライン
アットアタイム型データラインドライバ回路を示す図。
アットアタイム型データラインドライバ回路を示す図。
【図４】（ａ）および（ｂ）は、図２および図３の回路
のタイミング図。
のタイミング図。
【図５】従来のデジタルラインアットアタイムデータラ
インドライバ回路を示す図。
インドライバ回路を示す図。
【図６】従来のＤ／Ａ変換器を示す図。
【図７】従来の別のＤ／Ａ変換器を示す図。
【図８】従来のさらに別のＤ／Ａ変換器を示す図。
【図９】半ラインアットアタイム駆動方式を用い、本発
明のデータラインドライバ回路を組み込んだＡＭＬＣＤ
を示す概略図。
明のデータラインドライバ回路を組み込んだＡＭＬＣＤ
を示す概略図。
【図１０】図９のデータラインドライバ回路の１つのデ
ータドライバステージの詳細図。
ータドライバステージの詳細図。
【図１１】図１０のデータドライバステージの対応する
タイミング図。
タイミング図。
【図１２】領域効率性を高めるために図９のデータライ
ンドライバ回路で用いられ得るサンプル−シフトアレイ
を示す図。
ンドライバ回路で用いられ得るサンプル−シフトアレイ
を示す図。
【図１３】図９のデータラインドライバ回路で用いられ
得るシリアルＤ／Ａ変換器を示す図。
得るシリアルＤ／Ａ変換器を示す図。
【図１４】図９のデータラインドライバ回路で用いられ
得る別のシリアルＤ／Ａ変換器を示す図。
得る別のシリアルＤ／Ａ変換器を示す図。
【図１５】（ａ）、（ｂ）および（ｃ）は図１３のＤ／
Ａ変換器のタイミング図。
Ａ変換器のタイミング図。
【図１６】図９のデータラインドライバ回路のための別
のサンプル−シフトアレイを示す図。
のサンプル−シフトアレイを示す図。
【図１７】図１６のサンプル−シフトアレイと共に使用
されるシリアルＤ／Ａ変換器を示す図。
されるシリアルＤ／Ａ変換器を示す図。
【図１８】図１６のサンプル−シフトアレイと共に使用
される別のシリアルＤ／Ａ変換器を示す図。
される別のシリアルＤ／Ａ変換器を示す図。
【図１９】（ａ）、（ｂ）、（ｃ）および（ｄ）は、図
１７のＤ／Ａ変換器のタイミング図。
１７のＤ／Ａ変換器のタイミング図。
５０ ＡＭＬＣＤ ５２ 走査ライン ５３ 走査ラインドライバ回路 ５４ データライン ５５ データラインドライバ回路 ５６ 分配コントローラ ５７、１１０ サンプル−シフトアレイ ５８、７０、９０、１２０、１４０ シリアルＤ／Ａ変
換器 ６０ データドライバステージ ６１、１１１ ＤＦＦ ６１’ 反転ＤＦＦ ６２、１１２ マルチプレクサ ６４ 検出ロジック ６５ 出力バッファ ７１、９１、１２１、１４１ 増幅器 ７２〜７４、９２，９３、９３’、１２２〜１２５、１
４２〜１４５ コンデンサ ７６〜８３、９４〜１０１、１２６〜１３６、１４６〜
１５６、１４８’ スイッチ
換器 ６０ データドライバステージ ６１、１１１ ＤＦＦ ６１’ 反転ＤＦＦ ６２、１１２ マルチプレクサ ６４ 検出ロジック ６５ 出力バッファ ７１、９１、１２１、１４１ 増幅器 ７２〜７４、９２，９３、９３’、１２２〜１２５、１
４２〜１４５ コンデンサ ７６〜８３、９４〜１０１、１２６〜１３６、１４６〜
１５６、１４８’ スイッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンドリュー ケイ イギリス国 オーエックス４ １エイチエ イ オックスフォード， ハースト スト リート 99
Claims (17)
- 【請求項１】 ｎ個のパラレルビットを有するデジタル
入力信号をサンプリングして、アナログ駆動信号を複数
のラインに供給するアクティブマトリクス駆動回路であ
って、 それぞれが出力を有する制御シフト素子のチェーンを含
む制御シフトレジスタ手段と、 該制御シフト素子のそれぞれに関連したドライバステー
ジであって、対応する該制御シフト素子の制御下で、該
ラインのうちの対応する１つのラインのための入力信号
をサンプリングして、駆動信号を該ラインに供給するド
ライバステージと、を備えており、 該ドライバステージのそれぞれは、 ｎ個の入力を有するｎ個のサンプルシフト素子のチェー
ンを備えたサンプルシフトレジスタ手段であって、該サ
ンプルシフト素子が、サンプリングモードでは該入力信
号のｎビットが該サンプルシフト素子のｎ個の入力にパ
ラレルに供給され、シフトモードでは該サンプルシフト
素子によって格納されたｎ個のビットが、該サンプルシ
フトレジスタ手段に沿って該サンプルシフトレジスタ手
段の少なくとも１つの出力の方向にシフトされるように
該制御シフトレジスタ手段によって制御されるサンプル
シフトレジスタ手段と、 該サンプルシフトレジスタ手段の該出力に接続され、該
サンプルシフトレジスタ手段に沿ってシフトされるビッ
トを連続して受け取り、これに依存して対応するライン
にアナログ駆動信号を供給するシリアルデジタル−アナ
ログ変換手段と、を組み込んでいる、アクティブマトリ
クス駆動回路。 - 【請求項２】 前記制御シフトレジスタ手段は、前記入
力信号が第１サブ周期中に第１ライン群のためにサンプ
リングされ、対応する駆動信号が第２サブ周期中に該第
１ライン群に供給されるように、および該入力信号が、
該第２サブ周期と少なくとも部分的に同一の広がりを有
するサブ周期中に第２ライン群のためにサンプリングさ
れ、対応する駆動信号がさらに別のサブ周期中に該第２
ライン群に供給されるように、前記入力信号のサンプリ
ングおよび駆動信号の該ラインへの供給を制御する、請
求項１に記載のアクティブマトリクス駆動回路。 - 【請求項３】 連続するライン周期中の駆動信号をアク
ティブマトリクス内の制御信号行に供給し、該アクティ
ブマトリクスでは前記制御素子が前記ラインおよび該行
の交差部に配置されている駆動回路であって、前記制御
シフトレジスタ手段は、前記入力信号が該ライン周期の
うちの１つのライン周期の第１サブ周期中に行に沿った
第１制御素子群のためにサンプリングされ、対応する駆
動信号が該１つのライン周期の第２サブ周期中に該第１
制御素子群に供給されるように、および該入力信号が、
該１つのライン周期の該第２サブ周期中に該行に沿った
第２制御素子群のためにサンプリングされ、対応する駆
動信号が、該ライン周期のうちの該１つのライン周期に
続く別のライン周期の第１サブ周期中に該第２制御素子
群に供給されるように、該入力信号のサンプリングおよ
び駆動信号の該ラインへの供給を制御する、請求項２に
記載のアクティブマトリクス駆動回路。 - 【請求項４】 前記ドライバステージのそれぞれは、前
記サンプリングモードで前記サンプルシフト素子のそれ
ぞれの入力に前記入力信号の対応するビットを供給し、
前記シフトモードで該サンプルシフト素子の入力および
出力を接続して、前記格納されたビットを前記サンプル
シフトレジスタ手段に沿ってシフトさせ得るマルチプレ
クサ手段を備えている、請求項１，２または３に記載の
アクティブマトリクス駆動回路。 - 【請求項５】 前記マルチプレクサ手段は、前記サンプ
ルシフト素子のそれぞれに関連し、前記入力信号の対応
するビットを受け取る各マルチプレクサを含み、前記サ
ンプルシフトレジスタ手段の該連続するサンプルシフト
素子は、関連する該マルチプレクサによって接続され、
前記格納されたビットすべてを該サンプルシフトレジス
タ手段に沿って前記デジタル−アナログ変換手段の方向
に簡単なシーケンスでシフトさせる、請求項４に記載の
アクティブマトリクス駆動回路。 - 【請求項６】 前記マルチプレクサ手段は、前記サンプ
ルシフト素子のそれぞれに関連し、前記入力信号の対応
するビットを受け取る各マルチプレクサを含み、該サン
プルシフト素子の第１群は関連する該マルチプレクサに
よって接続され、格納された偶数ビットを前記サンプル
シフトレジスタ手段に沿って該サンプルシフトレジスタ
手段の第１出力の方向にシフトさせ、該サンプルシフト
素子の第２群は関連する該マルチプレクサによって接続
され、格納された奇数ビットを該サンプルシフトレジス
タ手段に沿って該サンプルシフトレジスタ手段の第２出
力の方向にシフトさせる、請求項４に記載のアクティブ
マトリクス駆動回路。 - 【請求項７】 第１クロック信号を前記制御シフトレジ
スタ手段に供給して、前記制御シフト素子を第１のレー
トでクロック化することによって前記入力信号のサンプ
リングを行う第１クロック手段と、第２クロック信号を
前記サンプルシフトレジスタ手段に供給して、前記サン
プルシフト素子を該第１のレートより低い第２のレート
でクロック化することによって前記格納されたビットの
シフトを行う第２クロック手段とをさらに備えている、
請求項１〜６のいずれか１つに記載のアクティブマトリ
クス駆動回路。 - 【請求項８】 前記サンプルシフト素子は、それぞれの
入力に印加されるビットを反転するようにされ、前記サ
ンプルシフトレジスタ手段によって出力されるビット
を、前記デジタル−アナログ変換手段への印加の前に反
転させる反転手段が、該サンプルシフトレジスタ手段の
前記出力に配備される、請求項１〜７のいずれか１つに
記載のアクティブマトリクス駆動回路。 - 【請求項９】 前記デジタル−アナログ変換手段は、容
量手段であって、変換モードで前記サンプルシフトレジ
スタ手段によって該容量手段に出力される前記サンプリ
ングされた入力信号のビットがシリアルに印加されるこ
とにより生じる蓄積電圧を格納する容量手段と、該サン
プリングされた入力信号のビットのすべてを受け取った
後、駆動モードで該格納された電圧を該デジタル−アナ
ログ変換手段の出力に転送するスイッチ手段とを備えて
いる、請求項１〜８のいずれか１つに記載のアクティブ
マトリクス駆動回路。 - 【請求項１０】 前記デジタル−アナログ変換手段は、
前記駆動信号を各ラインに出力する各バッファを備えて
いる、請求項１〜９のいずれか１つに記載のアクティブ
マトリクス駆動回路。 - 【請求項１１】 前記バッファは、前記サンプルシフト
レジスタ手段によって出力される前記サンプリングされ
た入力信号のビットがシリアルに印加されることによる
電圧を格納する入力コンデンサを組み込んでいる、請求
項１０に記載のアクティブマトリクス駆動回路。 - 【請求項１２】 前記バッファは、増幅器と、該増幅器
に接続され、変換モードで該増幅器の最初のオフセット
電圧を格納し、駆動モードで該格納されたオフセット電
圧を負のフィードバックとして印加するようにされた補
償容量とを備えている、請求項１０または１１に記載の
アクティブマトリクス駆動回路。 - 【請求項１３】 前記増幅器は反転増幅器である、請求
項１２に記載のアクティブマトリクス駆動回路。 - 【請求項１４】 前記増幅器は差動増幅器である、請求
項１２に記載のアクティブマトリクス駆動回路。 - 【請求項１５】 請求項１〜１４のいずれか１つに記載
のアクティブマトリクス駆動回路を組み込んだアクティ
ブマトリクス液晶表示装置。 - 【請求項１６】 前記駆動回路は前記表示装置の基板上
に集積される薄膜トランジスタを用いて実現される、請
求項１５に記載のアクティブマトリクス駆動回路。 - 【請求項１７】 前記トランジスタはポリシリコン薄膜
トランジスタである、請求項１６に記載のアクティブマ
トリクス駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9706943.9 | 1997-04-04 | ||
| GBGB9706943.9A GB9706943D0 (en) | 1997-04-04 | 1997-04-04 | Active matrix device circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10340072A true JPH10340072A (ja) | 1998-12-22 |
| JP3422465B2 JP3422465B2 (ja) | 2003-06-30 |
Family
ID=10810346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09367798A Expired - Fee Related JP3422465B2 (ja) | 1997-04-04 | 1998-04-06 | アクティブマトリクス駆動回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6232946B1 (ja) |
| JP (1) | JP3422465B2 (ja) |
| KR (1) | KR100308630B1 (ja) |
| GB (1) | GB9706943D0 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100427733B1 (ko) * | 2001-04-27 | 2004-04-28 | 가부시끼가이샤 도시바 | 표시 장치, 디지털 아날로그 변환 회로 및 디지털아날로그 변환 방법 |
| JP2006091569A (ja) * | 2004-09-24 | 2006-04-06 | Matsushita Electric Ind Co Ltd | 階調電圧生成装置，液晶駆動装置，液晶表示装置 |
| JP2007047342A (ja) * | 2005-08-09 | 2007-02-22 | Oki Electric Ind Co Ltd | 表示駆動回路 |
| CN100373443C (zh) * | 2004-06-04 | 2008-03-05 | 联咏科技股份有限公司 | 源极驱动器、源极驱动器阵列、具有此阵列的驱动电路及显示器 |
| JP2009116302A (ja) * | 2007-10-15 | 2009-05-28 | Seiko Epson Corp | 駆動回路、データドライバ、集積回路装置及び電子機器 |
| WO2011013416A1 (ja) * | 2009-07-30 | 2011-02-03 | シャープ株式会社 | 表示回路の駆動装置、表示装置および電子機器 |
| JP2013178500A (ja) * | 2012-02-02 | 2013-09-09 | Semiconductor Energy Lab Co Ltd | シリアルパラレル変換回路、表示装置、シリアルパラレル変換回路の駆動方法 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100563826B1 (ko) * | 1999-08-21 | 2006-04-17 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의 데이타구동회로 |
| US6775339B1 (en) | 1999-08-27 | 2004-08-10 | Silicon Graphics, Inc. | Circuit design for high-speed digital communication |
| JP3508837B2 (ja) * | 1999-12-10 | 2004-03-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 液晶表示装置、液晶コントローラ、ビデオ信号伝送方法 |
| US7031420B1 (en) * | 1999-12-30 | 2006-04-18 | Silicon Graphics, Inc. | System and method for adaptively deskewing parallel data signals relative to a clock |
| US6417713B1 (en) * | 1999-12-30 | 2002-07-09 | Silicon Graphics, Inc. | Programmable differential delay circuit with fine delay adjustment |
| US7301520B2 (en) * | 2000-02-22 | 2007-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Image display device and driver circuit therefor |
| JP4770001B2 (ja) * | 2000-06-22 | 2011-09-07 | 日本テキサス・インスツルメンツ株式会社 | 駆動回路及び電圧ドライバ |
| KR20020057768A (ko) * | 2001-01-06 | 2002-07-12 | 윤종용 | 소비 전류의 감소가 가능한 박막 트랜지스터형 액정 표시장치 드라이버 |
| GB0105148D0 (en) * | 2001-03-02 | 2001-04-18 | Koninkl Philips Electronics Nv | Active Matrix Display Device |
| DE10303427A1 (de) * | 2002-02-06 | 2003-10-16 | Nec Corp Tokio Tokyo | Verstärker-Schaltung, Treiber-Schaltung für ein Anzeigegerät , tragbares Telefon und tragbares elektronisches Gerät |
| KR100825103B1 (ko) * | 2002-05-16 | 2008-04-25 | 삼성전자주식회사 | 액정 표시 장치 및 그 구동 방법 |
| KR100445097B1 (ko) * | 2002-07-24 | 2004-08-21 | 주식회사 하이닉스반도체 | 패널의 문턱 전압을 보상하는 평판 디스플레이 패널 장치 |
| JP2004177433A (ja) * | 2002-11-22 | 2004-06-24 | Sharp Corp | シフトレジスタブロック、それを備えたデータ信号線駆動回路及び表示装置 |
| KR100910561B1 (ko) * | 2002-12-31 | 2009-08-03 | 삼성전자주식회사 | 액정 표시 장치 |
| US7116306B2 (en) * | 2003-05-16 | 2006-10-03 | Winbond Electronics Corp. | Liquid crystal display and method for operating the same |
| KR100598741B1 (ko) | 2003-12-11 | 2006-07-10 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 |
| US7453426B2 (en) * | 2004-01-14 | 2008-11-18 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic apparatus |
| KR100804639B1 (ko) * | 2005-11-28 | 2008-02-21 | 삼성전자주식회사 | 디스플레이 장치 구동 방법 |
| JP2010210668A (ja) * | 2009-03-06 | 2010-09-24 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| CN102163418A (zh) * | 2010-02-23 | 2011-08-24 | 晶锜科技股份有限公司 | 串行传输装置 |
| JP5189147B2 (ja) * | 2010-09-02 | 2013-04-24 | 奇美電子股▲ふん▼有限公司 | ディスプレイ装置及びこれを有する電子機器 |
| US8803857B2 (en) * | 2011-02-10 | 2014-08-12 | Ronald S. Cok | Chiplet display device with serial control |
| CN102654987B (zh) * | 2012-02-03 | 2014-10-15 | 京东方科技集团股份有限公司 | Tft-lcd基板像素点充电方法、装置及源驱动器 |
| CN103928002B (zh) * | 2013-12-31 | 2016-06-15 | 厦门天马微电子有限公司 | 一种栅极驱动电路及显示器 |
| JP7166240B2 (ja) * | 2019-12-17 | 2022-11-07 | 株式会社東芝 | 電子回路 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4306196A (en) | 1980-01-14 | 1981-12-15 | Bell Telephone Laboratories, Incorporated | Operational amplifier with offset compensation |
| US4439693A (en) | 1981-10-30 | 1984-03-27 | Hughes Aircraft Co. | Sample and hold circuit with improved offset compensation |
| US5192945A (en) * | 1988-11-05 | 1993-03-09 | Sharp Kabushiki Kaisha | Device and method for driving a liquid crystal panel |
| US5170158A (en) | 1989-06-30 | 1992-12-08 | Kabushiki Kaisha Toshiba | Display apparatus |
| JP2743683B2 (ja) | 1991-04-26 | 1998-04-22 | 松下電器産業株式会社 | 液晶駆動装置 |
| JPH05108030A (ja) | 1991-08-08 | 1993-04-30 | Alps Electric Co Ltd | 液晶パネルの駆動回路 |
| JPH05328268A (ja) * | 1992-05-27 | 1993-12-10 | Toshiba Corp | 液晶表示装置 |
| JP2848139B2 (ja) * | 1992-07-16 | 1999-01-20 | 日本電気株式会社 | アクティブマトリクス型液晶表示装置とその駆動方法 |
| US5457415A (en) | 1992-10-30 | 1995-10-10 | International Business Machines Corporation | Charge metering sampling circuit and use thereof in TFT/LCD |
| JPH06222733A (ja) | 1993-01-22 | 1994-08-12 | Matsushita Electron Corp | 垂直方向液晶駆動装置 |
| KR950007126B1 (ko) * | 1993-05-07 | 1995-06-30 | 삼성전자주식회사 | 액정 디스플레이 구동장치 |
| US5739805A (en) * | 1994-12-15 | 1998-04-14 | David Sarnoff Research Center, Inc. | Matrix addressed LCD display having LCD age indication, and autocalibrated amplification driver, and a cascaded column driver with capacitor-DAC operating on split groups of data bits |
| JPH08234703A (ja) * | 1995-02-28 | 1996-09-13 | Sony Corp | 表示装置 |
| JPH08278771A (ja) | 1995-04-10 | 1996-10-22 | Matsushita Electric Ind Co Ltd | 垂直方向液晶駆動装置 |
| KR0161918B1 (ko) * | 1995-07-04 | 1999-03-20 | 구자홍 | 액정표시장치의 데이타 드라이버 |
| JPH09281931A (ja) * | 1996-04-10 | 1997-10-31 | Fujitsu Ltd | 表示装置および該表示装置の駆動回路ならびに表示装置の駆動方法 |
-
1997
- 1997-04-04 GB GBGB9706943.9A patent/GB9706943D0/en active Pending
-
1998
- 1998-04-03 US US09/055,083 patent/US6232946B1/en not_active Expired - Fee Related
- 1998-04-04 KR KR1019980011985A patent/KR100308630B1/ko not_active IP Right Cessation
- 1998-04-06 JP JP09367798A patent/JP3422465B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100427733B1 (ko) * | 2001-04-27 | 2004-04-28 | 가부시끼가이샤 도시바 | 표시 장치, 디지털 아날로그 변환 회로 및 디지털아날로그 변환 방법 |
| CN100362543C (zh) * | 2001-04-27 | 2008-01-16 | 株式会社东芝 | 数字模拟变换电路和数字模拟变换方法 |
| CN100373443C (zh) * | 2004-06-04 | 2008-03-05 | 联咏科技股份有限公司 | 源极驱动器、源极驱动器阵列、具有此阵列的驱动电路及显示器 |
| JP2006091569A (ja) * | 2004-09-24 | 2006-04-06 | Matsushita Electric Ind Co Ltd | 階調電圧生成装置，液晶駆動装置，液晶表示装置 |
| JP2007047342A (ja) * | 2005-08-09 | 2007-02-22 | Oki Electric Ind Co Ltd | 表示駆動回路 |
| JP2009116302A (ja) * | 2007-10-15 | 2009-05-28 | Seiko Epson Corp | 駆動回路、データドライバ、集積回路装置及び電子機器 |
| WO2011013416A1 (ja) * | 2009-07-30 | 2011-02-03 | シャープ株式会社 | 表示回路の駆動装置、表示装置および電子機器 |
| JP2013178500A (ja) * | 2012-02-02 | 2013-09-09 | Semiconductor Energy Lab Co Ltd | シリアルパラレル変換回路、表示装置、シリアルパラレル変換回路の駆動方法 |
| JP2017187781A (ja) * | 2012-02-02 | 2017-10-12 | 株式会社半導体エネルギー研究所 | シリアルパラレル変換回路及び表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100308630B1 (ko) | 2001-12-17 |
| US6232946B1 (en) | 2001-05-15 |
| JP3422465B2 (ja) | 2003-06-30 |
| KR19980081103A (ko) | 1998-11-25 |
| GB9706943D0 (en) | 1997-05-21 |
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