JP2005236617A - 信号処理回路 - Google Patents
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Abstract
【解決手段】この発明は、スイッチトキャパシタ回路41と、これの入出力側にそれぞれ接続されるソースフォロワ回路42、43とからなる。スイッチトキャパシタ回路41は、MOSトランジスタM41と、キャパシタC1と、N型のMOSトランジスタM42、M43とからなる。すなわち、MOSトランジスタM41の両端に、補助用のMOSトランジスタM42,M43が配置されている。そして、この両MOSトランジスタM42,M43は、MOSトランジスタM41のオフ時に、そのMOSトランジスタM41のソース側およびドレイン側から放出される各電荷をそれぞれ吸収するようになっている。
【選択図】図1
Description
図8に示す従来回路は、スイッチトキャパシタ回路1と、このスイッチトキャパシタ回路1の入出力側にそれぞれ接続されるソースフォロワ回路2、3とを備えている。
ここで、ソースフォロワ回路2の出力インピーダンスをZout、ソースフォロワ3の入力インピーダンスをZin、MOSトランジスタM1からみたソースフォロワ回路2側のインピーダンスをZ1、MOSトランジスタM1からみたソースフォロワ回路3側のインピーダンスをZ2、クロックCLKの周波数をf1と定義する。
Z1=Zout≒0・・・(1)
Z2=(1/(2×π×f1×C1))//Zin≒1/(2×π×f1×C1)・・・(2)
V2=(Q/2)/C1=Q/(2×1)・・・(3)
スイッチトキャパシタ回路11は、N型のMOSトランジスタM11、M12と、キャパシタC1とからなる。そして、その両MOSトランジスタM11,M12の各ゲートには、図10に示すような相補の関係にあるクロック信号CLK、/CLKが供給されるようになっている。
このような構成からなる図9の従来回路では、クロックCLK,/CLKがHレベルのときにはMOSトランジスタM11,M12がオンし、クロックCLK,/CLKがLレベルのときにはMOSトランジスタM11,M12がオフする。
この場合に、MOSトランジスタM13,M14を理想的なMOSトランジスタであると仮定すれば、MOSトランジスタM13のゲートから見たインピーダンスは、ダイオード接続のため1/gm、MOSトランジスタM14のそれは∞となる。ここで、gmはMOSトランジスタM13の相互コンダクタンスである。
Z1=1/gm・・・(4)
Z2=1/(2×π×f2×C1)・・・(5)
この条件の下で、MOSトランジスタM11がオフとなり、MOSトランジスタM11に溜まっていた電荷Qのうち、Q/2がMOSトランジスタM13側に放出され、残りのQ/2がMOSトランジスタM14側に吐き出されたものとすると、端子13、14の電圧変動は式(4)(5)に示すインピーダンスZ1,Z2のみに依存する。
これによって、MOSトランジスタM13の電圧変動は、MOSトランジスタM11の電圧変動に比べて無視しうることがわかる。このため、MOSトランジスタM11から供給されるQ/2の電荷を、MOSトランジスタM11の半分の大きさのMOSトランジスタM12を相補クロックでオン/オフさせることで相殺することができる。
なお、図9の従来回路にクロックCLK,/CLKを供給する回路として、図11に示すようなノンオーバラップクロック発生回路が知られている(非特許文献3参照)。
これと同様のことが、ノア回路22およびインバータ36〜39の系においても起こり、クロックCLKBは、Hレベルの期間がLレベルの期間よりも短くなる。
E.Yeung,M.A.Horowitz「A2.4Gb/s/pin Simultaneous Bidirectional Parallel Link with Per−Pin Skew Compensation」JSSC,U.S.A.2000,November,Vol.35,No.11,pp1619〜1628. H.C.Yang,T.S.Fiez,D.J.Allstot,「Current−Feedthrough Effect and Cancellation Techniques in Switched−Current Circuits」ISCAS,U.S.A.May 1990 pp3186〜3188. R.Gregorian,G.C.Temes,「Analog MOS Integrated Circuits for signal processing」U.S.A.Wiley−Intersience,1986,pp469〜470.
そこで、本発明の目的は、上記の点に鑑み、高速での離散時間信号の処理を行う場合に、スイッチング素子に起因する非線形性の影響を低減し、高精度のアナログ信号処理を行うことができるようにした信号処理回路を提供することにある。
そして、この知見に基づき、請求項1〜請求項7に係る各発明を完成させ、その各発明の構成は以下の通りである。
請求項4に係る発明は、入力端子と共通接続部との間に直列に接続されるスイッチング用の第1トランジスタおよびキャパシタと、前記第1トランジスタの両端にそれぞれ配置される第2トランジスタおよび第3トランジスタと、前記入力端子に接続される第4トランジスタと、前記第1トランジスタと前記キャパシタとの共通接続部を出力端子とし、この出力端子に接続される第5トランジスタと、を備え、前記第2トランジスタおよび前記第3トランジスタは、前記第1トランジスタのオフ時に、その第1トランジスタから放出される電荷をそれぞれ吸収するようになっており、かつ、前記第4トランジスタと前記第5トランジスタとはカレントミラー回路を形成するようにした。
請求項7に係る発明は、請求項2、請求項3、請求項5または請求項6に記載の信号処理回路において、前記2値信号の周波数が、100〔MHz〕以上10〔GHz〕の範囲である。
(第1実施形態)
本発明の第1実施形態の信号処理回路の構成を図1に示す。
この第1実施形態に係る信号処理回路は、図1に示すように、スイッチトキャパシタ回路41と、このスイッチトキャパシタ回路41の入力側と出力側にそれぞれ接続されるソースフォロワ回路42、43とを備えている。
スイッチトキャパシタ回路41は、スイッチング素子であるN型のMOSトランジスタM41と、キャパシタ(容量素子)C1と、N型のMOSトランジスタM42、M43とを備えている。そして、MOSトランジスタM41とキャパシタC1とは、ソースフォロワ回路42の出力端子44と共通接続ライン(共通接続部)45との間に、直列に接続されている。
ここで、高周波領域における、入出力用のソースフォロワ回路42、43のインピーダンスは、低周波領域に比べて、
(1)ソースフォロワ回路42の出力インピーダンスZoutが高くなる。
(2)ソースフォロワ回路43の入力インピーダンスZinが低くなる。
(3)セトリング時間を早くするため、MOSトランジスタM41のオン抵抗Ronと、MOSトランジスタM45の入力容量と寄生容量の総和の容量Csとを小さくする。
また、セトリング時間tsとオン抵抗Ronなどは、次式で関係づけられる。
ts∝(Ron×Cs)・・・(6)
(5)容量Csは、ソースフォロワ回路43の入力容量がその主たる部分を占める。これは、キャパシタCsの最小値に制限が加わることになる。
(高周波領域での数値例)
いま、サンプリングクロックの周波数をf=1〔GHz〕、MOSトランジスタM41のオン抵抗をRon=100〔Ω〕としたときに許される容量値Csの最大値は、次式のようになる。
Cs=(1/(2×π×Ron×f))×(1/2)×(1/3)=2.652×10-13 ・・・(7)
(1/2):セトリングに使えるのはクロックがHレベルの期間、つまりクロックの半周期である。
(1/3):時定数の3倍の時間があれば、信号は99%以上のセトリングができる。
Zin=(1/(2×π×109 ×2.652×10-13 ))=600・・・(8)
また、ソースフォロワ回路42の出力インピーダンスZoutは、概ね数10〜数100〔Ω〕程度になる。MOSトランジスタM41のオン抵抗Ronは、上記のように仮定により100〔Ω〕であり、MOSトランジスタM41の大きさに逆比例する。
図8に示す従来回路では、スイッチング素子のスイッチング動作(オンオフ動作)に伴う電荷の放出・吸収と、スイッチング素子に接続される回路素子のインピーダンスの高低との相互作用が、非直線性の主たる原因である。
ここで、ソースフォロワ回路43の入力インピーダンスZinとソースフォロワ回路42の出力インピーダンスZoutとの関係がZin=Zoutであれば、MOSトランジスタM42とMOSトランジスタM43のトランジスタサイズは同じで良い。
次に、本発明の第2実施形態の信号処理回路について、図2を参照して説明する。
第1実施形態の信号処理回路は、図1に示すように、スイッチトキャパシタ回路41の入出力側にソースフォロワ回路42、43をそれぞれ設けたものである。
しかし、第2実施形態の信号処理回路は、スイッチトキャパシタ回路41の入力側に設ける入力回路をソースフォロワ回路に限定することなく、各種の増幅回路を含む一般的な回路とし、この回路から出力される信号をスイッチトキャパシタ回路41が入力信号INとして受け取るようにしたものである。
図2では、スイッチキャパシタ回路41の出力側にソースフォロワ回路43を接続するようにしたが、これに代えてその出力側に各種の増幅回路を含む一般的な回路を接続するようにしても良い。この場合にも、上記と同様に高精度の信号処理が実現できる。
この変形例は、図3に示すように、図2のスイッチトキャパシタ回路41のN型のMOSトランジスタM41〜M43を、P型のMOSトランジスタM51〜M53に置き換えたものである。さらに、図3に示すように、図2のソースフォロワ回路43のP型のMOSトランジスタM45をN型のMOSトランジスタM55に置き換えるとともに、図2の定電流源I42を定電流源I52に置き換えたものである。
このような構成からなる変形例によれば、図2に示す第2実施形態と同様に、非線形性の低減効果が得られ、高精度の信号処理が実現できる。
次に、本発明の第3実施形態の信号処理回路の構成について、図4を参照しながら説明する。
この第3実施形態に係る信号処理回路は、図4に示すように、スイッチトキャパシタ回路61と、スイッチトキャパシタ回路61を挟んだ形態または含む形態で形成されるカレントミラー回路62と、を備えている。
スイッチトキャパシタ回路61は、スイッチング素子であるN型のMOSトランジスタM61と、キャパシタC1と、N型のMOSトランジスタM62、M63とを備えている。そして、MOSトランジスタM61とキャパシタC1とは、カレントミラー回路62を構成するN型のMOSトランジスタM64のゲートと共通接続ライン65との間に、直列に接続されている。
すなわち、MOSトランジスタM61のゲートと、MOSトランジスタM62,M63のゲートとには、例えば図10に示すような位相が逆相の2値信号である、クロックCLKとクロック/CLKとがそれぞれ供給されるようになっている。
すなわち、MOSトランジスタ64のドレインは、定電流源I61を介して電源ライン66に接続されている。また、MOSトランジスタM64のドレインとゲートが共通接続され、その共通接続部がスイッチトキャパシタ回路61のMOSトランジスタM61のソースに接続されている。さらに、MOSトランジスタM64のソースは、共通接続ライン65を介してMOSトランジスタM65のドレインに接続されている。
このような構成からなる第3実施形態では、MOSトランジスタM61から見たMOSトランジスタM64側のインピーダンスをZ1、MOSトランジスタM61から見たMOSトランジスタM65側のインピーダンスをZ2、MOSトランジスタM61のオン抵抗Ronとすると、これらのオーダが第1実施形態と同様に同等になる。
そこで、この第3実施形態において、第1実施形態と同様の効果をSpice(電子回路シミュレータ)で検証したところ、3dBの3次歪低減効果が認められた。
この変形例は、図5に示すように、図4のスイッチトキャパシタ回路61のN型のMOSトランジスタM61〜M63を、P型のMOSトランジスタM71〜M73に置き換えたものである。さらに、図5に示すように、図4のカレントミラー回路62のN型のMOSトランジスタM64,65をP型のMOSトランジスタM74,M75に置き換えるとともに、図4の定電流源I61,I62を定電流源I71,I72に置き換えたものである。
このような構成からなる変形例によれば、図4に示す第3実施形態と同様に、非線形性の低減効果が得られ、高精度の信号処理が実現できる。
次に、本発明の第4実施形態について、図6を参照して説明する。
この第4実施形態は、上記の第1〜第3の各実施形態のスイッチトキャパシタ回路に供給される位相が逆相のクロックCLK,CKL2を生成するクロック生成回路であり、図6のように構成される。
すなわち、このクロック生成回路81は、インバータ81と、N型のMOSトランジスタM81と、P型のMOSトランジスタM82と、N型のMOSトランジスタM83と、P型のMOSトランジスタM84とを備え、図7(A)に示すようなクロックAを入力すると、同図(E)(F)に示すような相補のクロックCLKA,/CLKAを生成して出力するようになっている。
さらに具体的に説明すると、MOSトランジスタM81とMOSトランジスタM82とが直列に接続され、この両端が電源ライン83と共通接続ライン84にそれぞれ接続されている。また、MOSトランジスタM81のゲートにはクロックAが入力されるようになっている。MOSトランジスタM81とMOSトランジスタ82の共通接続部からクロック/CLKを取り出すとともに、その共通接続部が後段のMOSトランジスタM84のゲートに接続されるようになっている。
ソース接地の増幅器を構成するMOSトランジスタM81から出力される反転クロック/CLKAを、MOSトランジスタM84のゲートに接続するようになっている。このため、インバータ82から出力されるクロック/Aとその反転クロック/CLKとの極性が揃ったときに、MOSトランジスタM83とMOSトランジスタM84からなる相補型増幅器は、インバータとして動作する。また、インバータ82の遅延と、MOSトランジスタM81の遅延とは、トランジスタ1段による反転増幅器同士であるので、その両遅延量はほぼ同じとなる。
他方、MOSトランジスタM81とMOSトランジスタM82とからなる相補型増幅器は、インバータ82とMOSトランジスタM83との遅延が重なり、Hレベルの期間が少し短くなる。しかし、出力されるクロックCLKA,/CLKAは、図11に示すノンオーバラップクロック発生回路に比べてデューティ比が50%に近いものなる。
ところで、高速のクロック発生回路では、上記のインバータ82に起因する僅かな遅延時間の減少も回路動作に大きく影響する。
しかし、本発明に係る第1〜第3の各実施形態では、ノンオーバラップ区間が必要ないために、図6に示すような構成が簡単で遅延のばらつきの少ないクロック信号生成回路の使用ができ、これにより高精度の信号処理が実現できる。
42、43 ソースフォロワ回路
46、66、83 電源ライン
45、65、84 共通接続ライン(接地ライン)
62 カラントミラー回路
81 クロック生成回路
82 インバータ
C1 キャパシタ
M41〜M44 N型のMOSトランジスタ
M45 P型のMOSトランジスタ
M61〜M65 N型のMOSトランジスタ
Claims (7)
- 入力端子と共通接続部との間に直列に接続されるスイッチング用の第1トランジスタおよびキャパシタと、
前記第1トランジスタの両端にそれぞれ配置される第2トランジスタおよび第3トランジスタと、
前記第1トランジスタと前記キャパシタとの共通接続部の電圧を入力電圧として所定の動作を行う第4トランジスタとを備え、
前記第2トランジスタおよび前記第3トランジスタは、前記第1トランジスタのオフ時に、その第1トランジスタから放出される電荷をそれぞれ吸収するようになっていることを特徴とする信号処理回路。 - 入力端子と共通接続部との間に直列に接続されるスイッチング用の第1トランジスタおよびキャパシタと、
前記第1トランジスタの両端にそれぞれ配置される第2トランジスタおよび第3トランジスタと、
前記第1トランジスタと前記キャパシタとの共通接続部の電圧を入力電圧として所定の動作を行う第4トランジスタとを備え、
前記第2および第3トランジスタは、そのドレインとソースとをそれぞれ共通接続させ、その各共通接続部を前記第1トランジスタのソースとドレインにそれぞれ接続させ、
かつ、前記第1トランジスタのゲートと、前記第2および第3トランジスタの両ゲートとには、逆相の2値信号をそれぞれ供給するようになっていることを特徴とする信号処理回路。 - 前記入力端子には、ソースフォロワ回路からの出力信号を供給するようにしたことを特徴とする請求項1または請求項2に記載の信号処理回路。
- 入力端子と共通接続部との間に直列に接続されるスイッチング用の第1トランジスタおよびキャパシタと、
前記第1トランジスタの両端にそれぞれ配置される第2トランジスタおよび第3トランジスタと、
前記入力端子に接続される第4トランジスタと、
前記第1トランジスタと前記キャパシタとの共通接続部を出力端子とし、この出力端子に接続される第5トランジスタと、を備え、
前記第2トランジスタおよび前記第3トランジスタは、前記第1トランジスタのオフ時に、その第1トランジスタから放出される電荷をそれぞれ吸収するようになっており、
かつ、前記第4トランジスタと前記第5トランジスタとはカレントミラー回路を形成するようにしたことを特徴とする信号処理回路。 - 入力端子と共通接続部との間に直列に接続されるスイッチング用の第1トランジスタおよびキャパシタと、
前記第1トランジスタの両端にそれぞれ配置される第2トランジスタおよび第3トランジスタと、
前記入力端子に接続される第4トランジスタと、
前記第1トランジスタと前記キャパシタとの共通接続部を出力端子とし、この出力端子に接続される第5トランジスタと、を備え、
前記第2および第3トランジスタは、そのドレインとソースとをそれぞれ共通接続させ、その各共通接続部を前記第1トランジスタのソースとドレインにそれぞれ接続させ、
前記第1トランジスタのゲートと、前記第2および第3トランジスの両ゲートとには、逆相の2値信号をそれぞれ供給するようにし、
かつ、前記第4トランジスタと前記第5トランジスタとはカレントミラー回路を形成するようにしたことを特徴とする信号処理回路。 - 前記2値信号を生成するクロック生成回路をさらに備え、
このクロック生成回路は、
電源ラインと共通接続ラインとの間に直列に接続される第1トランジスタおよび第2トランジスタと、
前記電源ラインと前記共通接続ラインとの間に直列に接続される第3トランジスタおよび第4トランジスタと、を備え、
前記第1トランジスタのゲートにはクロック信号を入力させ、前記第3トランジスタのゲートには前記クロック信号の反転信号を入力させ、
前記第1トランジスタと前記第2トランジスタとの共通接続部から第1出力信号を取り出すとともに、その第1出力信号を前記第4トランジスタのゲートに供給し、
かつ、第3トランジスタと前記第4トランジスタとの共通接続部から第2出力信号を取り出すとともに、その第2出力信号を前記第2トランジスタのゲートに供給するようにしたことを特徴とする請求項2、請求項3または請求項5に記載の信号処理回路。 - 前記2値信号の周波数が、100〔MHz〕以上10〔GHz〕の範囲であることを特徴とする請求項2、請求項3、請求項5または請求項6に記載の信号処理回路。
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