JPH09507728A - 高電圧検出を用いる破壊保護回路 - Google Patents

Abstract

(57)【要約】 高電圧回路は、高電圧（Ｖ_PP）および低電圧（Ｖ_CC）のうち１つを、直列に配列される制御ｐチャネルトランジスタ（１６）および保護ｐチャネルトランジスタ（１８）を含む被制御経路に与えるためのスイッチングデバイス（１２）を含む。高電圧検出器（３２）は、Ｖ_PPまたはＶ_CCのどちらが被制御経路に与えられているのかを判断するために用いられる。高電圧検出器は、Ｖ_PP動作の間は保護状態を、かつＶ_CC動作の間は保護しない状態を保護ｐチャネルトランジスタに確立する。制御トランジスタがオフであり、保護トランジスタが保護する状態にあるときは、被制御経路に沿った電圧降下は保護トランジスタをオフにさせることとなり、制御トランジスタにかかる電圧を制限する。第１の被制御経路と直列にある第２の被制御経路は、別のｎチャネルトランジスタ（４８）におけるゲート援助接合破壊から保護するようＶ_CCに固定される１つのｎチャネルトランジスタ（４６）を含む。

Description

【発明の詳細な説明】 高電圧検出を用いる破壊保護回路 技術分野 この発明は一般に高電圧回路に関し、より特定的には高速度および高電圧で動 作可能な破壊保護回路に関する。 背景技術 金属酸化物半導体（ＭＯＳ）技術を用いる集積回路の製造において、ゲート酸 化物層は、トランジスタの性能をさらに向上させるためにますます薄くなりつつ ある。所与の１組の端子電圧については、ＭＯＳトランジスタのドレイン電流は ゲート酸化物の厚さに反比例している。“薄いゲートトランジスタ”は、３００ Åの厚さよりも薄いゲート酸化物層を有するだろう。トランジスタチャネルの長 さを減らすこともまた、集積回路構成の性能を向上させる。 集積回路のゲートの厚さを減らすと、回路はゲート援助接合破壊によってより 影響を受けやすくなる。ゲート援助接合破壊は、論理回路における不適当な電圧 レベル、高電力消費を引起こし、さらに、影響を受けたトランジスタに取消し得 ない損傷を引起こし得る。 ＥＰＲＯＭ，ＥＥＰＲＯＭ，ＰＬＤおよびＦＰＧＡを含む多くの不揮発性デバ イスは破壊することなしに高電圧での動作を必要とする。たとえば、高電圧は書 込または消去動作に用いられるだろう。高電圧での破壊に対する保護を含む回路 は既に知られている。このような回路は、マーテ ィニス（Marinez）の米国特許第４，１６１，６６３号、ラグナサン（Raghunath an）他の第４，６８９，５０４号、クウェイバ（Cuevas）の第４，８４５，３８ １号およびギーヨ（Guillot）の第５，０５４，００１号に記載されている。先 行技術の回路は、設計されたようにうまく働くものの、ある欠点がある。たとえ ば、いくつかの回路は従来の電源電圧（Ｖ_CC）および高動作電圧（Ｖ_PP）を必要 とするだけでなく、中間電圧（Ｖ₁およびＶ₂）もまた必要とする。別の欠点は、 公知の回路のうちいくつかは、出力ノードにおいてＶ_PPと接地との間、または出 力ノードにおいてＶ_PPとＶ_CCとの間で切換わることに限定される。Ｖ_PPと接地と の間か、Ｖ_CCと接地との間かを選択することを可能にする回路は典型的に複雑で ある。この複雑さは回路の速度を減少させることが多い。 この発明の目的は、回路をゲート援助接合破壊によって影響されやすくするこ となしに、かつ複雑さなしに高速度で薄いゲートトランジスタの使用を可能にす る高電圧回路を提供することである。 発明の概要 上記の目的は、第１に被制御経路への入力ノードが高い正の電源電圧（Ｖ_PP） であるか、低い正の電源電圧（Ｖ_CC）であるかを判断し、第２にその判断に基づ いて破壊保護モードを確立するために高電圧検出器を用いる回路によって満たさ れる。被制御経路は制御ＭＯＳトランジスタお よび保護ＭＯＳトランジスタのソースおよびドレイン電極の直列の接続を含む。 破壊保護モードにおいて、保護ＭＯＳトランジスタは制御ＭＯＳトランジスタに かかる電圧を制限する。保護しないモードにおいて、保護ＭＯＳトランジスタは 回路動作に透過的なまま保たれる。 高電圧検出器は被制御経路への電圧を監視するよう接続される。監視は被制御 経路への入力ノードにおいて直接的であってもよい。これに代えて、高電圧電源 がいつ入力ノードと電気的にやり取りしているかを感知してることによるように 、監視は間接的であってもよい。もし、入力ノードがＶ_PPであるならば、高電圧 検出器は、制御ＭＯＳトランジスタの“オフ”状態への切換が、保護ＭＯＳトラ ンジスタをオフにさせることとなるように保護ＭＯＳトランジスタのゲートにバ イアスをかける。この結果、制御ＭＯＳトランジスタにかかる電圧降下は、保護 ＭＯＳのトランジスタのゲート電圧およびしきい値電圧の和だけ減らされること となる。好ましい実施例において、ゲート電圧はＶ_CCに等しく、このため中間電 圧を発生させる必要はない。もしＶ_CCが５Ｖに等しく、しきい値電圧が１Ｖなら ば、制御ＭＯＳトランジスタにかかる電圧は６Ｖだけ減らされることとなり、ト ランジスタがゲート援助接合破壊を受ける可能性がより低くなる。 もし被制御経路への入力ノードがＶ_CCであるならば、破壊保護は必要でない。 その場合、制御ＭＯＳトランジスタ の状態にかかわらず保護ＭＯＳトランジスタを“オン”状態に保つよう、高電圧 検出器は保護ＭＯＳトランジスタのゲート電圧を確立する。たとえば、もし被制 御経路にあるトランジスタの両方がｐチャネルトランジスタであるならば、ゲー ト電圧は０に設定されてもよく、保護ＭＯＳトランジスタを回路動作に透過的に する、保護しない状態を確実にする。 制御ＭＯＳトランジスタのゲート電圧は、入力信号によって定められる。被制 御経路にあるトランジスタの両方がｐチャネルトランジスタである場合、高電圧 信号発生器は入力信号を受け、ゲート電圧をＶ_PPと接地との間で切換える。被制 御経路は回路出力および、第２の保護ＭＯＳトランジスタと第２の制御ＭＯＳト ランジスタとを有する第２の被制御経路に繋がる。第２の制御ＭＯＳトランジス タはソースにおいて接地電位に連結され、上述の制御ＭＯＳトランジスタのゲー トに接続されるゲートを有する。このため、ゲート電圧は入力信号によって命令 されるが、一方の制御ＭＯＳトランジスタがｎチャネルデバイスであり、他方が ｐチャネルデバイスである場合、２つの制御トランジスタのうち一方のオン／オ フ状態は、他方の逆となるだろう。第２の制御ＭＯＳトランジスタのドレインは 、第２の保護ＭＯＳトランジスタのソースに接続される。第２の制御経路の２つ のトランジスタがｎチャネルトランジスタであるとき、第２の保護ＭＯＳトラン ジスタのゲート電圧は Ｖ_CCに固定され得る。このゲート電圧では、このトランジスタはＶ_CCにおけるト ランジスタの動作に透過的であるが、Ｖ_PPが被制御経路に与えられるとき、第２ の制御ＭＯＳトランジスタにかかる電圧を制限する。 決定的に重要であるわけではないが、回路はインバータでもよく、被制御経路 の入力ノードに与えられる電圧に依存して、入力信号はＶ_PPと接地電位またはＶ_CC と接地電位のいずれかの間で出力を切換える。 この発明の利点は、２つの保護ＭＯＳトランジスタが、回路をゲート援助接合 破壊の危険にさらすことなしに、薄いゲートトランジスタを用いて回路が形成さ れるのを可能にすることである。さらに、保護ＭＯＳトランジスタはＶ_CCモード においては動作に影響を及ぼさず、Ｖ_PPモードでも加える複雑さは最小限である 。高電圧検出器は、Ｖ_CC／接地切換の間保護回路の透過性を確実にする。 図面の簡単な説明 図１は、この発明に従った破壊保護トランジスタを有するインバータの第１の 実施例の概略図である。 図２は、この発明に従った破壊保護トランジスタを有するインバータの第２の 実施例の概略図である。 発明を遂行するためのベストモード 図１を参照して、高電圧電源１０は、電源ノード１４において低い正の電圧（ Ｖ_CC）と高い正の電圧（Ｖ_PP）との間で切換わるためのマルチプレクサ１２に接 続されて示さ れる。電源１０とマルチプレクサとの間の接続は選択的に遮断されてもよく、マ ルチプレクサはそのような遮断が起こるたびに電源ノード１４にＶ_CCを自動的に 与えるよう設計されてもよい。もし電源１０がＶ_CCとＶ_PPとを交互にすることが できるならば、マルチプレクサは用いられない。 電源ノード１４は２つのｐチャネルトランジスタ１６および１８を含む第１の 被制御経路への入口である。第１のｐチャネルトランジスタ１６は制御ＭＯＳデ バイスであり、第２のｐチャネルトランジスタは保護ＭＯＳデバイスとして機能 するよう設計される。出力２０は、電源ノード１４における電圧レベルに依存し て、接地電位とＶ_CC、または接地電位とＶ_PPのいずれかの間で切換わる。入力信 号は信号線２２において高電圧信号発生器２４によって受けられる。好ましい実 施例において、信号線２２でローであれば、ゲートノード２６において接地電位 を生じることとなり、ハイであればゲートノードをＶ_PPに上げることとなる。ゲ ートノードは第１のｐチャネルトランジスタ１６のゲート２８に接続される。接 地電位では、ドレイン３０における電圧レベルは、電源ノード１４がＶ_CCである かＶ_PPであるかにかかわらず、ゲートの電圧レベルを超えることとなるため、ゲ ート２８はトランジスタを“オン”状態にさせるだろう。信号線２２における論 理ハイは、ゲート２８においてＶ_PPを与え、電圧レベルをドレイン３０の電圧レ ベルと少なくとも同じ大きさに、それによってトランジスタ１ ６を“オフ”状態に切換える。 高電圧検出器３２は第１のｐチャネルトランジスタ１６への電圧を監視するよ う接続される。図１の回路において、監視は高電圧電源１０の出力を判断するこ とによって間接的になされる。電源ノード１４における電圧がＶ_CCであると判断 されると、高電圧検出器は保護ノード３４において接地電位を確立する。保護ノ ードは第２のｐチャネルトランジスタ１８のゲート３６に接続される。接合ノー ド３８は第１のトランジスタ１６のソース４０と第２のトランジスタ１８のドレ イン４２との接続部にある。第１および第２のｐチャネルトランジスタの両方が オン状態にあるとき、第２のトランジスタのソース４４からの出力線２０は電源 ノード１４と同じ電圧レベルにある。２つのトランジスタは、第１のトランジス タのゲート２８が接地電位である限りオンのまま保たれることとなる。 第１および第２のｐチャネルトランジスタ１６および１８がオンのとき、第１ のｎチャネルトランジスタ４６と第２のｎチャネルトランジスタ４８のうち少な くとも１つがオフである。ｎチャネルトランジスタとｐチャネルトランジスタと の違いのため、ゲートノード２６における接地電位はｐチャネルトランジスタ１ ６をオンに切換え、ｎチャネルトランジスタ４８をオフに切換える。この逆のこ とも言える。すなわち、第１のｐチャネルトランジスタ１６がゲート２８のＶ_PP によってオフに切換えられるとき、第２ のｎチャネルトランジスタ４８がオンにされる。ゲート５０におけるＶ_PPはトラ ンジスタ４８のドレイン５２からソース５４への経路を確立する。第１のｎチャ ネルトランジスタ４６のゲート５６はＶ_CCに固定され、これによってドレイン５ ８における電圧がゲート５６における電圧を超えない限りトランジスタ４６がオ ンのまま保たれることとなる状態を確立する。 動作において、ｐチャネルトランジスタ１６と１８およびｎチャネルトランジ スタ４６と４８のオン／オフ状態を定めるための、電圧の４つの起こり得る組合 せがある。これらの組合せのうちの第１の組合せにおいて、高電圧電源１０は、 Ｖ_CCが電源ノード１４にあるように線６０に沿ってマルチプレクサ１２に電位を 与える。高電圧検出器３２は線６２によって電源１０に接続される。電源１０の 低電圧または電圧設定がないことは、検出器が保護ノード３４において接地電位 を提供する結果に終わる。高電圧信号発生器２４は信号線２２における入力に依 存して、接地とＶ_PPとの間で切換わる。Ｖ_PPは、線６４を介する高電圧電源１０ への接続によって得られる。電源ノード１４がＶ_CCであり、ゲートノード２６が 接地であれば、第１のｐチャネルトランジスタ１６はオン状態になり、第２のｎ チャネルトランジスタ４８はオフ状態になるだろう。ｐチャネルトランジスタ１ ６および１８の両方が、ゲート２８および３６において接地電位を有することと なり、そのため出力線 ２０はＶ_CCになるであろう。 ４つの起こり得る組合せのうちの第２の組合せにおいては、電源ノード１４は Ｖ_CCのままであるが、信号線２２に沿った入力は論理ハイである。その場合、発 生器２４はゲートノード２６においてＶ_PPを与え、第１のｐチャネルトランジス タ１６をオフにし、第２のｎチャネルトランジスタ４８をオンにする。出力線２ ０から第２のｎチャネルトランジスタのソース５４における接地への被制御経路 は、出力線を接地に引き下げる。したがって、図１の回路はインバータとして働 く。 電源ノード１４がＶ_CCであるとき、第２のｐチャネルトランジスタ１８および 第１のｎチャネルトランジスタ４６は回路動作に透過的である。すなわち、これ らのトランジスタはともにオン状態のままであるが、第１のｐチャネルトランジ スタ１６および第２のｎチャネルトランジスタ４８は、２つのゲート２８および ５０における電位を変更させることによってオンおよびオフに切換えられる。高 電圧検出器３２は、ゲート３６を接地に維持することによって、第２のｎチャネ ルトランジスタ４８のために、保護しない状態を確立する。 電源電圧および入力信号レベルの第３の組合せにおいて、高電圧電源１０は電 源ノード１４においてＶ_PPを確立するよう切換えられ、信号線２２での入力は論 理ローである。このモードにおいて、第１のｐチャネルトランジスタ１６ のゲート２８は０Ｖであり、トランジスタはオンである。対照的に、第２のｎチ ャネルトランジスタ４８のゲート５０は０Ｖであるため、トランジスタはオフに され、このため出力線２０からの接地経路は阻止される。高電圧電源１０がハイ であるので検出器３２は第２のｐチャネルトランジスタ１８のゲート３６にＶ_CC を与える。ゲート３６でのＶ_CCは電源ノード１４からのＶ_PPによって上回られ、 トランジスタ１８は、出力線２０が電源ノード１４のレベル、すなわちＶ_PPに引 上げられるのを可能にするようオンのまま保たれる。 ４つの組合せのうち最後のものにおいて、電源１０は高電圧のままであるが、 信号線２２は論理ハイに切換えられる。この状態において、第１のｐチャネルト ランジスタ１６のゲート２８はＶ_PPになり、電源ノード１４でのレベルと一致す る。このため、第１のｐチャネルトランジスタはオフに切換えられる。同時に、 第２のｎチャネルトランジスタ４８のゲート５０におけるＶ_PPは、トランジスタ をオンにし出力線２０への接地経路を確立する。 上述のとおり、信号線２２での論理レベルは反転され、電源ノード１４での電 位に依存して、出力線２０を０ＶとＶ_CCまたは０ＶとＶ_PPのいずれかの間で切換 える。トランジスタ１６、１８、４６および４８の各々は、薄いゲートトランジ スタであり、このためインバータは高速で動作できる。電源ノード１４において Ｖ_CCならば、薄いゲート ランジスタはゲート援助接合破壊による影響を受けやすくない。しかし、Ｖ_PPは トランジスタの破壊電圧を超えるだろう。第２のｐチャネルトランジスタ１８お よび第１のｎチャネルトランジスタ４６は他方の２つのトランジスタ１６および ４８への損傷を防ぐよう回路に含まれる。第２のｎチャネルトランジスタ４８が オフのとき、第１のｎチャネルトランジスタ４６は全Ｖ_PPが第１のｎチャネルト ランジスタに達するのを防ぐだろう。これは、第１のトランジスタ４６のソース ６６と第２のトランジスタ４８のドレイン５２との接合点が、トランジスタのし きい値電圧とゲート５６との間の電位差に等しい電位に達すると、第１のトラン ジスタ４６がオフにされ、さらなる電圧増加は第２のトランジスタ４８のドレイ ン５２に達しないからである。以上に述べられた実施例において、ゲート電圧５ ６が５ＶのＶ_CC電圧であり、しきい値電圧がおよそ１Ｖであってもよいため、第 ２のトランジスタ４８のドレイン５２およびソース５４にかかる電圧は４Ｖに制 限されこととなる。しかし、これらの電圧は発明に決定的に重要であるわけでは ない。 ゲートノード２６が信号線２２における論理ハイによってＶ_PPのレベルにされ るとき、２つのｎチャネルトランジスタ４６および４８はオンになるだろう。同 時に、第１のｐチャネルトランジスタ１６はオフに切換えられるだろう。接合ノ ード３８におけるレベルが３６でのゲート電圧にｐ チャネルトランジスタ１６および１８のしきい値電圧を加えたものに等しい電圧 に降下することとなるため、第２のｐチャネルトランジスタ１８もまた遮断され るだろう。２つのトランジスタ１６および１８が両方オフであるので、制御トラ ンジスタ１６はＶ_PPレベル全部を降下させない。 高電圧検出器３２は、電源ノード１４から出力線２０への第１の被制御経路が 、Ｖ_CCで動作可能であるかＶ_PPで動作可能であるかを判断する。それから、検出 器は、その判断に従って保護する状態または保護しない状態を第２のｐチャネル トランジスタ１８において確立する。同じ保護が高電圧信号発生器２４内の薄い ゲートＭＯＳトランジスタに対して達成され得る。線６８は、発生器２４の回路 構成内の図示していない保護ＭＯＳトランジスタに信号を与えるために含まれる 。 次に図２を参照して、第２のインバータ回路７０が、図１と同じ要素を含むが 、異なった配列において示される。高電圧電源７２は、電源ノード７６でＶ_CCま たはＶ_PPのいずれかを与えるようマルチプレクサ７４に接続される。回路の第１ の被制御経路は、制御ｐチャネルトランジスタ７８および保護ｐチャネルトラン ジスタ８０を含む。ｐチャネルトランジスタの各々がオンのとき、出力線８２は 電源ノード７６と同じレベルにあるだろう。第２の被制御経路は制御ｎチャネル トランジスタ８４および保護ｎチャネルトランジスタ８６を含む。制御トランジ スタ７８および８ ４のゲート８８および９０が接続されているので、回路７０が電力を受けるとき はいつでも一方の被制御経路は電気的に開放しており、他方は、電気的に短絡し ているだろう。 高電圧検出器９２は電源ノード７６における電圧レベルを監視するよう直接的 に接続される。電源ノードがＶ_CCであれば、検出器に、保護ｐチャネルトランジ スタ８０のゲート９４が接地にある、保護しない状態を確立させることとなる。 電源ノード７６がＶ_PPであれば、ゲート９４のレベルがＶ_CCに上げられ、保護状 態を確立することとなる。 保護ｎチャネルトランジスタ８６のゲート９６はＶ_CCに固定される。このため 、制御ｎチャネルトランジスタがオフでありかつ出力線８２において高電圧であ るという組合せがないときは、保護ｎチャネルトランジスタ８６は回路７０の動 作に透過的なまま保たれる。制御トランジスタ７８および８４のゲート８８およ び９０は、制御信号デバイス９８に各々接続される。デバイスは、図１の信号発 生器と同じ態様で働いてもよいが、これは決定的に重要であるわけではない。デ バイスはマルチプレクサ７４から入力を受取る。オプションとして、入力線１０ ０におけるレベルによってゲート８８および９０が電源ノード７６に接続および そこから切離されてもよい。このように、Ｖ_CC動作において、ゲート８８および ９０は信号線１００における論理レベルの変化によって、Ｖ_CCと接地との間で切 換えられるだろう。Ｖ_PP動作において、信号入力線１００における 論理レベルによってゲート８８および９０が接地電位であるかはＶ_PPであるかが 決定される。 トランジスタ７８、８０、８４および８６は図１を参照して述べられたのと同 じ態様で動作する。もし、制御ｐチャネルトランジスタ７８がオフであり、電源 ノード７６がＶ_PPであるならば、保護ｐチャネルトランジスタ８０はオフになり 、制御ｐチャネルトランジスタがそれにかかる全電圧を有するのを防ぐ。２つの ｐチャネルトランジスタの接合点は、９４におけるゲート電圧にトランジスタの しきい値電圧を加えたものより低くならないだろう。同様に、保護ｎチャネルト ランジスタ８６は制御ｎチャネルトランジスタ８４にかかる電圧を限定する。 保護トランジスタのための保護する状態および保護しない状態を確立するため の高電圧検出器の使用が、インバータ回路においてｐチャネルトランジスタと用 いられるように述べられ、例示されてきたが、これは決定的に重要であるわけで はない。制御トランジスタと保護トランジスタと高電圧検出器との組合せは他の 回路においても用いられてよい。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ローゼンデール，グレン・エイ アメリカ合衆国、95050 カリフォルニア 州、サンタ・クララ、モンロー・ストリー ト、2250、アパートメント・ナンバー・ 268

Claims (1)

1. 【特許請求の範囲】 １．高電圧回路であって、 電源ノードにおいて第１の正の電源電圧と第２の正の電源電圧との間で切換わ るための電圧入力手段を備え、前記第２の正の電源電圧は、前記第１の正の電源 電圧より大きく、さらに 前記電源ノードから出力ノードへの被制御経路を備え、前記被制御経路は、制 御ＭＯＳトランジスタおよび保護ＭＯＳトランジスタのソースおよびドレイン電 極の直列の接続を含み、前記制御および保護ＭＯＳトランジスタは各々ゲート電 極を有し、さらに 前記制御ＭＯＳトランジスタの前記ゲートに接続され、オン状態とオフ状態と の間で前記制御ＭＯＳトランジスタを切換えるための信号入力手段と、 前記電源ノードの電位を判断するよう接続され、前記第２の正の電源電圧が前 記電源ノードにあるときに前記保護ＭＯＳトランジスタに保護する状態を確立し 、前記電源ノードが前記第２の正の電源電圧より低い電位であるときに、前記保 護ＭＯＳトランジスタに保護しない状態を確立するための高電圧検出手段とを備 え、前記保護する状態は、前記保護ＭＯＳトランジスタが前記制御ＭＯＳトラン ジスタを通る電流の導通に応答して、オン状態とオフ状態との間で切換わるもの であり、前記保護しない状態は、前記保護ＭＯＳトランジスタが前記制御ＭＯＳ トランジスタを通る 電流の導通にかかわらずオン状態のまま保たれるものである、高電圧回路。 ２．前記制御ＭＯＳトランジスタの前記ドレイン電極は、前記電圧入力手段に接 続され、前記ソース電極は前記保護ＭＯＳトランジスタの前記ドレイン電極に接 続され、前記保護ＭＯＳトランジスタの前記ソース電極が前記出力ノードに接続 される、請求項１に記載の回路。 ３．前記高電圧検出手段は、前記第２の正の電源電圧の電圧源に接続され、前記 電圧源を監視する、請求項１に記載の回路。 ４．前記出力ノードから接地電位への第２の被制御経路をさらに備え、前記第２ の被制御経路は第２の保護ＭＯＳトランジスタおよび第２の制御ＭＯＳトランジ スタのソースおよびドレイン電極の直列の接続を含み、前記第２の制御ＭＯＳト ランジスタは前記第１の被制御経路の前記制御ＭＯＳトランジスタのオン／オフ 状態と反対のオン／オフ状態に切換わるように前記信号入力手段と動作的に関連 したゲート電極を有し、前記第２の保護ＭＯＳトランジスタは、前記出力ノード が実質的に第２の正の電源電圧であるときに前記第２の保護ＭＯＳトランジスタ がオフ状態に切換えられる保護する状態を確立するよう固定電圧源に接続される ゲート電極を有する、請求項１に記載の回路。 ５．前記制御および保護ＭＯＳトランジスタがｐチャネルトランジスタであり、 前記電源ノードが前記第２の正の電 源電圧であるときに、前記高電圧検出手段が前記保護ＭＯＳトランジスタの前記 ゲート電極を前記第１の正の電源電圧に設定し、それによって前記保護する状態 を確立する、請求項１に記載の回路。 ６．前記制御および保護ＭＯＳトランジスタの各々が前記第１の正の電源電圧と 前記第２の正の電源電圧との間に破壊電圧を有する、請求項１に記載の回路。 ７．前記信号入力手段が、制御信号を受けかつ前記第２の正の電源電圧を出力す るよう接続された高電圧信号発生器を含む、請求項１に記載の回路。 ８．高電圧回路であって、 接地電位より大きい高電圧（Ｖ_PP）および低電圧（Ｖ_CC）のうち１つを与える ための第１のスイッチング手段と、 ソースと、ゲートと、前記第１のスイッチング手段に接続されたドレインとを 有する第１のｐチャネルトランジスタと、 ドレインと、ゲートと、前記第１のｐチャネルトランジスタの前記ドレインに 接続されたソースとを有する第２のｐチャネルトランジスタと、 前記第１のｐチャネルトランジスタをそれぞれオフおよびオンにするよう正の 電圧と接地電位との間で前記第１のｐチャネルトランジスタの前記ゲートを切換 えるための制御信号手段と、 前記第２のｐチャネルトランジスタの前記ゲートに接続 され、前記第１のスイッチング手段がＶ_PPを与えるときにＶ_CCを与え、前記第１ のスイッチング手段がＶ_CCを与えるときに接地電位を与えるための第２のスイッ チング手段とを含む、高電圧回路。 ９．前記第２のスイッチング手段が、前記第１のスイッチング手段への高電圧の 源を監視するよう接続された高電圧検出器を含む、請求項８に記載の回路。 １０．第１および第２のｎチャネルトランジスタと出力ノードとをさらに含み、 前記出力ノードが前記第２のｐチャネルトランジスタの前記ソースにあり、前記 第１および第２のｎチャネルトランジスタが前記出力ノードから接地電位への経 路を形成するよう直列に接続され、前記第１のｎチャネルトランジスタがＶ_CCに 固定されるよう接続されるゲートを有し、前記第２のｎチャネルトランジスタが 前記制御信号手段に接続される、請求項８に記載の回路。 １１．前記第１のｐチャネルトランジスタの前記ゲートが前記第２のｎチャネル トランジスタの前記ゲートに接続される、請求項１０に記載の回路。 １２．前記制御信号手段がＶ_PPと接地電位との間で切換わるよう接続される、請 求項１０に記載の回路。 １３．前記制御信号手段が、信号入力と、前記信号入力において信号の電位レベ ルを選択的に昇圧するための発生器とを含み、前記発生器はＶ_PPの出力を有する 、請求項８に記載の回路。 １４．前記第１および第２のｐチャネルトランジスタが薄いゲートＭＯＳトラン ジスタである、請求項８に記載の回路。 １５．高電圧インバータ回路であって、 信号入力と、 前記信号入力に応答して、０Ｖと正の電圧レベル（Ｖ_CC）との間および０Ｖと 昇圧された正の電圧レベル（Ｖ_PP）との間で切換えられる信号出力と、 第１のノードを有し、前記第１のノードの電位をＶ_CCとＶ_PPとの間で選択的に 切換えるための電圧電源手段と、 前記第１のノードから前記信号出力への第１の被制御経路とを備え、前記第１ の被制御経路は、直列に接続される第１および第２のｐチャネルトランジスタを 含み、前記第１のｐチャネルトランジスタのドレインは前記電圧電源手段に接続 され、前記第２のｐチャネルトランジスタのソースは前記信号出力に接続され、 前記第１および第２のｐチャネルトランジスタの各々はゲートを有し、さらに 前記電圧電源手段に動作的に関連し、前記第１のノードがＶ_CCにあるときに、 前記第２のｐチャネルトランジスタの前記ゲートに接地電位を与え、前記第１の ノードがＶ_PPにあるときに、前記第２のｐチャネルトランジスタの前記ゲートに Ｖ_CCを与えるための検出手段と、 前記信号出力から接地電位への第２の被制御経路とを備え、前記第２の被制御 経路は直列に接続された第１および 第２のｎチャネルトランジスタを含み、前記第１のｎチャネルトランジスタのド レインは前記信号出力に接続され、前記第２のｎチャネルトランジスタのソース は接地電位に接続され、前記第１のｎチャネルトランジスタは固定されたＶ_CCを 受けるよう接続されたゲートを有し、さらに 前記信号入力に接続された入力と前記第１のｐチャネルトランジスタおよび前 記第１のｎチャネルトランジスタのゲートに接続された出力とを有し、前記信号 入力が論理ハイのとき前記ゲートに正の電圧を与え、前記信号入力が論理ローの とき接地電位を与えるためのスイッチング手段を備え、前記正の電圧は前記第１ のｐチャネルトランジスタをオフ状態にするのに十分であり、 前記第２のｐチャネルトランジスタが、前記第１のノードがＶ_PPでありかつ前 記第１のｐチャネルトランジスタがオフ状態であるという組合せがないときにオ ン状態のまま保たれ、前記第１のｎチャネルトランジスタは、前記第１のノード がＶ_PPでありかつ前記第２のｎチャネルトランジスタがオフ状態であるという組 合せがないときにオン状態のまま保たれる、高電圧インバータ回路。 １６．前記スイッチング手段がＶ_PPに実質的に等しい電位の前記正の電圧を与え るよう接続される、請求項１５に記載の回路。 １７．前記第１および第２のｎチャネルトランジスタおよびｐチャネルトランジ スタが薄いゲートＭＯＳトランジス タである、請求項１５に記載の回路。