JPH11502046A - バス導線及びバスインタフェース回路を具えている回路 - Google Patents

Abstract

(57)【要約】 種々の回路構成要素はバス導線を介して通信することができる。１つの回路構成要素はバス導線と電源端子との間に結合させたトランジスタを有するインタフェース段を具えている。他の回路構成要素がバス導線の電位を前記電源の電位以上に引き上げると、前記トランジスタの制御電極の電位が一緒に引き上げられる。この場合に、前記制御電極と、回路構成要素の残りの部分との間の結線は、この回路構成要素の残りの部分の状態に無関係にターン・オフされる。前記回路要素の残りの部分は、例えば前記トランジスタに関連して形成したインバータと逆並列に接続されるインバータを含み、これらのインバータが相俟ってバス‐ホールド回路を構成するようにする。

Description

【発明の詳細な説明】 バス導線及びバスインタフェース回路を具えている回路 本発明は、バス導線及び該バス導線に接続したインタフェース段を具えている 回路であって、過電圧状態における該回路がバス導線の電位を前記インタフェー ス段の電源電圧範囲以外のバス電位にすることができ、前記インタフェース段が 、 ‐前記バス導線と前記電源電圧範囲の一極性の電源端子との間に結合される主電 流チャネルを有している出力トランジスタと； ‐前記回路が過電圧状態にある際に、前記出力トランジスタがターン・オンされ ないように制御電極の制御電位を適合させる適合化手段と； ‐制御回路と； ‐前記制御回路の出力端子を前記出力トランジスタの制御電極に結合させるスイ ッチング素子と； を具えている回路に関するものである。本発明は、このような回路に用いるバス インタフェース回路にも関するものである。斯種の回路はＰＣＴ特許出願のＷＯ ９４／２９９６１から既知である。 最近は５Ｖの電位で附勢される回路構成要素及び３.３Ｖで附勢されるものも 市販されている。概して次第に低い供給電位の回路構成要素が用いられている。 こうした種々のタイプの回路構成要素を１つの回路に併合できるようにするの が望ましい。このような回路における種々の電源を有する回路構成要素は、いず れも自分自身のインタフェース段でバス電位を駆動し得るようにしなければなら ない。このためにバスの電位は幾つかの回路構成要素の電源電位の範囲外の値に 引っぱられる。従って、附勢電位レベルが異なる回路構成要素がバス導線を介し て通信する回路では、インタフェース段に特殊な手段を講じる必要がある。 インタフェース段は出力トランジスタ、例えば主電流チャネルがバス導線を関 連する回路構成要素の電源端子、例えば３.３Ｖの電源に接続するＰＭＯＳトラ ンジスタを具えている。インタフェース段は出力トランジスタの制御電極を制御 する制御回路も具えている。インタフェース段を使用可能状態にすると、制御回 路 は前記出力トランジスタの主電流チャネルが導通するように前記出力トランジス タの制御電極を駆動させることができる。この場合、バス電位は電源電位のレベ ル、例えば３.３Ｖに達する。インタフェース段を使用不能状態にすると、高い 電源電位を有する回路構成要素がバス電位を引き上げることができるため、バス 電位は例えば５Ｖとなる。この場合に、３.３Ｖで附勢されるインタフェース段 にとっては過電圧状態が生ずることになる。 過電圧状態では、例えば３.３Ｖのような低い電源電位を有しているインタフ ェース段における出力トランジスタがターン・オンすることになる。ＷＯ９４／ ２９９６１から既知の回路は、過電圧状態においてこの回路がバス電位と一緒に 制御電位を引き上げるようにして、出力トランジスタのターン・オンを防いでい る。さらに、出力トランジスタの制御電極と制御回路の出力端子との間にスイッ チング素子を位置させている。このスイッチング素子は、インタフェース段を使 用不能状態にする場合にターン・オフされる。従って、高い制御電位は制御回路 の出力端子に達しなくなる。 ＷＯ９４／２９９６１に開示されているスイッチング素子は、主電流チャネル が制御回路の出力端子と出力トランジスタの制御電極との間に接続されるＮＭＯ Ｓ接合トランジスタを具えている。このスイッチング素子はインバータも具えて いる。制御回路の出力はインバータを介してＮＭＯＳ接合トランジスタのゲート を制御する。従って、このトランジスタは制御回路の出力が論理高レベルにある 場合にはターン・オフされ、これはインタフェース段が使用不能状態にある場合 には常にこのようになる。 しかし、他の回路構成要素がバス電位を高い電源電位に引き上げている間にイ ンタフェース段が使用可能状態になる場合には、この高い電源電位が制御回路の 出力端子に到達し得る。通常の回路構成要素のインタフェース段では、このよう なことは決して有り得ず、これは一般に回路構成要素は一度に１つしか使用可能 状態にしないからである。しかし、例えばインタフェース段がバス‐ホールド回 路の一部を成す場合には上述したようなことが有り得る。このようなバス‐ホー ルド回路は逆並列接続する反転回路を具えている。従って、バス導線の論理状態 は、このバス導線をさらにアクティブに制御しなくても、その論理状態は引き継 がれ、保持される。 この種の回路では、高い電源電位が制御回路の出力端子に到達し得ると云う問 題がある。 本発明の目的は特に、バス導線に結合されるインタフェース段を具えており、 且つ過電圧状態が生ずる場合にインタフェース段を悪影響を及ぼすことなくアク ティブに駆動させることのできる回路を提供することにある。 本発明の他の目的は過電圧状態が生じ得るバス導線に結合されるバス‐ホール ド回路を提供することにある。 本発明による回路は、前記インタフェース段がバス電位に応じて過電圧状態を 検出する検出手段を具え、該検出手段が前記スイッチング素子の制御入力端子に 結合されて、前記過電圧状態の検出に応答して前記スイッチング素子をターン・ オフさせるようにしたことを特徴とする。スイッチング素子はバス電位に応じて ターン・オフされるため、制御回路の出力端子の電位がインタフェース段及び制 御回路の電源電位の範囲を過電圧状態から除外できず、常に出力トランジスタの 制御電極を制御し続けることができる。 本発明による回路の好適例では、前記制御回路の入力端子が前記バス導線に結 合され、前記制御回路がその入力と出力端子との間にて論理反転移行機能を有す るようにする。従って制御回路は出力トランジスタと共にラッチを構成し、これ はバス‐ホールド回路として作用すると共に他の回路構成要素がバス電位を制御 している間作動し続けることができる。 本発明による回路の他の好適例では、前記検出手段が前記出力トランジスタと 同一極性の検出トランジスタを具え、該検出トランジスタの制御電極が前記電源 端子に結合され、前記検出トランジスタの主電流チャネルが少なくとも過電圧状 態において前記バス導線と前記スイッチング素子の制御入力端子との間に結合さ れるようにする。従って、過電圧状態の検出にインタフェース段の電源電位より も高い電源電位を必要としない。 さらに本発明の好適例では、前記スイッチング素子が、前記出力トランジスタ の極性とは相補的な極性の接合トランジスタを具え、該接合トランジスタの主電 流通路が前記制御回路の出力端子と前記出力トランジスタの制御電極との間に結 合され、且つ前記検出トランジスタが反転回路を経て前記接合トランジスタの制 御電極に結合されるようにする。 本発明による回路の他の好適例では、前記インタフェース段が検出負荷トラン ジスタを具え、該トランジスタの主電流チャネルが他方の電源端子と前記反転回 路の入力端子との間に結合され、前記検出負荷トランジスタの制御電極が前記反 転回路の出力端子に結合されるようにする。従って、検出負荷トランジスタは検 出トランジスタがターン・オンする際にターン・オフする。このために、回路の 電力消費量が低減する。 さらに本発明による回路の好適例では、前記スイッチング素子が、前記出力ト ランジスタの極性と同一極性の他の接合トランジスタを具え、該トランジスタの 主電流チャネルが前記接合トランジスタの主電流チャネルに並列に接続され、且 つ前記他の接合トランジスタの制御電極が前記バス導線に結合されるようにする 。前記他の接合トランジスタは、出力トランジスタの制御電極における制御電位 が通常の状態にて論理低レベルに引っぱられる際に、回路の動作を強化する。前 記他の接合トランジスタはバス電位によって制御されるだけである。 本発明による回路のさらに他の好適例では、前記インタフェース回路がバック ゲートバイアス回路を具え、該バイアス回路の出力端子が出力トランジスタのバ ックゲートに結合され、前記バックゲートバイアス回路が第１バイアストランジ スタを具え、該第１バイアストランジスタの主電流チャネルが前記バス導線と前 記バックゲートバイアス回路の出力端子との間に結合され、且つ前記第１バイア ストランジスタの制御電極が前記電源端子に結合されるようにする。従って、出 力トランジスタのバックゲートバイアスは過電圧状態に適合される。 さらに本発明による回路の好適例では、前記バックゲートバイアス回路が第２ バイアストランジスタを具え、該第２バイアストランジスタの主電流チャネルが 前記電源端子と前記バックゲートバイアス回路の出力端子との間に結合され、且 つ前記第２バイアストランジスタの制御電極が、前記検出トランジスタの主電流 チャネルと前記スイッチング素子の制御入力端子との接続点に結合されるように する。従って、バックゲートバイアスは通常状態においては電源電位に維持され 、過電圧状態においては電源電位から減結合され、追加の検出回路は不要である 。 本発明による回路の他の好適例では、制御回路の出力端子を論理処理回路の入 力端子に結合させる。従って、本発明による回路は、通常状態及び過電圧状態の 双方において、電源電圧範囲内からの電位によって論理処理回路を制御する。 以下本発明を図面を参照して実施例につき説明するに、本発明はこの例のみに 限定されるものではない。 図面は本発明による回路を示す。この回路はバス導線１と、バス‐ホールド回 路３と、他の回路構成要素５とを具えている。バス‐ホールド回路３及び他の回 路構成要素５はバス導線１に接続されている。論理処理回路６の入力端子はバス ‐ホールド回路３の出力端子４に結合されている。論理処理回路は、例えば他の バス導線（図示せず）を駆動するバッファ増幅器又は組合わせ論理回路とする。 バス導線１はバス‐ホールド回路３における第１インバータ１２の入力端子に 結合される。第１インバータ１２の出力端子はＮＭＯＳ接合トランジスタ１４の チャネルを経てＰＭＯＳ出力トランジスタ１６のゲートに結合される。ＰＭＯＳ 出力トランジスタ１６のチャネルはバス‐ホールド回路３の電源端子Ｖ_ddをバス 導線１に接続する。ＰＭＯＳ出力トランジスタ１６のゲートはＰＭＯＳ整合トラ ンジスタ１８のチャネルを経てバス導線１に結合される。整合トランジスタ１８ のゲートは電源端子Ｖ_ddに結合される。バス導線１はＮＭＯＳ出力トランジスタ ２０のチャネルを経て他の電源端子Ｖ_ssにも接続される。ＮＭＯＳ出力トランジ スタ２０のゲートは第１インバータ１２の出力端子に接続される。ＰＭＯＳ接合 トランジスタ３０のチャネルはＮＭＯＳ接合トランジスタ１４のチャネルに並列 に接続される。ＰＭＯＳ接合トランジスタ３０のゲートはバス導線１に結合され る。 バス‐ホールド回路３はＮＭＯＳ１４のゲートに対する過電圧検出回路２１も 具えている。この過電圧検出回路２１はバス導線１に結合される入力端子を有す る。この入力端子はＰＭＯＳ検出トランジスタ２２を経て第２インバータ２４の 入力端子に結合される。ＰＭＯＳ検出トランジスタ２２のゲートは電源端子Ｖ_dd に結合される。第２インバータ２４の出力端子はＮＭＯＳ接合トランジスタ１４ のゲートに結合される。 過電圧検出回路２１はＮＭＯＳ負荷トランジスタ２６も具えており、このトラ ンジスタのチャネルは第２インバータ２４の入力端子と他の電源端子Ｖ_ssとの間 に結合される。第２インバータ２４の出力端子はＮＭＯＳ負荷トランジスタ２６ のゲートに結合される。ＰＭＯＳプル‐アップトランジスタ２８はＮＭＯＳ負荷 トランジスタ２６のゲートと電源端子Ｖ_ddとの間に結合されるチャネルを有して いる。ＰＭＯＳプル‐アップトランジスタ２８のゲートはバス導線１に結合され ている。 バス‐ホールド回路３は逆バイアス発生回路３２，３４も具えている。逆バイ アス発生回路３２，３４は逆バイアス出力端子ＢＧを具えており、この出力端子 はバス‐ホールド回路３にあって、チャネルがバス導線１と導電接触し得るＰＭ ＯＳトランジスタ１６，１８，２２，３０，３２，３４のバックゲートに結合さ れる。逆バイアス回路３２，３４は、チャネルが電源端子Ｖ_ddと逆バイアス出力 端子ＢＧとの間に結合されるＰＭＯＳトランジスタ３２を具えている。このＰＭ ＯＳトランジスタ３２のゲートは第２インバータ２４の出力端子に結合される。 逆バイアス回路３２，３４は、チャネルがバス導線１と逆バイアス出力端子ＢＧ との間に結合されるＰＭＯＳトランジスタ３４も具えている。このＰＭＯＳトラ ンジスタ３４のゲートは第１電源端子に結合される。 バス‐ホールド回路の動作はバス導線１におけるバス電位に依存する。通常の 状態におけるバス電位は電源端子Ｖ_ddの電位（例えば３.３Ｖ）と、他の電源端 子Ｖ_ssの電位（例えば０Ｖ）との間の電位にある。過電圧状態ではバス電位が電 源端子Ｖ_ddの電位よりも高くなる。過電圧状態は、例えば回路構成要素５が高電 位Ｖ_dd＋（例えば５Ｖ）で附勢され、且つこの回路構成要素５がバス電位を制御 する場合に生じたりする。 バス‐ホールド回路は論理処理回路６の入力を駆動させる働きをする。論理処 理回路６はインバータ１２から入力信号を受信し、この入力信号は通常状態にお けるバス‐ホールド回路３の電源電位の範囲内値を有する。この入力信号は過電 圧状態では論理低レベルとなる。 バス‐ホールド回路３は通常の状態ではラッチとして作動する。ＰＭＯＳ出力 トランジスタ１６はＮＭＯＳ出力トランジスタ２０と相俟って第１インバータ１ ２に逆並列のインバータ、つまり、出力及び入力端子が第１インバータ１２の入 力及び出力端子にそれぞれ接続されるインバータを構成する。従って、論理処理 回路６は、バス導線１がもはや他の回路構成要素によって制御されなくなっても 、バス‐ホールド回路３によって保持される入力信号を受信する。バスの電位は バス‐ホールド回路３によっても保持される。バス‐ホールド回路３の駆動電力 は、バス‐ホールド回路３によって保持されるけれども、他の回路構成要素がバ ス電位を切り替えることができるほどに小さい。バス‐ホールド回路３は論理処 理回路６がなくてもバス電位を保持するのに用いることもできることは明らかで ある。 過電圧状態ではＰＭＯＳ出力トランジスタ１６のゲート制御電位がバス電位に よって引き上げられる。過電圧検出回路２１はバス電位に基づいてその過電圧状 態の発生を検出して、整合トランジスタ１４を阻止する。 ＰＭＯＳ整合トランジスタ１８は、過電圧状態にて出力トランジスタ１６のゲ ート制御電位をバス電位に従って引き上げる働きをする。ＰＭＯＳ整合トランジ スタ１８のチャネルは、バス電位が電源電位Ｖ_ddを或るしきい値電圧以上に越え る場合に導通し、従って制御電位を引き上げる。 ＰＭＯＳ検出トランジスタ２２は過電圧状態において過電圧検出回路２１を作 動させる働きをする。ＰＭＯＳ検出トランジスタ２２のチャネルもバス電位が電 源電位Ｖ_ddを或るしきい値電圧以上に越える場合に導通する。従ってＰＭＯＳ検 出トランジスタ２２は過電圧状態において第２インバータ２４の入力端子の電位 を引き上げる。この場合、第２インバータ２４はその出力端子の電位、つまりＮ ＭＯＳ接合トランジスタ１４のゲート電位を論理低レベルにする。従って、ＮＭ ＯＳ接合トランジスタ１４は、第１インバータ１２の出力の論理レベル（これは 電位Ｖ_ddとＶ_ssとの間の範囲内にある）に無関係にターン・オフされるようにな る。これと同じ効果は、ＰＭＯＳ検出トランジスタ２２をバス導線１の代わりに ＰＭＯＳ出力トランジスタ１６の制御電極に接続する場合にも達成される。 このように、過電圧検出回路２１はインタフェース段の電源端子における電位 Ｖ_ddよりも高い電源電位を必要としない。従って、過電圧状態におけるバス電位 を制御する回路構成要素５の電源電位レベルの電源電位を用いる必要もない。 ＰＭＯＳ接合トランジスタ３０は、バス電位が高くなり、従って過電圧状態と なる場合にターン・オフされる。回路は原則としてＰＭＯＳ接合トランジスタ３ ０がなくても作動し得るが、通常の状態においてＰＭＯＳ接合トランジスタ３０ は出力トランジスタ１６のゲート電位を引き上げるのに役立つ。 ＮＭＯＳ負荷トランジスタ２６は通常の状態ではターン・オンして、第２イン バータ２４の入力を低レベルに維持する。過電圧状態では、ＮＭＯＳ負荷トラン ジスタ２６は第２インバータ２４によってターン・オフされるため、このトラン ジスタはバス導線１への負荷を構成しなくなる。通常状態から過電圧状態へスム ースに移行させるために、ＭＯＳ検出トランジスタ２２はＮＭＯＳ負荷トランジ スタ２６よりも遙に大きくする（Ｗ／Ｌ比を大きくする）のが望ましい。この場 合、過電圧状態においてＰＭＯＳ検出トランジスタ２２は第２インバータ２４の 入力端子の電位を常に優先的に制御するようになる。 ＰＭＯＳプル‐アップトランジスタ２８は、過電圧状態から通常状態における 論理低レベルのバス電位への移行時にＮＭＯＳ負荷トランジスタ２６がターン・ オンされるようにする。これにより、ＮＭＯＳ負荷トランジスタ２６は、この場 合に第２インバータ２４の入力電位を引き下げる。 逆バイアス発生回路３２，３４は、チャネルがバス導線１に導電的に接続され 得るそれぞれのＰＭＯＳトランジスタの逆バイアス電位が常に電源電位及びバス 電位のうちの高い方の電位となるようにする。通常状態においては、チャネルが 電源端子Ｖ_ddと逆バイアス出力端子ＢＧとの間に位置するＰＭＯＳトランジスタ ３２がターン・オンする。このトランジスタのチャネルは過電圧状態においては 、過電圧状態を検出する過電圧検出回路２１によってターン・オフする。チャネ ルがバス導線１と逆バイアス出力端子ＢＧとの間に位置するＰＭＯＳトランジス タ３４は、過電圧状態において、バス電位が電源端子Ｖ_ddの電位を或るしきい値 以上越える場合にターン・オンし、このトランジスタのチャネルは通常状態では ターン・オフしている。

Claims (1)

1. 【特許請求の範囲】 １．バス導線及び該バス導線に接続したインタフェース段を具えている回路であ って、過電圧状態における該回路がバス導線の電位を前記インタフェース段の電 源電圧範囲以外のバス電位にすることができ、前記インタフェース段が、 ‐前記バス導線と前記電源電圧範囲の一極性の電源端子との間に結合される主 電流チャネルを有している出力トランジスタと； ‐前記回路が過電圧状態にある際に、前記出力トランジスタがターン・オンさ れないように制御電極の制御電位を適合させる適合化手段と； ‐制御回路と； ‐前記制御回路の出力端子を前記出力トランジスタの制御電極に結合させるス ィッチング素子と； を具えている回路において、前記インタフェース段がバス電位に応じて過電圧 状態を検出する検出手段を具え、該検出手段が前記スイッチング素子の制御入力 端子に結合されて、前記過電圧状態の検出に応答して前記スイッチング素子をタ ーン・オフさせるようにしたことを特徴とする回路。 ２．記制御回路の入力端子が前記バス導線に結合され、前記制御回路がその入力 と出力端子との間にて論理反転移行機能を有するようにしたことを特徴とする請 求の範囲１に記載の回路。 ３．前記検出手段が前記出力トランジスタと同一極性の検出トランジスタを具え 、該検出トランジスタの制御電極が前記電源端子に結合され、前記検出トランジ スタの主電流チャネルが少なくとも過電圧状態において前記バス導線と前記スイ ッチング素子の制御入力端子との間に結合されるようにしたことを特徴とする請 求の範囲１又は２に記載の回路。 ４．前記スイッチング素子が、前記出力トランジスタの極性とは相補的な極性の 接合トランジスタを具え、該接合トランジスタの主電流通路が前記制御回路の出 力端子と前記出力トランジスタの制御電極との間に結合され、且つ前記検出トラ ンジスタが反転回路を経て前記接合トランジスタの制御電極に結合されるように したことを特徴とする請求の範囲３に記載の回路。 ５．前記インタフェース段が検出負荷トランジスタを具え、該トランジスタの主 電流チャネルが他方の電源端子と前記反転回路の入力端子との間に結合され、前 記検出負荷トランジスタの制御電極が前記反転回路の出力端子に結合されるよう にしたことを特徴とする請求の範囲４に記載の回路。 ６．前記スイッチング素子が、前記出力トランジスタの極性と同一極性の他の接 合トランジスタを具え、該トランジスタの主電流チャネルが前記接合トランジス タの主電流チャネルに並列に接続され、且つ前記他の接合トランジスタの制御電 極が前記バス導線に結合されるようにしたことを特徴とする請求の範囲５に記載 の回路。 ７．前記インタフェース回路がバックゲートバイアス回路を具え、該バイアス回 路の出力端子が出力トランジスタのバックゲートに結合され、前記バックゲート バイアス回路が第１バイアストランジスタを具え、該第１バイアストランジスタ の主電流チャネルが前記バス導線と前記バックゲートバイアス回路の出力端子と の間に結合され、且つ前記第１バイアストランジスタの制御電極が前記電源端子 に結合されるようにしたことを特徴とする請求の範囲１〜６のいずれか一項に記 載の回路。 ８．前記バックゲートバイアス回路が第２バイアストランジスタを具え、該第２ バイアストランジスタの主電流チャネルが前記電源端子と前記バックゲートバイ アス回路の出力端子との間に結合され、且つ前記第２バイアストランジスタの制 御電極が、前記検出トランジスタの主電流チャネルと前記スイッチング素子の制 御入力端子との接続点に結合されるようにしたことを特徴とする請求の範囲７に 記載の回路。 ９．前記制御回路の出力端子が論理処理回路の入力端子に結合されるようにした ことを特徴とする請求の範囲１〜８のいずれか一項に記載の回路。 10．請求の範囲１〜８のいずれか一項に記載の回路に用いるバスインタフェース 回路において、該バスインタフェース回路が、 ‐前記バス導線と前記電源電圧範囲の一極性の電源端子との間に結合される主 電流チャネルを有している出力トランジスタと； ー前記回路が過電圧状態にある際に、前記出力トランジスタがターン・オンさ れないように制御電極の制御電位を適合させる適合化手段と； ‐制御回路と； ‐前記制御回路の出力端子を前記出力トランジスタの制御電極に結合させるス イッチング素子と； を具え、前記インタフェース段がバス電位に応じて過電圧状態を検出する検出 手段を具え、該検出手段が前記スイッチング素子の制御入力端子に結合されて、 前記過電圧状態の検出に応答して前記スイッチング素子をターン・オフさせるよ うにしたことを特徴とするバスインタフェース回路。