JP2696769B2

JP2696769B2 - 信頼性を向上させるためにトンネル素子の数を減らした不揮発性シャドウ・メモリセル

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Publication number: JP2696769B2
Application number: JP19428788A
Authority: JP
Inventors: デイターオブライエンジョージ
Original assignee: エスジーエストムソンマイクロエレクトロニクスインク
Priority date: 1987-08-03
Filing date: 1988-08-03
Publication date: 1998-01-14
Anticipated expiration: 2013-01-14
Also published as: JPH01112594A; EP0302780B1; DE3885191D1; DE3885191T2; US4802124A; EP0302780A2; EP0302780A3

Description

【発明の詳細な説明】産業上の利用分野本発明は、分離用トンネル素子の数とそれに関連して
必要とされるシリコン領域が50％少なく、しかも改良さ
れたレベルシフタを回路の入出力部分に使用することの
できる不揮発性のCMOSシャドウ・メモリセルまたはNMOS
シャドウ・メモリセルに関するものである。

従来の技術一般に、不揮発性メモリセルは関連する揮発性メモリ
セルからのデータを記憶して、パワーをオフにしている
間にこのデータが消えないようにするのに用いられる。
このような不揮発性メモリセルは通常「シャドウ」セル
と呼ばれている。不揮発性メモリセルと揮発性メモリセ
ルの間の接続線は一般に双方向性である。すなわち、こ
の接続線は、不揮発性メモリセルへのデータアストア
（書き込み）操作中は入力として機能し、不揮発性メモ
リセルから揮発性メモリセルへのデータのリコール（読
み出し）操作中は出力として機能する。約10〜20Vとい
う比較的高圧の電源は、データ記憶操作中に不揮発性メ
モリセル内のファウラー−ノルドハイム（FN）形分離用
素子対の一方にトンネリングを誘起する。FN素子はトン
ネリング状態でないときには極めて大きなインピーダン
スを有するため、蓄積されている電荷はパワーをオフに
している間は回路の残りの部分と分離されている。

ロイシュナー（Leuschner）、グーターマン（Guterma
n）、プローブシュティンク（Proebsting）、ディアス
（Dias）に対して付与されたアメリカ合衆国特許第4,51
0,584号の不揮発性メモリセルの概略が従来技術として
第１図に示されている。トランジスタＱ₂₄のゲートに電
荷を蓄積させて分離するのに２つのファウラー−ノルド
ハイム（FN）形トンネル素子20、22が使用されている。
コンデンサＣ₂₆が付加されてこの分離回路が完成してい
る。コンデンサＣ₂₆はFETタイプの装置にすることがで
きる。FNトンネル素子20、22はSiO₂などからなる薄い
（100Å）誘電体層によって分離された２つの導電層を
用いて実現することが可能である。導電層の伝導帯が彎
曲するため、誘電体層に作用する電場が大きくなるにつ
れて電子はより大きな確率でこの誘電体層をトンネリン
グすることができるようになる。この挙動は、式Ｊ＝ａ・Ｅ²・ｅ^(-b/E) （ただし、Ｊは電流密度（A/cm²）、Ｅは電場の強度（V/cm²）、ａとｂは定数ｅは2.718…という値の数である）で表される。

以下に記述する回路の説明にあたって、FN素子が、ア
ノード同士を接続した一対のツェナー・ダイオードに類
似した電圧トリガ式双方向スイッチであると仮定できる
ものとする。FNトンネル素子の電位の絶対値がファウラ
ー−ノルドハイム電圧よりも小さい場合にはこの素子は
遮断され、この電位がファウラー−ノルドハイム電圧を
越えるとこの素子はインピーダンスが極めて小さくなっ
て導通する。

第１図のメモリセルの利点は、ノードＤ、を介して
揮発性記憶素子（図示せず）に容易に接続でき、しかも
この接続によってこの揮発性記憶素子の正常動作が妨げ
られないことである。従って、高速演算と不揮発性の両
方を実際に実現することができる。不揮発性データのリ
コールはノード21を介して行われる。一般に、このノー
ドは入力端子Ｄ、を備える揮発性シャドウ・メモリセ
ルに接続されている。制御用トランジスタＱ₂₄とフロー
ティングノード32がそれぞれ１つのみだと、相補的な２
つのデータ状態の間の最小電圧差を少なくとも２〜3Vに
する必要がある。というのは、センス用トランジスタＱ
₂₄が、一方のデータ状態で、揮発性素子が反対の状態の
ときにもこの揮発性素子に打ち勝つのに十分なだけ強く
オンとなっていなければならないからである。不揮発性
素子の２つの相補的データ状態の間の電圧差は、FNトン
ネル素子20、22を通過する電荷の量に直接に関係してい
る。

一方、FNトンネル素子20、22の信頼性は酸化物層での
電荷移動に直接に関係している。そこで、信頼性を最大
にするためにはトンネリングによる電荷移動を最小にす
ることが望ましい。さらに、信頼性は酸化物層内の電場
／電流密度にも大きく依存する。従って、別の問題は酸
化物層内の電流密度を最小にすることである。

このような条件を満足させる目的で、モステック社が
市販している部品番号MK4701の素子の一部をなす第２図
に示した回路が完成したと考えられている。なお、この
回路はこの素子内で参照用セルとして用いられる。第１
図と第２図を比較することにより、第１図のメモリセル
の大部分が第２図の２つの場所に現れていることがわか
る（第２図のそれぞれの半モジュールでは同じ数値の参
照番号が用いられており、下添字ＡとＢは両方の半モジ
ュールのいずれの側で利用されているかを表す）。両方
の半モジュールは、先の場合と同様にノードＤとを介
して揮発性記憶素子（今度も図示せず）に相補的に接続
されている。大きな違いは、第２図の回路においてはノ
ードＤとのいずれもが入力ノードならびに出力ノード
として機能することである。第２図の回路は相補的であ
り、しかもメモリセルが対称であるため、第１図の回路
の場合とは異なり、ノード32Aと32Bに同時に記憶される
２つのデータ状態の電圧差を大きくする必要がない。従
って、トンネル電流を小さくしてFNトンネル素子20A、2
2A、20B、22Bの信頼性を向上させることができる。

発明が解決しようとする課題しかし、第１図と第２図の従来の回路ではメモリセル
ごとに２つのトンネル素子（第１図の場合）または４つ
のトンネル素子（第２図の場合）が用いられている。こ
のようなメモリセルの歩留りと信頼性は各メモリセルに
使用されるトンネル素子の数と密接に関係しているた
め、メモリセル１つごとのトンネル素子の数を減らすこ
とが望ましい。

第１図と第２図の回路では、FNトンネル素子20、22は
高圧電源とグラウンドの間に直列経路を常に形成する。
これは、電源の高電圧がトンネル素子のファウラー−ノ
ルドハイム電圧の２倍を決して越えないようにする必要
があることを意味する。というのは、この条件が満たさ
れない場合には両方の素子が導通し、大きな電流が高電
圧のノードからグラウンド側のノードに流れる可能性が
あるからである。このように大きな電流が流れるとFNト
ンネル素子の信頼性に大きな影響が及ぶ。FNトンネル素
子対の一方が破壊されると回路が機能しなくなるのは明
らかである。

従来の回路では、電流は所定のFNトンネル素子を通っ
て常に同じ方向に流れる。この結果、従来からファウラ
ー−ノルドハイム電圧の「ウォークアウト（walkou
t）」としてよく知られている現象が発生する。これ
は、薄いトンネリング媒体が破損して素子が破壊する前
兆であることがわかっている。

課題を解決するための手段以下に説明する本発明では、それぞれが等価な上記の
従来のメモリセルに半分の数のトンネル素子を用いる。
これは半数のトンネル素子を用いる必要のある改良され
た回路により実現するが、その場合、１つのトンネル素
子が従来の回路のこのようなトンネル素子２つ分の機能
を実行するようなトンネル素子を使用する。さらに、使
用するトンネル素子を双方向に交互に導通させて、ファ
ウラー−ノルドハイム電圧の「ウォークアウト」の問題
が著しく小さくなるようにする。この問題が小さくなる
と、本発明の製品の歩留りと信頼性がともに向上すると
いう二重の利点が現れる。

以下の説明からわかるように、本発明では改良された
レベルシフト回路も使用する。この改良された回路は、
Ｐ型ウェルCMOSとＮ型ウェルCMOSのいずれを用いても実
現することができる。いずれの場合にも従来よりも効果
があることが確認されている。

従って、本発明は、不揮発性メモリセル１つごとのト
ンネル素子の数を半分に減らすことによって不揮発性シ
ャドウ・メモリセルの信頼性と有効寿命を向上させるこ
とを目的とする。

本発明の別の目的は、本発明のトンネル素子を双方向
モードで用いることによりファウラー−ノルドハイム電
圧の「ウォークアウト」の問題を小さくすることであ
る。

本発明のさらに別の目的は、トンネル素子のゲートを
容量的に昇圧する操作が必要ない改良された不揮発性シ
ャドウ・メモリセル用スタティック・レベルシフト回路
を提供することである。

本発明のさらに別の目的は、高電圧電源が長時間かか
って失われた電荷を元に戻すことのできる改良された不
揮発性シャドウ・メモリセル用スタティックレベルシフ
ト回路を提供することである。

本発明のさらに別の目的は、サイズがより小さく、従
ってメモリセル内で必要とされるシリコン領域がより狭
い改良された不揮発性シャドウ・メモリセル用スタティ
ック・レベルシフト回路を提供することである。

これらの利点ならびにこれ以外の利点は、添付の図面
を参照した以下の詳細な説明によりさらによく理解でき
よう。

（本明細書では同じ数値の参照番号は常に本発明にお
ける同様な素子を表すことを指摘しておく。参照番号に
アルファベットの添字が添えられている素子は、常に、
添字がない素子と同じ機能を実行する素子であることを
意味する。参照番号が同じで２つの異なったアルファベ
ットの添字が用いられている場合には、常に、指定され
ている２つの素子が２つの場所で同じ１つの機能を実行
するのに用いられていることを意味する。）実施例第３図の回路は、第１図のレベルシフト回路40の代わ
りに改良されたレベルシフト回路41を用いた場合を示し
ている。

レベルシフト回路41は、ゲートが入力端子に接続さ
れたFET Q₄₄を含んでいる。FET Q₄₄のソース電極はグラ
ウンドに接続されており、ドレイン電極はＰチャネルFE
T Q₄₆のソース電極とＰチャネルFET Q₅₀のゲート電極に
接続されている。FET Q₄₆のドレイン電極とFET Q₅₀のド
レイン電極は高圧電源HVに接続されている。FET Q₄₆の
ゲート電極は、FET Q₄₈のドレイン電極と、FET Q₅₂のド
レイン電極と、ＰチャネルFET Q₅₀のソース電極に接続
されている（共通な接続部はノード54である）。ノード
54はコンデンサＣ₂₆の左側に接続されている。FET Q₄₈
のゲート電極は入力端子Ｄに接続されている。FET Q₄₈
のソース電極はグラウンドに接続されている。FET Q₅₂
のゲート電極はリコール端子RECALL60に接続されてい
る。FET Q₅₂のソース電極はグラウンドに接続されてい
る。

FET Q₄₆とＱ₅₀は、それぞれのソース電極から他方のF
ETのゲート電極へのフィードバックされるラッチ回路を
なしている。

ノード32への充電電流またはノード32からの放電電流
が中を流れる２つのFNトンネル素子20、22がこの改良さ
れた回路に残されていることに注意されたい。ノード32
はもちろん制御用トランジスタＱ₂₄のフローティングゲ
ートに接続されている。

レベルシフト回路41は、第３図の改良された回路の不
揮発性メモリセル内で必要とされるプログラム電圧HVを
切り換える機能を有する。（端子Ｄ、に接続さえては
いるが、図示はしていない）揮発性素子の状態が端子Ｄ
ではハイレベルであり端子ではロウレベルであるとす
ると、ノード54はＮチャネルFET Q₄₈によってロウレベ
ルに保たれる（ゲートがロウレベルである）Ｐチャネル
FET Q₄₆はするとFET Q₅₀のゲートを電源HVに接続し、こ
のFET Q₅₀はオフになる。カップリング用コンデンサＣ
₂₆の容量はノード32の容量よりもかなり大きいため、ノ
ード32は、FNトンネル素子20、22の一方が導通するまで
ノド54の電圧変化に素早く追従する。FNトンネル素子20
の電位がファウラー−ノルドハイム電圧に達すると、電
子がノード32から電源HVに向かってトンネリングし、そ
の結果コンデンサＣ₂₆に最終的に正の電荷が蓄積する。

リコール操作の間、ノード54はFET Q₅₂を介してグラ
ウンドに接続される。このときコンデンサＣ₂₆の端子で
あるノード32は正に充電されているため、FET Q₂₄は導
通状態、すなわちオンである。

これとは逆に端子Ｄ、がそれぞれロウレベル、ハイ
レベルであるときには、ノード54は、ＰチャネルFET Q
₅₀を介して電源HVのハイレベルにされている。このFET
Q₅₀のゲートは、FET Q₄₄によってロウレベルに維持され
ている。この場合も、ノード32はノード54の電圧変化に
素早く追従し、十分に大きな電圧がFNトンネル素子22に
現れて電子がグラウンドからノード32にトンネリングす
る。すると、ノード32が効率よくファウラー−ノルドハ
イム電圧に達するのに対し、コンデンサＣ₂₆のノード54
側の端子の電圧は上昇し続ける。この結果、ノード32に
負の電荷が蓄積し、FET Q₂₄は遮断状態、すなわちオフ
になる。従って制御用トランジスタＱ₂₄は、導通状態
（ノード32が最終的に正電荷の状態）と遮断状態（ノー
ド32が最終的に負電荷の状態）の２つの状態を有する。

第３図のメモリセルに記憶されたデータはノード21を
介して検出される。ノード21は、入力端子Ｄ、に信号
を供給するのと同じ揮発性記憶素子に接続することがで
きる。不揮発性データを検出する操作は、リコール端子
60を介してFET Q₅₈のゲートに高電圧を印加することに
よって開始する。制御用トランジスタＱ₂₄が導通状態だ
と電流はグラウンド側のノードに向かって流れ、この制
御用トランジスタＱ₂₄が遮断状態だと電流は流れない。
従って、第３図の回路は第１図の従来の回路と同様にし
て不揮発性メモリセルに作用する。

第３図に例として示したようなレベルシフト技術を利
用することの利点は多数ある。回路の動作が十分にスタ
ティックになり、すなわちFET Q₅₀のゲートが容量的に
昇圧をされず、この回路が直流結合される。第１図に示
した従来の回路では、長期間にわたってノード62の電圧
が高電圧ノードHVとともに上昇することが期待されるた
め、トランジスタＱ₂₈とＱ₃₀の閾値電圧以下でのリーク
とノード62の接合リークが問題である。さらに、第１図
のコンデンサＣ₃₈は、高電圧をトランジスタＱ₃₄のゲー
トに効果的にカップリングさせるために比較的大きなサ
イズの素子となっている。

レベルシフト回路41はこれら問題点をすべて解決す
る。この回路を用いると、高電圧ノードHVが、リークに
よってノード54から失われる電荷を元に戻すことができ
る。また、カップリング用コンデンサＣ₃₈に相当する素
子がないため、第３図の４つのFETに必要とされるシリ
コン領域が狭くなる。

トランジスタＱ₅₂は、揮発性記憶素子によるデータリ
コールの間に不揮発性データを正確に検出するのに必要
とされることがあるオプションの素子である。フローテ
ィングゲート・ノード32の電位は、カップリング用コン
デンサＣ₂₆に蓄積されたFN誘起電荷に起因するコンデン
サＣ₂₆の両端間の電圧差として簡単に定義される。トラ
ンジスタＱ₂₄のゲートの電位を規定するにはカップリン
グ用コンデンサＣ₂₆の反対側のノード54の電位をまず最
初に規定する必要がある。不揮発性記憶素子を利用する
にあたってメモリセルにパワーを最初に投入するときに
不揮発性データをリコールして揮発性記憶素子に記憶さ
せる必要があるのであれば、ノード54の電圧をトランジ
スタＱ₅₂を介して端子Ｄ、のように規定せねばなら
ず、一方、ノードHVはパワー投入の際には最初はロウレ
ベルであろう。この条件でなければノード54の電位が決
まらないままになる。

第４図は、第３図で説明した原理を第２図の従来の差
動回路に適用した場合の図である。第４図の回路にはレ
ベルシフト技術の利点が多数現れている。というのは、
２組のトンネル素子20A、20B、22A、22Bがあるにもかか
わらず、レベルシフト回路を含む４つの素子を使用する
必要があるだけだからである。さらに、４つの素子、す
なわちトランジスタ65A、64BとコンデンサＣ_38A、Ｃ_38B
はもはや必要でないために除去されている。

第５図は、第３図の回路を改良した本発明のさらに別
の改良例の回路図である。レベルシフト回路66が第３図
に示したものと回路に付加されており、図示のように、
その入力端子がに、電力供給端子がHVに、そして出力
端子がFNトンネル素子20に接続されている。この回路は
さらに、FNトンネル素子22がないという点で第１図と第
３図の回路とは異なっている。FNトンネル素子20の上端
はもはや高電圧ノードHVに直接には接続されておらず、
レベルシフト回路66の出力に接続されている。

第２のレベルシフト回路68は、入力端子がＤに接続さ
れ、出力端子がノード54に接続され、電力供給端子がHV
に接続されている。このレベルシフト回路68はノード54
でコンデンサＣ₂₆の左端に接続されているため、第３図
と第3A図のレベルシフト回路41の代わりであると言え
る。

ノード32の電荷を最終的に正にするためには、入力端
子Ｄとが上で説明した例と同じようにそれぞれハイレ
ベルとロウレベルになっていなくてはならない。高電圧
HVはレベルシフト回路66の出力に現れ、電子のトンネリ
ングが先のようにFNトンネル素子20で起こる。ノード32
に最終的に負である電荷を蓄積させるためには、入力端
子Ｄとを先のように互いに反対の状態にする。すると
高電圧がレベルシフト回路68を介してノード54に現れ、
ノード54と強くカップリングしているノード32は、ノー
ドHVとノード54の電圧が大きくなると電圧が上昇する。
レベルシフト回路66は入力がハイレベルであるとFNトン
ネル素子20の上端をグラウンド電位に維持する。従っ
て、電子が同じFNトンネル素子20内を通過してノード32
に入る。第３図のFNトンネル素子22はもはや必要がない
ので除去されている。トランジスタＱ₂₄のフローティン
グゲートの充電と放電はFNトンネル素子20を介して両方
向に充電電流と放電電流を流すことにより実現されるの
で、この回路での「ウォークアウト」効果が著しく小さ
くなる。

第６図は、第５図の本発明の実施例を第２図と第４図
の差動回路に適用した場合の回路図である。素子の数が
この場合も減っている。というのは、レベルシフト回路
68A、68Bの機能が二重であるためにレベルシフト回路66
と同様な回路が必要なく、第２図と第４図に示したFNト
ンネル素子22A、22Bの半分が除去されているからであ
る。

第７図と第８図は、それぞれ、Ｐ型ウェルCMOS技術に
より実現した第５図と第６図の回路である。同じ参照番
号に対して第７図では添字「Ｃ」が付加され、第８図で
は添字「Ｄ」、「Ｅ」が付加されている。

第９図と第10図は、それぞれ、Ｎチャネル素子を用い
てNMOS技術により実現した第５図と第６図の回路であ
る。この場合、Ｐチャネルの素子は使用されていない。
この回路を実現するのにコンデンサＣ₇₀、Ｃ₇₂が付加さ
れている。上記の例と同じ参照番号が用いられている
が、第９図では添字「Ｆ」が、第10図では添字「Ｇ」、
「Ｈ」が付加されている。

第11図と第12図は、それぞれ、ＮウェルCMOS技術によ
り実現した第５図と第６図の回路である。第４図、第５
図、第６図と同じ参照番号の素子と同じ機能を実行する
回路素子を表すのに同じ参照番号を用いているが、第11
図では添字「Ｋ」が、第12図では添字「Ｌ」、「Ｍ」が
付加されている。

第13図は、第１図の従来の回路の１つのメモリセルに
ＮウェルCMOS技術を適用した本発明の実施例の詳細な回
路図である。この回路では、本明細書において上記の様
々な図面を利用して説明した素子と同じ参照番号の素子
が同じ機能を実行する。

第14図は、第13図に示した本発明の実施例を第２図の
差動セルの適用した場合の詳細な回路図である。添字
「Ａ」、「Ｂ」は、この変形例の回路に必要とされる２
つの同等な素子を区別するのに用いられる。

第15図は、第13図に示した本発明の実施例をＰウェル
CMOS技術で実現した別の例の詳細な回路図である。この
場合にも、第13図の素子と同様の機能を実行する素子に
は同じ参照番号が付与されている。

第16図は、第14図に示した本発明の実施例をＰウェル
CMOS技術で実現した別の例の詳細な回路図である。第14
図の素子と同様の機能を実行する素子には同じ参照番号
が付与されている。

発明の効果第７図〜第12図に示した回路には第１図と第２図の従
来の回路よりも優れた点がいくつかある。本発明の十分
に改良させた回路には、高電圧ノードHVからグラウンド
までに２つのFNトンネル素子20、22を経由した直列な経
路がない。コンデンサは本発明の改良された回路に１つ
のみ使用されるFNトンネル素子と常に直列になっている
ため、第１図と第２図の従来の回路の場合に存在する高
電圧の値の選択に関する設計上の制約がなくなる。

使用するFNトンネル素子の数が半分になるために集積
回路の歩留りが大きく向上する。使用可能な薄いトンネ
ル素子の歩留りは不揮発性記憶素子の製造における非常
に重要な点の１つである。

セルモジュール１つごとにFNトンネル素子が１つのみ
使用されるように十分に改良された本発明の回路では、
電流が充電期間と放電期間で逆向きになり、ファウラー
−ノルドハイム電圧の「ウォークアウト」の問題が小さ
くなる。

第８図、第10図、第12図に図示した差動メモリセルの
場合には、FNトンネル素子が１つ破損してもメモリセル
が動作し続けるという別の利点がある。レベルシフト回
路を使用し、しかも本明細書で説明した相互接続技術を
用いているため、２つのFNトンネル素子のプログラミン
グは独立になされる。一方のFNトンネル素子が破損して
も（破損した素子の分岐路の抵抗が比較的低くなること
でわかる）生き残った素子の動作は影響を受けない。し
かし、差動動作の利点は失われ、回路はすると第５図の
単一の回路のような挙動を示すようになることに注意さ
れたい。従って、動作マージンが狭くなる。

本発明をここでは好ましい実施例を参照して説明した
が、当業者であれば本発明の精神や特許請求の範囲に記
載の本発明の範囲を逸脱することなく、ここに説明した
本発明の原理に基づいて本発明に様々な変更や変形を施
すことができよう。従って、特許請求の範囲は、上で説
明した本発明の範囲に含まれる可能性のあるそのような
あらゆる等価な変形例をカバーしようとするものであ
る。

【図面の簡単な説明】

第１図は、アメリカ合衆国特許第4,510,584号に記載さ
れた従来の回路の回路図である。第２図は、モステック社の従来からある部品番号MK4701
の素子の一部分の回路図である。第３図は、第１図の従来の回路に改良したレベルシフト
回路41を組み込んだ回路の回路図である。第3A図は、LS（レベルシフト回路）と表示されるレベル
シフト機構を備える第３図の回路の回路図をブロックダ
イヤグラムで表した図である。第４図は、第２図の回路にレベルシフト機構を備え付け
た回路図をブロックダイヤグラムで表した図である。第５図は、本発明をＮウェルCMOS技術で実現して第１図
の回路と同じような単一のメモリセルに適用した場合の
回路図であり、レベルシフト回路が１つだけ存在してい
るFNトンネル素子とともにブロックダイヤグラムで表さ
れている。第６図は本発明の差動セルの実施例の回路図であり、
この場合、差動回路のそれぞれの側に１つのFNトンネル
素子が使用され、レベルシフト回路は全体がブロックダ
イヤグラムで表されている。第７図は、第５図の単一のメモリセルをＰウェルCMOS技
術で実現した別の実施例の詳細な回路図である。第８図は、第６図の回路をＰウェルCMOS技術で実現した
実施例の詳細な回路図である。第９図は、第５図の回路をNMOS技術で実現した実施例の
詳細な回路図である。第10図は、第６図の回路をNMOS技術で実現した実施例の
詳細な回路図である。第11図は、第５図の回路をＮウェルCMOS技術で実現した
実施例の詳細な回路図である。第12図は、第６図の回路をＮウェルCMOS技術で実現した
実施例の詳細な回路図である。第13図は、第１図の従来の回路の単一のメモリセルにＮ
ウェルCMOS技術を適用した本発明の実施例の詳細な回路
図である。第14図は、第13図に示した本発明の実施例を第２図の差
動セルに適用した場合の詳細な回路図である。第15図は、第13図の本発明の実施例をＰウェルCMOS技術
で実現した別の例の詳細な回路図である。第16図は、第14図の本発明の実施例をＰウェルCMOS技術
で実現した別の例の詳細な回路図である。（主な参照番号） 20・22……ファウラー−ノルドハイム（FN）トンネル素
子、21、32、54……ノード、40、41、66、68……レベル
シフト回路、60……リコール端子、Ｃ……コンデンサ、
Ｄ、……入力端子、HV……電源、Ｑ……トランジスタ

フロントページの続き (56)参考文献特開昭62−97199（ＪＰ，Ａ) 特開昭54−150955（ＪＰ，Ａ) 特開昭60−83374（ＪＰ，Ａ) 特開昭60−185298（ＪＰ，Ａ) 特開昭61−61294（ＪＰ，Ａ) 特開昭61−284896（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】少なくとも１つの不揮発性記憶素子
（Ｑ₂₄）、この不揮発性記憶素子の状態を制御するために該不揮発
性記憶素子に接続される分離素子（20）、並びに、メモリの入力端子（D,）に供給される論理データ信号
のレベルをシフトすると共にこのレベルシフトされた信
号を該分離素子に供給するためのレベルシフト手段（4
2）を具備する不揮発性シャドウ・メモリセルにおいて、一対の相補的な論理データ信号を受けるための一対の入
力端子（D,）を具備し、前記レベルシフト手段は第１及び第２のレベルシフト回
路（66,68;68A,68B）を備え、各レベルシフト回路は、
論理データ信号をそれぞれ受信するための入力端子（D,
）、及び、出力端子を有し、前記不揮発性記憶素子には、トンネル効果素子（20）か
ら成る単一の分離素子が組み合わされ、このトンネル効
果素子は、第１のレベルシフト回路の出力端子と前記不
揮発性記憶素子（Ｑ₂₄）の制御電極との間に接続され、
第２のレベルシフト回路の出力端子は、コンデンサ（Ｃ
₂₆）を介して前記不揮発性記憶素子の制御電極に接続さ
れ、該トンネル効果素子が論理データ信号（D,）の状
態に応じて前記不揮発性記憶素子の充電電流及び放電電
流の双方を提供するように回路配置がなされていることを特徴とする不揮発性シャドウ・メモリセル。
【請求項２】単一のトンネル効果素子（20A,20B）にそ
れぞれ組み合わされる第１及び第２の不揮発性記憶素子
（Ｑ_24A,Q_24B）を具備し、このトンネル効果素子は、組み合わされる不揮発性記憶
素子の充電電流及び放電電流の双方を提供するように接
続されることを特徴とする請求項１に記載の不揮発性シャドウ・
メモリセル。
【請求項３】各トンネル効果素子はファウラー−ノルド
ハイム・トンネル素子から成ることを特徴とする請求項
１又は２に記載の不揮発性シャドウ・メモリセル。
【請求項４】前記レベルシフト手段は、第１及び第２の入力駆動端子を有するラッチ回路（Ｑ
_46C,Q_50C;Q_50D,Q_50E;Q_46K,Q_50K;Q_50L,Q_50M）であって、
各入力駆動端子が、前記出力端子（54C;54D;54E;54K;54
L;54M）をも兼ねるラッチ回路、ゲート電極が一方の論理データ信号（）を受信するよ
うに接続される第１の駆動トランジスタ（Ｑ_44C;Q_48E;Q
_44K;Q_48M）、及び、ゲート電極が他方の論理データ信号（Ｄ）を受信するよ
うに接続される第２の駆動トランジスタ（Ｑ_48C;Q_48D;Q
_48K;Q_48L）を備え、両論理データ信号は互いに相補的であり、第１の駆動トランジスタ（Ｑ_44C;Q_48E;Q_44K;Q_48M）は、
第１電極が前記ラッチ回路（Ｑ_46C,Q_50C;Q_50D,Q_50E;Q
_46K,Q_50K;Q_50L,Q_50M）の第１の入力駆動端子に接続され
ると共に第２電極が基準電圧に接続され、第２の駆動トランジスタ（Ｑ_48C;Q_48D;Q_48K;Q_48L）は、
第１電極が前記ラッチ回路（Ｑ_46C,Q_50C;Q_50D,Q_50E;Q
_46K,Q_50K;Q_50L,Q_50M）の第２の入力駆動端子に接続され
ると共に第２電極が該基準電圧に接続されることを特徴とする請求項１に記載の不揮発性シャドウ・
メモリセル。
【請求項５】前記基準電圧はアース電位であることを特
徴とする請求項４に記載の不揮発性シャドウ・メモリセ
ル。
【請求項６】前記基準電圧は電源電圧であることを特徴
とする請求項４に記載の不揮発性シャドウ・メモリセ
ル。