JPH01317022A - 電源切り換え回路 - Google Patents
電源切り換え回路Info
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- JPH01317022A JPH01317022A JP63149156A JP14915688A JPH01317022A JP H01317022 A JPH01317022 A JP H01317022A JP 63149156 A JP63149156 A JP 63149156A JP 14915688 A JP14915688 A JP 14915688A JP H01317022 A JPH01317022 A JP H01317022A
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- 230000003071 parasitic effect Effects 0.000 abstract description 8
- 238000009792 diffusion process Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
- H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は、ＣＭＯＳに関し、より詳細には、電源切り
換え回路に関する。
換え回路に関する。
（従来の技術）
ＥＦＲＯＭなどを使用するＬＳＩでは、書き込みモード
時に書き込み用として、電源電位（Ｖ 、、）より高い
電位を印加する必要があり、この基準電位と、その基準
電位より高い電位を電源として使用し、切り換えなくて
はならない。
時に書き込み用として、電源電位（Ｖ 、、）より高い
電位を印加する必要があり、この基準電位と、その基準
電位より高い電位を電源として使用し、切り換えなくて
はならない。
従来、上記の様に電源を切り換える回路として、例えば
、第４図に示す電源切り換え回路がある。
、第４図に示す電源切り換え回路がある。
この従来例の回路では、直列に接続された第１のｐ−チ
ャネルＭＯＳ型トランジスタＰ１および第２のｐ−チャ
ネルＭＯＳ型トランジスタＰ２を有し、第１のｐ−チャ
ネルＭＯＳ型トランジスタＰ１のソースにＩＮ２から高
電位ｖｐｐが供給へし、第２のｐ−チャネルＭＯＳ型ト
ランジスタＰ２のドレインに１０で基準電位（Ｖ 、Ｄ
）が供給されている。
ャネルＭＯＳ型トランジスタＰ１および第２のｐ−チャ
ネルＭＯＳ型トランジスタＰ２を有し、第１のｐ−チャ
ネルＭＯＳ型トランジスタＰ１のソースにＩＮ２から高
電位ｖｐｐが供給へし、第２のｐ−チャネルＭＯＳ型ト
ランジスタＰ２のドレインに１０で基準電位（Ｖ 、Ｄ
）が供給されている。
制御信号が入力される入力端子ＩＮＩは、レベルシフタ
８の入力に接続され、このレベルシフタ８を介して第１
のｐ−チャネルＭＯＳ型トランジスタＰ１のゲートが接
続され、また、入力端子ＩＮＩは、ｐ−チャネルＭＯＳ
型トランジスタＰ４およびｎ−チャネルＭＯＳ型トラン
ジスタＮ５から構成されるインバータ回路７のゲートに
接続されている。
８の入力に接続され、このレベルシフタ８を介して第１
のｐ−チャネルＭＯＳ型トランジスタＰ１のゲートが接
続され、また、入力端子ＩＮＩは、ｐ−チャネルＭＯＳ
型トランジスタＰ４およびｎ−チャネルＭＯＳ型トラン
ジスタＮ５から構成されるインバータ回路７のゲートに
接続されている。
出力端子０ＬＴＴ１は、第１のＭＯＳ型トランジスタの
ドレインと第２のＭＯＳ型トランジスタのソースとの接
続点に接続され、ｐ−チャネルＭＯＳ型トランジスタＰ
４およびｎ−チャネルＭＯＳ型トランジスタＮ５を介し
てＧＮＤＯで接地されている。また、第２のＭＯＳ型ト
ランジスタＰ２のゲートは、ｐ−チャネルＭＯＳ型トラ
ンジスタＰ４とｎ−チャネルＭＯＳ型トランジスタＮ５
との接続点に接続されている。
ドレインと第２のＭＯＳ型トランジスタのソースとの接
続点に接続され、ｐ−チャネルＭＯＳ型トランジスタＰ
４およびｎ−チャネルＭＯＳ型トランジスタＮ５を介し
てＧＮＤＯで接地されている。また、第２のＭＯＳ型ト
ランジスタＰ２のゲートは、ｐ−チャネルＭＯＳ型トラ
ンジスタＰ４とｎ−チャネルＭＯＳ型トランジスタＮ５
との接続点に接続されている。
次いで、この従来例の電源切り換え回路の動作について
説明する。
説明する。
入力端子ＩＮ２には、基準電位（Ｖ Ｄ、）より高い電
位レベルＶ で人力信号が印加される。
位レベルＶ で人力信号が印加される。
ｐ
ここで、レベルシフタ８は、入力端子ＩＮＩに′ｖＤＤ
“レベルが人力されたとき、第１のｐ−チャネルＭＯＳ
型トランジスタＰ１を完全にＯＦＦさせるために挿入さ
れているものであり、入力端子ＩＮＩに“ｖＤＤ＠ レ
ベルが入力されたとき、“Ｖ ”レベルを出力し、”Ｇ
ＮＤ”レベルが入ｐ 力されたとき、“ＧＮＤ” レベルを出力する回路であ
る。
“レベルが人力されたとき、第１のｐ−チャネルＭＯＳ
型トランジスタＰ１を完全にＯＦＦさせるために挿入さ
れているものであり、入力端子ＩＮＩに“ｖＤＤ＠ レ
ベルが入力されたとき、“Ｖ ”レベルを出力し、”Ｇ
ＮＤ”レベルが入ｐ 力されたとき、“ＧＮＤ” レベルを出力する回路であ
る。
先ず、入力端子ＩＮＩに“ＧＮＤ″レベルが人力される
と、第１のｐ−チャネルＭＯＳ型トランジスタＰ１のゲ
ートには、レベルシフタ８の出力であるＧＮＤ”レベル
が印加され、第１のｐ −チャネルＭＯＳ型トランジス
タＰ１はＯＮする。
と、第１のｐ−チャネルＭＯＳ型トランジスタＰ１のゲ
ートには、レベルシフタ８の出力であるＧＮＤ”レベル
が印加され、第１のｐ −チャネルＭＯＳ型トランジス
タＰ１はＯＮする。
従って、第１のＭＯＳ型トランジスタＰ１のドレインと
第２のＭＯＳ型トランジスタＰ２のソースとの接続点６
（ノード）は、′ｖ ＃レベルとなｐ る。
第２のＭＯＳ型トランジスタＰ２のソースとの接続点６
（ノード）は、′ｖ ＃レベルとなｐ る。
更に、入力端子ＩＮＩに接続したインバータ７のｎ−チ
ャネルＭＯＳ型トランジスタＮ５のゲートに“ＧＮＤ″
レベルが印加されるので、ｎ−チャネルＭＯＳ型トラン
ジスタＮ５はＯＦＦとなる。
ャネルＭＯＳ型トランジスタＮ５のゲートに“ＧＮＤ″
レベルが印加されるので、ｎ−チャネルＭＯＳ型トラン
ジスタＮ５はＯＦＦとなる。
また、入力端子ＩＮＩに接続したｐ−チャネルＭＯＳ型
トランジスタＰ４のゲートにも、“ＧＮＤ“レベルが印
加され、ノード６が“Ｖ ”ｐ レベルであることから、ｐ−チャネルＭＯＳ型トランジ
スタＰ４はＯＮとなる。ＯＮしたｐ−チャネルＭＯＳ型
トランジスタＰ４を介して第２のＭＯＳ型トランジスタ
Ｐ２のゲートが“Ｖ ゝしｐ ベルとなり、第２のＭＯＳ型トランジスタＰ２は完全に
ＯＦＦする。従って、出力端子０ＵＴ１から“Ｖ °レ
ベルが出力される。
トランジスタＰ４のゲートにも、“ＧＮＤ“レベルが印
加され、ノード６が“Ｖ ”ｐ レベルであることから、ｐ−チャネルＭＯＳ型トランジ
スタＰ４はＯＮとなる。ＯＮしたｐ−チャネルＭＯＳ型
トランジスタＰ４を介して第２のＭＯＳ型トランジスタ
Ｐ２のゲートが“Ｖ ゝしｐ ベルとなり、第２のＭＯＳ型トランジスタＰ２は完全に
ＯＦＦする。従って、出力端子０ＵＴ１から“Ｖ °レ
ベルが出力される。
ｐ
入力端子ＩＮＩに“■ＤＤゝレベルが入力されると、第
１のｐ−チャネルＭＯＳ型トランジスタＰｌのゲートに
は、レベルシフタ８の出力である°Ｖ ”レベルが印加
され、第１のｐ−チャネルｐ ＭＯＳ型トランジスタＰ１はＯＦＦする。また、入力端
子ＩＮＩに接続したインバータ７のｎ−チャネルＭＯＳ
型トランジスタＮ５のゲートに“ｖＤＤ”レベルが印加
されるので、ｎ−チャネルＭＯＳ型トランジスタＮ５は
ＯＮとなって、第２のｐ−チャネルＭＯＳ型トランジス
タＰ２のゲートは“ＧＮＤ”レベルとなって第２のｐ−
チャネルＭＯＳ型トランジスタＰ２はＯＮする。従って
、ノード６は“ＶＤＤ” レベルなる。また、ｐ−チャ
ネルＭＯＳ型トランジスタＰ４のゲートおよびソースが
共に“ＶＤＤ“レベルであるためにこのｐ−チャネルＭ
ＯＳ型トランジスタＰ４は０ＦＦＬ、従って、ノード６
の“ｖＤＤ′ レベルがそのまま出力端子０ＵＴ１から
出力される。
１のｐ−チャネルＭＯＳ型トランジスタＰｌのゲートに
は、レベルシフタ８の出力である°Ｖ ”レベルが印加
され、第１のｐ−チャネルｐ ＭＯＳ型トランジスタＰ１はＯＦＦする。また、入力端
子ＩＮＩに接続したインバータ７のｎ−チャネルＭＯＳ
型トランジスタＮ５のゲートに“ｖＤＤ”レベルが印加
されるので、ｎ−チャネルＭＯＳ型トランジスタＮ５は
ＯＮとなって、第２のｐ−チャネルＭＯＳ型トランジス
タＰ２のゲートは“ＧＮＤ”レベルとなって第２のｐ−
チャネルＭＯＳ型トランジスタＰ２はＯＮする。従って
、ノード６は“ＶＤＤ” レベルなる。また、ｐ−チャ
ネルＭＯＳ型トランジスタＰ４のゲートおよびソースが
共に“ＶＤＤ“レベルであるためにこのｐ−チャネルＭ
ＯＳ型トランジスタＰ４は０ＦＦＬ、従って、ノード６
の“ｖＤＤ′ レベルがそのまま出力端子０ＵＴ１から
出力される。
上記の様に、第４図に示す従来例の電源切り換え回路は
、入力端子ＩＮＩに“ＧＮＤ”レベルが入力されると、
出力端子０ＵＴＩから“Ｖ ″しｐ ベルが出力され、入力端子ＩＮＩに“ｖＤＤ” レベル
が入力されと、“ｖＤＤ″レベルが出力端子０ＵＴＩか
ら出力されるものである。
、入力端子ＩＮＩに“ＧＮＤ”レベルが入力されると、
出力端子０ＵＴＩから“Ｖ ″しｐ ベルが出力され、入力端子ＩＮＩに“ｖＤＤ” レベル
が入力されと、“ｖＤＤ″レベルが出力端子０ＵＴＩか
ら出力されるものである。
（発明が解決しようとする課題）
高電位の入力端子ＩＮ２に印加されている電位が、“Ｖ
ＤＤ” レベルと同等若しくはそれより高いレベルであ
るとき、第５図に示す様に、第１のｐ−チャネルＭＯＳ
型トランジスタＰ１のソース拡散領域（ｐ形）とＮ−ｗ
ｅｌｌとの間に存在する寄生ダイオードＤ１には順方向
バイアスが加わらないので、電流が流れない。
ＤＤ” レベルと同等若しくはそれより高いレベルであ
るとき、第５図に示す様に、第１のｐ−チャネルＭＯＳ
型トランジスタＰ１のソース拡散領域（ｐ形）とＮ−ｗ
ｅｌｌとの間に存在する寄生ダイオードＤ１には順方向
バイアスが加わらないので、電流が流れない。
しかしながら、入力端子ＩＮ２から印加された電位が、
“ｖＤＤ”レベルより低いとき、第１のｐ−チャネルＭ
ＯＳ型トランジスタＰ１がＯＦＦしている場合であるに
も拘らず、寄生ダイオードＤ１には順方向バイアスが加
わって導通して、第１および第２のｐ−チャネルＭＯＳ
型トランジスタＰ１およびＰ２を介するｖＤＤとＩＮ２
との間に電流経路ができてしまい、出力端子０ＵＴ１か
らの出力レベルが低下する。
“ｖＤＤ”レベルより低いとき、第１のｐ−チャネルＭ
ＯＳ型トランジスタＰ１がＯＦＦしている場合であるに
も拘らず、寄生ダイオードＤ１には順方向バイアスが加
わって導通して、第１および第２のｐ−チャネルＭＯＳ
型トランジスタＰ１およびＰ２を介するｖＤＤとＩＮ２
との間に電流経路ができてしまい、出力端子０ＵＴ１か
らの出力レベルが低下する。
入力端子ＩＮ２から印加された電位が、“Ｖ９．。
レベルより低いとき、上記の不都合があるために、高電
位入力信号は他の入力信号と端子ＩＮ２を兼用すること
ができず、各々の専用端子を設けなくてはならない。
位入力信号は他の入力信号と端子ＩＮ２を兼用すること
ができず、各々の専用端子を設けなくてはならない。
この発明は上述の背景に基づきなされたものであり、こ
の発明の目的とするところは、多数の電位レベルの入力
を有するＣＭＯＳ−ＬＳ Ｉなどの半導体装置において
、入力端子を他の入力信号と兼用することができる電源
切り換え回路を提供することである。
の発明の目的とするところは、多数の電位レベルの入力
を有するＣＭＯＳ−ＬＳ Ｉなどの半導体装置において
、入力端子を他の入力信号と兼用することができる電源
切り換え回路を提供することである。
（課題を解決するための手段）
この発明者は、上記の課題解決のために研究開発を進め
た結果、第１のＭＯＳ型トランジスタと出力端子ＯＵＴ
との間に新たに第３のＭＯＳ型トランジスタを設ければ
、入力端子から印加された電位が、′ｖＤＤルベルより
低いときでも、第３のＭＯＳ型トランジスタが０ＦＦＬ
、、寄生ダイオードに逆バイアスがかかり前記の導通を
抑えて出力端子ＯＵＴからの出力レベルを低下させず、
確実に保持すると共に、入力端子を他の入力信号と兼用
することができるとの知見を得て、この発明を完成する
に至った。
た結果、第１のＭＯＳ型トランジスタと出力端子ＯＵＴ
との間に新たに第３のＭＯＳ型トランジスタを設ければ
、入力端子から印加された電位が、′ｖＤＤルベルより
低いときでも、第３のＭＯＳ型トランジスタが０ＦＦＬ
、、寄生ダイオードに逆バイアスがかかり前記の導通を
抑えて出力端子ＯＵＴからの出力レベルを低下させず、
確実に保持すると共に、入力端子を他の入力信号と兼用
することができるとの知見を得て、この発明を完成する
に至った。
すなわち、この発明の電源切り換え回路は、直列に接続
された第１および第２のＭＯＳ型トランジスタを有し、
基準電位と、基準電位と異なる少なくとも１種の電位と
を使用して電源電位を切り替えｔ出力する電源切り換え
回路であって：前記の第１および第２の両ＭＯＳ型トラ
ンジスタとの間に第３のＭＯＳ型トランジスタを有し、
第３のＭＯＳ型トランジスタのソースを第１のＭＯＳ型
トランジスタのドレインに接続し、第３のＭＯＳ型トラ
ンジスタのドレインを第２のＭＯＳ型トランジスタのソ
ースに接続し、第３のＭＯＳ型トランジスタのバック・
ゲートを出力に接続し、 第３のＭＯＳ型トランジスタのドレインと第２のＭＯＳ
型トランジスタのソースとの接続点を出力とし、 第１のＭＯＳ型トランジスタのソースに高電位または低
電位を供給し、第２のＭＯＳ型トランジスタのドレイン
に基準電位を供給した ことを特徴とするものである。
された第１および第２のＭＯＳ型トランジスタを有し、
基準電位と、基準電位と異なる少なくとも１種の電位と
を使用して電源電位を切り替えｔ出力する電源切り換え
回路であって：前記の第１および第２の両ＭＯＳ型トラ
ンジスタとの間に第３のＭＯＳ型トランジスタを有し、
第３のＭＯＳ型トランジスタのソースを第１のＭＯＳ型
トランジスタのドレインに接続し、第３のＭＯＳ型トラ
ンジスタのドレインを第２のＭＯＳ型トランジスタのソ
ースに接続し、第３のＭＯＳ型トランジスタのバック・
ゲートを出力に接続し、 第３のＭＯＳ型トランジスタのドレインと第２のＭＯＳ
型トランジスタのソースとの接続点を出力とし、 第１のＭＯＳ型トランジスタのソースに高電位または低
電位を供給し、第２のＭＯＳ型トランジスタのドレイン
に基準電位を供給した ことを特徴とするものである。
この発明の好ましい態様において、第１、第２および第
３のＭＯＳ型トランジスタは、ｐ−チャネルトランジス
タとし、第１のＭＯＳ型トランジスタのソースに高電位
を供給するものとすることができる。
３のＭＯＳ型トランジスタは、ｐ−チャネルトランジス
タとし、第１のＭＯＳ型トランジスタのソースに高電位
を供給するものとすることができる。
このｐ−チャネルとし、第１のＭＯＳ型トランジスタの
ソースに高電位を供給する態様では、第２のＭＯＳ型ト
ランジスタのゲート信号を、出力をソースとするＭＯＳ
型トランジスタからなるインバータの出力信号とするこ
とができる。
ソースに高電位を供給する態様では、第２のＭＯＳ型ト
ランジスタのゲート信号を、出力をソースとするＭＯＳ
型トランジスタからなるインバータの出力信号とするこ
とができる。
更に、ｐ−チャネルとし、第１のＭＯＳ型トランジスタ
のソースに高電位を供給する態様において、第１のＭＯ
Ｓ型トランジスタのゲート信号を、高電位または接地電
位を出力するレベルシフタより供給する様にすることが
できる。
のソースに高電位を供給する態様において、第１のＭＯ
Ｓ型トランジスタのゲート信号を、高電位または接地電
位を出力するレベルシフタより供給する様にすることが
できる。
この発明の別の態様において、第１、第２および第３の
ＭＯＳ型トランジスタを、ｎ−チャネルトランジスタと
し、第１のＭＯＳ型トランジスタのソースに低電位を供
給することができる。
ＭＯＳ型トランジスタを、ｎ−チャネルトランジスタと
し、第１のＭＯＳ型トランジスタのソースに低電位を供
給することができる。
（作 用）
この発明による電源切り換え回路の機能を概略的に説明
する。
する。
この発明の電源切り換え回路におては、第１および第２
の両ＭＯＳ型トランジスタとの間に第３のＭＯＳ型トラ
ンジスタが新たに設けられており、すなわち、第１のＭ
ＯＳ型トランジスタと出力端子ＯＵＴとの間に第３のＭ
ＯＳ型トランジスタが設けられている。そのために、入
力端子から印加された電位が、基準電位の“ｖＤＤ”レ
ベルより低いときでも、第３のＭＯＳ型トランジスタが
ＯＦＦし、また、第３のＭＯＳ型トランジスタのソース
拡散領域とＮ−ｗｅｌｌとの間に存在する寄生ダイオー
ドには逆バイアスがかかり、基準電位とと入力端子との
間の導通を抑える。
の両ＭＯＳ型トランジスタとの間に第３のＭＯＳ型トラ
ンジスタが新たに設けられており、すなわち、第１のＭ
ＯＳ型トランジスタと出力端子ＯＵＴとの間に第３のＭ
ＯＳ型トランジスタが設けられている。そのために、入
力端子から印加された電位が、基準電位の“ｖＤＤ”レ
ベルより低いときでも、第３のＭＯＳ型トランジスタが
ＯＦＦし、また、第３のＭＯＳ型トランジスタのソース
拡散領域とＮ−ｗｅｌｌとの間に存在する寄生ダイオー
ドには逆バイアスがかかり、基準電位とと入力端子との
間の導通を抑える。
（実施例）
図面を参照しつつ、この発明をより具体的に説明する。
第１図は、この発明により一実施例の回路構成図を、第
２図は、この実施例の回路の機能を説明する回路構成図
である。
２図は、この実施例の回路の機能を説明する回路構成図
である。
この実施例の電源切り換え回路は、直列に接続された第
１のＭＯＳ型トランジスタＰ１および第２のＭＯ５型ト
ランジスタＰ２を備え、第１および第２の両ＭＯＳ型ト
ランジスタＰ１およびＰ２との間に第３のＭＯＳ型トラ
ンジスタＰ３を有し、第３のＭＯＳ型トランジスタＰ３
のソースに第１のＭＯＳ型トランジスタＰ１のドレイン
に接続し、第３のＭＯＳ型トランジスタＰ３のドレイン
に第２のＭＯ５型トランジスタＰ２のソースに接続し、
第３のＭＯＳ型）ランジスタのバック・ゲートは出力０
ＵＴ１に接続し、第３のＭＯＳ型トランジスタＰ３のド
レインと第２のＭＯＳ型トランジスタＰ２のソースとの
接続点６を出力０ＵＴＩとし、第１のＭＯＳ型トランジ
スタＰ１のソースに高電位ＶＰＰを供給し、第２のＭＯ
Ｓ型トランジスタＰ２のドレインに基準電位ｖＤＤを供
給したものである。
１のＭＯＳ型トランジスタＰ１および第２のＭＯ５型ト
ランジスタＰ２を備え、第１および第２の両ＭＯＳ型ト
ランジスタＰ１およびＰ２との間に第３のＭＯＳ型トラ
ンジスタＰ３を有し、第３のＭＯＳ型トランジスタＰ３
のソースに第１のＭＯＳ型トランジスタＰ１のドレイン
に接続し、第３のＭＯＳ型トランジスタＰ３のドレイン
に第２のＭＯ５型トランジスタＰ２のソースに接続し、
第３のＭＯＳ型）ランジスタのバック・ゲートは出力０
ＵＴ１に接続し、第３のＭＯＳ型トランジスタＰ３のド
レインと第２のＭＯＳ型トランジスタＰ２のソースとの
接続点６を出力０ＵＴＩとし、第１のＭＯＳ型トランジ
スタＰ１のソースに高電位ＶＰＰを供給し、第２のＭＯ
Ｓ型トランジスタＰ２のドレインに基準電位ｖＤＤを供
給したものである。
従って、０ＵＴ１には、トランジスタＰ３およびＰｌを
介してＩＮ２に接続されており、トランジスタＰ２を介
して基準電位Ｖ、、１０に接続され、また、インバータ
回路７を構成するトランジスタＰ４およびＮ５を介して
ＧＮＤＯに接続されている。
介してＩＮ２に接続されており、トランジスタＰ２を介
して基準電位Ｖ、、１０に接続され、また、インバータ
回路７を構成するトランジスタＰ４およびＮ５を介して
ＧＮＤＯに接続されている。
他方、制御信号の入力端子ＩＮＩには、レベルシフタ８
の人力と、第３ｐ−チャネルＭＯＳ型トランジスタＰ３
のゲートと、さらに、トランジスタＰ４およびＮ５から
構成されるインバータ回路のゲートに接続されている。
の人力と、第３ｐ−チャネルＭＯＳ型トランジスタＰ３
のゲートと、さらに、トランジスタＰ４およびＮ５から
構成されるインバータ回路のゲートに接続されている。
一方、第１ｐ−チャネルＭＯＳ型トランジスタＰ１のゲ
ートには、レベルシフタ８の出力に接続され、第２ｐ−
チャネルＭＯＳ型トランジスタＰ２のゲートには、ｐ−
チャネルＭＯＳ型トラン −ジスタＰ４とｎ
−チャネルＭＯＳ型トランジスタＮ５との接続点に接続
されている。
ートには、レベルシフタ８の出力に接続され、第２ｐ−
チャネルＭＯＳ型トランジスタＰ２のゲートには、ｐ−
チャネルＭＯＳ型トラン −ジスタＰ４とｎ
−チャネルＭＯＳ型トランジスタＮ５との接続点に接続
されている。
ここで、レベルシフタ８は、入力端子ＩＮＩに“ｖＤＤ
”レベルが入力されたとき、第１のｐ−チャネルＭＯＳ
型トランジスタＰ１を完全にＯＦＦさせるために挿入さ
れているものであり、入力端子ＩＮ１に“Ｖ［１０”レ
ベルが入力されたとき、“ｖｌ、”レベルを出力し、“
ＧＮＤ”レベルが入力されたとき、“ＧＮＤ”レベルを
出力する回路である。
”レベルが入力されたとき、第１のｐ−チャネルＭＯＳ
型トランジスタＰ１を完全にＯＦＦさせるために挿入さ
れているものであり、入力端子ＩＮ１に“Ｖ［１０”レ
ベルが入力されたとき、“ｖｌ、”レベルを出力し、“
ＧＮＤ”レベルが入力されたとき、“ＧＮＤ”レベルを
出力する回路である。
次いで、この発明による実施例の回路の動作について説
明する。
明する。
ＩＮ２に“ｖＤＤ”レベル以上の電位“ｖｐｐ”が印加
されている場合は、次の通りである。
されている場合は、次の通りである。
先ず、ＩＮＩに“ＧＮＤ”レベルの電位が印加されてい
ると、第１ｐ−チャネルＭＯＳ型トランジスタＰ１と第
３ｐ−チャネルＭＯＳ型トランジスタＰ３とのゲートが
夫々“ＧＮＤ”レベルとなり、ともにＯＮＬ、ノード６
は“Ｖ °となる。
ると、第１ｐ−チャネルＭＯＳ型トランジスタＰ１と第
３ｐ−チャネルＭＯＳ型トランジスタＰ３とのゲートが
夫々“ＧＮＤ”レベルとなり、ともにＯＮＬ、ノード６
は“Ｖ °となる。
ｐ
このときｎ−チャネルＭＯＳ型トランジスタＮ５のゲー
トには“ＧＮＤ”レベルの電位が印加されているので、
トランジスタＮ５はＯＦＦしており、ｐ−チャネルＭＯ
Ｓ型トランジスタＰ４のゲートにも“ＧＮＤ”レベルの
電位が印加され、ノード６は“Ｖ ″レベルであるので
、トランジスタｐ Ｐ４はＯＮＬ、、第２ｐ−チャネルＭＯＳ型トランジス
タＰ２のゲートが“Ｖ ゛レベルなり、トラｐ ンジスタＰ２は完全にＯＦＦする。従って出力端子０Ｕ
ＴＩには“Ｖ ″レベルが出力される。
トには“ＧＮＤ”レベルの電位が印加されているので、
トランジスタＮ５はＯＦＦしており、ｐ−チャネルＭＯ
Ｓ型トランジスタＰ４のゲートにも“ＧＮＤ”レベルの
電位が印加され、ノード６は“Ｖ ″レベルであるので
、トランジスタｐ Ｐ４はＯＮＬ、、第２ｐ−チャネルＭＯＳ型トランジス
タＰ２のゲートが“Ｖ ゛レベルなり、トラｐ ンジスタＰ２は完全にＯＦＦする。従って出力端子０Ｕ
ＴＩには“Ｖ ″レベルが出力される。
ｐ
次に、ＩＮＩに“” ＤＤ’ レベルが印加されると第
１ｐ−チャネルＭＯＳ型トランジスタＰ１のゲートが“
Ｖ ＠レベルとなり、トランジスタＰ１ｐ はＯＦＦする。ｎ−チャネルＭＯＳ型トランジスタＮ５
のゲートは“ＶＤＤ” レベルとなるから、トランジス
タＮ５はＯＮＬ、第２ｐ−チャネルＭＯＳ型トランジス
タＰ２のゲートは“ＧＮＤ”レベルとなるために第２ｐ
−チャネルＭＯＳ型トランジスタＰ２はＯＮする。この
ために、ノード６が” ＤＤ＠ レベルとなる。このと
き、ｐ−チャネルＭＯＳ型トランジスタＰ４のゲートお
よびノード６が共に“ｖＤＤ”レベルとなるので、トラ
ンジスタＰ３はＯＦＦする。
１ｐ−チャネルＭＯＳ型トランジスタＰ１のゲートが“
Ｖ ＠レベルとなり、トランジスタＰ１ｐ はＯＦＦする。ｎ−チャネルＭＯＳ型トランジスタＮ５
のゲートは“ＶＤＤ” レベルとなるから、トランジス
タＮ５はＯＮＬ、第２ｐ−チャネルＭＯＳ型トランジス
タＰ２のゲートは“ＧＮＤ”レベルとなるために第２ｐ
−チャネルＭＯＳ型トランジスタＰ２はＯＮする。この
ために、ノード６が” ＤＤ＠ レベルとなる。このと
き、ｐ−チャネルＭＯＳ型トランジスタＰ４のゲートお
よびノード６が共に“ｖＤＤ”レベルとなるので、トラ
ンジスタＰ３はＯＦＦする。
また、第３ｐ−チャネルＭＯＳ型トランジスタＰ３のゲ
ートとノード６とが共にｖＤＤ”レベルとなるので、第
３ｐ−チャネルＭＯＳ型トランジスタＰ３はＯＦＦする
。従って、ｏＵＴｌには” ＶＤＤ”レベルの電位が出
力される。−ＩＮ２に“” ＤＤ’ レベルより低い電
位が印加されている場合を、第２図を参照して次に説明
する。
ートとノード６とが共にｖＤＤ”レベルとなるので、第
３ｐ−チャネルＭＯＳ型トランジスタＰ３はＯＦＦする
。従って、ｏＵＴｌには” ＶＤＤ”レベルの電位が出
力される。−ＩＮ２に“” ＤＤ’ レベルより低い電
位が印加されている場合を、第２図を参照して次に説明
する。
Ｉ Ｎ １１：“”ＤＤ”レベルの電位が印加されてい
るとき、ローチャネルＭＯＳ型トランジスタＮ５のゲー
トは“ｖＤＤ” レベルとなり、トランジスタＮ５はＯ
ＮＬ、第２ｐ−チャネルＭＯＳ型トランジスタＰ２のゲ
ートがＧＮＤ”レベルとなるために第２ｐ−チャネルＭ
ＯＳ型トランジスタＰ２はＯＮする。このために、ノー
ド６はＶ ”しＤＤ ベルとなり、トランジスタＰ４のゲートが“”ＤＤ”レ
ベルであることからトランジスタＰ４はＯＦＦする。こ
の態様では、第３ｐ−チャネルＭＯＳ型トランジスタＰ
３のゲートが“ｖＤＤ’ レベルとなり、トランジスタ
Ｐ３は０ＦＦＬ、、しがも、トランジスタＰ３のソース
拡散領域（ｐ形）とＮ−ｗｅｌ１間に存在する寄生ダイ
オードＤ２につぃては、！Ｎ２に“ｖＤＤ＃レベルより
低い電位が印加され、かつ、ノード６が“ｖＤＤルベル
であることより、逆バイアスとなり、トランジスタＰ３
において導通しないため、第１ｐ−チャネルＭＯＳ型ト
ランジスタＰ１の状態に拘らず、トランジスタＰ３によ
って、トランジスタＰｉ、Ｐ３およびＰ２を介する基準
電位“ｖＤＤ”レベル１０と高電位の入力端子ＩＮ２と
の間の電流経路を遮断することができ、従って、従来の
電源切り換え回路の欠点であった出力端子０ＵＴＩでの
出力レベルの低下を抑制し、０ＵＴ１に“ｖＤＤ”レベ
ルを確実に出力することを可能にする。
るとき、ローチャネルＭＯＳ型トランジスタＮ５のゲー
トは“ｖＤＤ” レベルとなり、トランジスタＮ５はＯ
ＮＬ、第２ｐ−チャネルＭＯＳ型トランジスタＰ２のゲ
ートがＧＮＤ”レベルとなるために第２ｐ−チャネルＭ
ＯＳ型トランジスタＰ２はＯＮする。このために、ノー
ド６はＶ ”しＤＤ ベルとなり、トランジスタＰ４のゲートが“”ＤＤ”レ
ベルであることからトランジスタＰ４はＯＦＦする。こ
の態様では、第３ｐ−チャネルＭＯＳ型トランジスタＰ
３のゲートが“ｖＤＤ’ レベルとなり、トランジスタ
Ｐ３は０ＦＦＬ、、しがも、トランジスタＰ３のソース
拡散領域（ｐ形）とＮ−ｗｅｌ１間に存在する寄生ダイ
オードＤ２につぃては、！Ｎ２に“ｖＤＤ＃レベルより
低い電位が印加され、かつ、ノード６が“ｖＤＤルベル
であることより、逆バイアスとなり、トランジスタＰ３
において導通しないため、第１ｐ−チャネルＭＯＳ型ト
ランジスタＰ１の状態に拘らず、トランジスタＰ３によ
って、トランジスタＰｉ、Ｐ３およびＰ２を介する基準
電位“ｖＤＤ”レベル１０と高電位の入力端子ＩＮ２と
の間の電流経路を遮断することができ、従って、従来の
電源切り換え回路の欠点であった出力端子０ＵＴＩでの
出力レベルの低下を抑制し、０ＵＴ１に“ｖＤＤ”レベ
ルを確実に出力することを可能にする。
この発明は上記の態様だけに限定させず、この発明の範
囲内で種々の変形態様が可能である。
囲内で種々の変形態様が可能である。
例えば、高電位電源の代わりに、負電源などの低電位を
使用する態様にも適用できる。その例として第３図に示
すように、ｐ−チャネルおよびｎ−チャネルトランジス
タを夫々ｎ−チャネルおよびｐ−チャネルトランジスタ
に代えることもできる。
使用する態様にも適用できる。その例として第３図に示
すように、ｐ−チャネルおよびｎ−チャネルトランジス
タを夫々ｎ−チャネルおよびｐ−チャネルトランジスタ
に代えることもできる。
また、レベルシフタ８は、第１ＭＯＳ型トランジスタＰ
１を完全にＯＦＦすることができるものであればいずれ
のものでもよい。さらに、第３ＭＯＳ型トランジスタＰ
３についても、基準電位“ｖＤＤ”レベル１０と高電位
または低電位の入力端子ＩＮ２との間の電流経路を遮断
することに有効なものであれば、その構造は任意である
。
１を完全にＯＦＦすることができるものであればいずれ
のものでもよい。さらに、第３ＭＯＳ型トランジスタＰ
３についても、基準電位“ｖＤＤ”レベル１０と高電位
または低電位の入力端子ＩＮ２との間の電流経路を遮断
することに有効なものであれば、その構造は任意である
。
この発明の電源切り換え回路により次の効果を奏する。
請求項１による電源切り換え回路においては、第１のＭ
ＯＳ型トランジスタと出力端子ＯＵＴとの間に第３のＭ
ＯＳ型トランジスタが設けられている。そのために、入
力端子から印加された電位が、基準電位の“ＶＤＤ”
レベルより低いときでも、第３のＭＯＳ型トランジスタ
が０ＦＦＬ、、また、第３のＭＯＳ型トランジスタのソ
ース拡散領域とＮ−ｗｅｌｌとの間に存在する寄生ダイ
オードには逆バイアスがかかり、基準電位と入力端子と
の間の導通を抑える。従って、基準電位の“ｖＤＤ”レ
ベルより低いときでも、０ＵＴ１に“ＶＤＤ” レベル
を確実に出力することを可能にする。
ＯＳ型トランジスタと出力端子ＯＵＴとの間に第３のＭ
ＯＳ型トランジスタが設けられている。そのために、入
力端子から印加された電位が、基準電位の“ＶＤＤ”
レベルより低いときでも、第３のＭＯＳ型トランジスタ
が０ＦＦＬ、、また、第３のＭＯＳ型トランジスタのソ
ース拡散領域とＮ−ｗｅｌｌとの間に存在する寄生ダイ
オードには逆バイアスがかかり、基準電位と入力端子と
の間の導通を抑える。従って、基準電位の“ｖＤＤ”レ
ベルより低いときでも、０ＵＴ１に“ＶＤＤ” レベル
を確実に出力することを可能にする。
従来の回路では、高電位を印加する専用端子が必要であ
ったが、請求項２．３および４の電源切り換え回路にお
いては、高電位“ｖ ｍレベルのｐ 入力端子を、電位の異なる他の入力端子と兼用すること
ができ、ピン数の削減に有効である。
ったが、請求項２．３および４の電源切り換え回路にお
いては、高電位“ｖ ｍレベルのｐ 入力端子を、電位の異なる他の入力端子と兼用すること
ができ、ピン数の削減に有効である。
請求項５の電源切り換え回路においては、負電源などの
低電位を使用する態様にも適用でき、低電位レベルの入
力端子を、電位の異なる他の入力端子と兼用することが
でき、同様にピン数の削減に効果がある。
低電位を使用する態様にも適用でき、低電位レベルの入
力端子を、電位の異なる他の入力端子と兼用することが
でき、同様にピン数の削減に効果がある。
第１図はこの発明による電源切り換え回路の一実施例を
示す回路構成図、第２図は第１図に示す例の回路説明図
、第３図はこの発明による電源切り換え回路の一変形例
を示す回路構成図、第４図は従来の電源切り換え回路の
一例を示す回路構成図、第５図は第４図に示す回路例の
欠点を説明する説明図である。 Ｐｌ・・・第１ｐ−チャネルＭＯＳ型トランジスタ、Ｐ
２・・・第２ｐ−チャネルＭＯＳ型トランジスタ、Ｐ３
・・・第３ｐ−チャネルＭＯＳ型トランジスタ、Ｐ４・
・・ｐ−チャネルＭＯＳ型トランジスタ、Ｎ５・・・ｎ
−チャネルＭＯＳ型トランジスタ、ｌＮ１およびｌＮ２
・・・入力端子、０ＵＴＩ・・・出力端子、６・・・ノ
ード（接続点）、７・・・インバータ、８・・・レベル
シフタ、０・・・ＧＮＤ、１０・・・基準電位出願人代
理人 佐 藤 −雄 第１図 第２図 第４図
示す回路構成図、第２図は第１図に示す例の回路説明図
、第３図はこの発明による電源切り換え回路の一変形例
を示す回路構成図、第４図は従来の電源切り換え回路の
一例を示す回路構成図、第５図は第４図に示す回路例の
欠点を説明する説明図である。 Ｐｌ・・・第１ｐ−チャネルＭＯＳ型トランジスタ、Ｐ
２・・・第２ｐ−チャネルＭＯＳ型トランジスタ、Ｐ３
・・・第３ｐ−チャネルＭＯＳ型トランジスタ、Ｐ４・
・・ｐ−チャネルＭＯＳ型トランジスタ、Ｎ５・・・ｎ
−チャネルＭＯＳ型トランジスタ、ｌＮ１およびｌＮ２
・・・入力端子、０ＵＴＩ・・・出力端子、６・・・ノ
ード（接続点）、７・・・インバータ、８・・・レベル
シフタ、０・・・ＧＮＤ、１０・・・基準電位出願人代
理人 佐 藤 −雄 第１図 第２図 第４図
Claims (1)
- 【特許請求の範囲】 １、直列に接続された第１および第２のＭＯＳ型トラン
ジスタを有し、基準電位と、基準電位と異なる少なくと
も１種の電位とを使用して電源電位を切り替えて出力す
る電源切り換え回路であって、 前記第１および第２の両ＭＯＳ型トランジスタとの間に
第３のＭＯＳ型トランジスタを有し、第３のＭＯＳ型ト
ランジスタのソースを第１のＭＯＳ型トランジスタのド
レインに接続し、第３のＭＯＳ型トランジスタのドレイ
ンを第２のＭＯＳ型トランジスタのソースに接続し、第
３のＭＯＳ型トランジスタのバック・ゲートを出力に接
続し、 第３のＭＯＳ型トランジスタのドレインと第２のＭＯＳ
型トランジスタのソースとの接続点を出力とし、 第１のＭＯＳ型トランジスタのソースに高電位または低
電位を供給し、第２のＭＯＳ型トランジスタのドレイン
に基準電位を供給した ことを特徴とする電源切り換え回路。 ２、第１、第２および第３のＭＯＳ型トランジスタはｐ
−チャネルトランジスタであり、第１のＭＯＳ型トラン
ジスタのソースに高電位が供給されることを特徴とする
請求項１記載の電源切り換え回路。 ３、第２のＭＯＳ型トランジスタのゲート信号は、出力
をソースとするＭＯＳ型トランジスタからなるインバー
タの出力信号であることを特徴とする請求項１記載の電
源切り換え回路。 ４、第１のＭＯＳ型トランジスタのゲート信号は、高電
位または接地電位を出力するレベルシフタより供給され
ることを特徴とする請求項１記載の電源切り換え回路。 ５、第１、第２および第３のＭＯＳ型トランジスタはｎ
−チャネルトランジスタであり、第１のＭＯＳ型トラン
ジスタのソースに低電位が供給されることを特徴とする
請求項１記載の電源切り換え回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63149156A JPH01317022A (ja) | 1988-06-16 | 1988-06-16 | 電源切り換え回路 |
| US07/365,739 US4988894A (en) | 1988-06-16 | 1989-06-14 | Power supply switching circuit |
| EP89110882A EP0346898B1 (en) | 1988-06-16 | 1989-06-15 | Power supply switching circuit |
| DE68917801T DE68917801T2 (de) | 1988-06-16 | 1989-06-15 | Spannungsversorgungsschalter. |
| KR1019890008314A KR920004340B1 (ko) | 1988-06-16 | 1989-06-16 | 전원절환회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63149156A JPH01317022A (ja) | 1988-06-16 | 1988-06-16 | 電源切り換え回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01317022A true JPH01317022A (ja) | 1989-12-21 |
| JPH056373B2 JPH056373B2 (ja) | 1993-01-26 |
Family
ID=15469015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63149156A Granted JPH01317022A (ja) | 1988-06-16 | 1988-06-16 | 電源切り換え回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4988894A (ja) |
| EP (1) | EP0346898B1 (ja) |
| JP (1) | JPH01317022A (ja) |
| KR (1) | KR920004340B1 (ja) |
| DE (1) | DE68917801T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793019B2 (ja) * | 1988-09-02 | 1995-10-09 | 株式会社東芝 | 半導体集積回路 |
| JPH03148827A (ja) * | 1989-11-06 | 1991-06-25 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH07111826B2 (ja) * | 1990-09-12 | 1995-11-29 | 株式会社東芝 | 半導体記憶装置 |
| JP2570591B2 (ja) * | 1993-09-16 | 1997-01-08 | 日本電気株式会社 | トランジスタ回路 |
| KR0124046B1 (ko) * | 1993-11-18 | 1997-11-25 | 김광호 | 반도체메모리장치의 승압레벨 감지회로 |
| JP3562725B2 (ja) * | 1993-12-24 | 2004-09-08 | 川崎マイクロエレクトロニクス株式会社 | 出力バッファ回路、および入出力バッファ回路 |
| US5493244A (en) * | 1994-01-13 | 1996-02-20 | Atmel Corporation | Breakdown protection circuit using high voltage detection |
| US5594381A (en) * | 1994-04-29 | 1997-01-14 | Maxim Integrated Products | Reverse current prevention method and apparatus and reverse current guarded low dropout circuits |
| DE69531771T2 (de) * | 1995-02-22 | 2004-08-05 | Texas Instruments Inc., Dallas | Hochspannungs-Analogschalter |
| US5517153A (en) * | 1995-06-07 | 1996-05-14 | Sgs-Thomson Microelectronics, Inc. | Power supply isolation and switching circuit |
| DE69727918D1 (de) | 1997-06-30 | 2004-04-08 | St Microelectronics Srl | Verfahren und entsprechende Schaltung zum Verhindern des Einschaltens eines parasitären Transistors in einer Ausgangsstufe einer elektronischen Schaltung |
| GB2327544B (en) * | 1997-07-16 | 2001-02-07 | Ericsson Telefon Ab L M | Electronic analogue switch |
| JP3746273B2 (ja) * | 2003-02-12 | 2006-02-15 | 株式会社東芝 | 信号レベル変換回路 |
| JP3984222B2 (ja) * | 2003-12-15 | 2007-10-03 | 株式会社東芝 | 信号レベル変換回路 |
| JP2006301840A (ja) * | 2005-04-19 | 2006-11-02 | Toshiba Corp | 信号レベル変換バススイッチ |
| JP4199765B2 (ja) * | 2005-12-02 | 2008-12-17 | マイクロン テクノロジー，インコーポレイテッド | 高電圧スイッチング回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01123522A (ja) * | 1987-11-07 | 1989-05-16 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3936676A (en) * | 1974-05-16 | 1976-02-03 | Hitachi, Ltd. | Multi-level voltage supply circuit for liquid crystal display device |
| US4441172A (en) * | 1981-12-28 | 1984-04-03 | National Semiconductor Corporation | Semiconductor memory core program control circuit |
| US4477742A (en) * | 1982-06-21 | 1984-10-16 | Eaton Corporation | Three terminal bidirectional drain to drain FET circuit |
| JPS6052112A (ja) * | 1983-08-31 | 1985-03-25 | Toshiba Corp | 論理回路 |
| JPS60124124A (ja) * | 1983-12-08 | 1985-07-03 | Nec Corp | 入力回路 |
| FR2607338A1 (fr) * | 1986-11-21 | 1988-05-27 | Eurotechnique Sa | Circuit de commutation de tension en technologie mos |
-
1988
- 1988-06-16 JP JP63149156A patent/JPH01317022A/ja active Granted
-
1989
- 1989-06-14 US US07/365,739 patent/US4988894A/en not_active Expired - Lifetime
- 1989-06-15 DE DE68917801T patent/DE68917801T2/de not_active Expired - Fee Related
- 1989-06-15 EP EP89110882A patent/EP0346898B1/en not_active Expired - Lifetime
- 1989-06-16 KR KR1019890008314A patent/KR920004340B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01123522A (ja) * | 1987-11-07 | 1989-05-16 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH056373B2 (ja) | 1993-01-26 |
| EP0346898A2 (en) | 1989-12-20 |
| DE68917801D1 (de) | 1994-10-06 |
| US4988894A (en) | 1991-01-29 |
| EP0346898A3 (en) | 1991-02-27 |
| KR910002127A (ko) | 1991-01-31 |
| EP0346898B1 (en) | 1994-08-31 |
| DE68917801T2 (de) | 1995-02-16 |
| KR920004340B1 (ko) | 1992-06-01 |
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Legal Events
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