JP2567172B2 - 半導体回路の出力段に配置される出力回路 - Google Patents

半導体回路の出力段に配置される出力回路

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JP2567172B2
JP2567172B2 JP4002108A JP210892A JP2567172B2 JP 2567172 B2 JP2567172 B2 JP 2567172B2 JP 4002108 A JP4002108 A JP 4002108A JP 210892 A JP210892 A JP 210892A JP 2567172 B2 JP2567172 B2 JP 2567172B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の出力
段に配置される出力回路に関するもので、特に高速処理
を行い、かつ、スイッチングノイズに強いことが要求さ
れる半導体集積回路に使用されるものである。
【０００２】
【従来の技術】以下、図面を参照して従来の出力回路に
ついて説明する。図８は、半導体集積回路に配置された
複数の出力回路を示す図である。図９は図８に示す出力
回路の構成例を示す図、図１０は出力回路の他の構成例
を示す図である。
【０００３】図８に示すように半導体集積回路は、通
常、複数の出力回路８を有している。これらの出力回路
８に供給されている複数の入力信号が同位相で変化した
場合、出力回路８に接続された負荷を駆動する為、電源
ライン９または６に大電流が流れる。半導体集積回路の
各端子、ボンディングワイヤやフレーム等にインダクタ
ンスが寄生しているので、電源ライン９または６に大電
流が流れると電源電位が変動する。この結果、入力信号
が変化していない出力回路８の出力信号にノイズが生じ
たり、半導体集積回路が誤動作するという問題があっ
た。
【０００４】この問題を図９に示す出力回路８ａを参照
してより具体的に説明すると、入力端子Ａに供給される
入力信号がロウレベルからハイレベルに立ち上がると、
ＰチャネルＭＯＳＦＥＴ１がオフし、ＮチャネルＭＯＳ
ＦＥＴ２がオンする。この結果、出力端子Ｂに接続され
る図示せぬ負荷から接地端子ＧＮＤ３に電流が流れ、出
力端子Ｂから出力される出力信号はハイレベルからロウ
レベルに変化する。この際、接地端子ＧＮＤ３に流れる
電流によって接地端子ＧＮＤ３の電位が変動し、スイッ
チングノイズが生じる。
【０００５】一方、図１０の出力回路８ｂはバッファ動
作を行うものであり、入力端子Ａにロウレベルの信号が
供給された場合、ＰチャネルＭＯＳＦＥＴ５及びＮチャ
ネルＭＯＳＦＥＴ６から構成されるインバータ回路はハ
イレベルの信号を出力する。このハイレベルの信号を受
けて、ＰチャネルＭＯＳＦＥＴ３がオフし、Ｎチャネル
ＭＯＳＦＥＴ４がオンする。この結果、出力端子Ｂに接
続される図示せぬ負荷から接地端子ＧＮＤ３に電流が流
れ、接地端子ＧＮＤ３に流れる電流によって接地端子Ｇ
ＮＤ３の電位が変動し、スイッチングノイズが生じてい
た。
【０００６】従来は、このような出力回路におけるスイ
ッチングノイズを低減する為に、出力トランジスタがオ
ンする速度を遅くすることにより、電源ラインに流れる
電流の変化を抑え、電源端子に寄生するインダクタンス
の影響を軽減していた。
【０００７】
【発明が解決しようとする課題】前述のように従来の出
力回路においては、出力トランジスタのオンする速度を
遅くすることにより、スイッチングノイズを抑え、電源
端子に寄生するインダクタンスの影響を軽減していた。
【０００８】しかし、出力トランジスタのオンする速度
を遅くする方法では入力信号の電位の変化に対して出力
信号の電位の変化が遅い為、半導体集積回路の動作速度
が遅いという問題があった。本発明は上記実情に鑑みて
なされたもので、スイッチングノイズに強くかつ高速に
動作する出力回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】この発明の半導体回路の
出力段に配置される出力回路は、電流通路の一端が第１
の電源系統に接続され、電流通路の他端が出力端に接続
され、入力信号の電位が定常時に前記出力端の出力電圧
を保持する保持トランジスタと、前記入力信号が供給さ
れ、前記入力信号の電位が定常時に前記保持トランジス
タを駆動し、前記第１の電源系統から出力端に出力信号
を出力させる保持トランジスタ制御回路と、電流通路の
一端が前記第１の電源系統と異なる第２の電源系統に接
続され、電流通路の他端が前記出力端に接続され、前記
入力信号の電位の遷移時に駆動される駆動トランジスタ
と、前記入力信号が供給され、前記入力信号の電位の遷
移時に前記駆動トランジスタを前記保持トランジスタよ
り先に動作させ、前記第２の電源系統により前記出力端
に接続された負荷を駆動する駆動トランジスタ制御回路
とを具備している。また、この発明の半導体回路の出力
段に配置される出力回路は、電流路の一端に第１の電源
系統の第１の電圧が供給され電流路の他端が出力端子に
接続された第１のスイッチ手段と、電流路の一端が前記
出力端子に接続され電流路の他端に第１の電源系統の第
２の電圧が供給された第２のスイッチ手段とから構成さ
れる保持回路と、前記入力信号が供給され、前記入力信
号の電位が定常時に前記第１及び第２のスイッチ手段の
制御電極に制御信号を供給し、前記第１の電源系統によ
り出力端の電位を保持させる保持制御回路と、電流路の
一端に第２の電源系統の第１の電圧が供給され電流路の
他端が前記出力端子に接続された第３のスイッチ手段
と、電流路の一端が前記出力端子に接続され、他端に第
２の電源系統の第２の電圧が供給された第４のスイッチ
手段とから構成される駆動回路と、前記入力信号が供給
され、前記入力信号の電位の遷移時に前記第３及び第４
のスイッチ手段の制御電極に制御信号を供給して、前記
第１、第２のトランジスタより先に駆動させ、第２の電
源系統により前記出力端に接続された負荷を駆動する駆
動制御回路とを具備している。
【００１０】
【作用】すなわち、保持トランジスタは電流通路の一端
が第１の電源系統に接続され、入力信号の電位が定常時
に、保持トランジスタ制御回路によって動作制御される
ことにより、第１の電源系統によって出力端の電圧を保
持する。駆動トランジスタは電流通路の一端が第１の電
源系統と異なる第２の電源系統に接続され、入力信号の
電位が遷移した際、駆動トランジスタ制御回路によって
保持トランジスタより先に動作され、第２の電源系統に
より出力端に接続された負荷を駆動する。したがって、
入力信号の定常時と遷移時とで、電源系統を切替えてい
るため、入力信号の遷移時に第２の電源系統にノイズが
発生した場合においても、そのノイズが第１の電源系統
で駆動されている定常状態にある他の回路に影響を及ぼ
すことがない。 また、駆動トランジスタを第２の電源系
統によって駆動し、保持トランジスタを第２の電源系統
とは別の第１の電源系統により駆動しているため、第２
の電源系統にスイッチングノイズが発生しても第１の電
源系統に影響がない。したがって、駆動回路を高速動作
できるため、半導体集積回路を高速化できる。
【００１１】上記構成において、保持制御回路は入力信
号の定常時、保持回路の動作を制御し、第１の電源系統
によって出力端の電位を保持させる。 一方、駆動制御回
路は入力信号の遷移時に保持回路より先に駆動回路の動
作を制御し、第２の電源系統によって出力端に接続され
た負荷を駆動する。この際、第２の電源系統にはスイッ
チングノイズが発生することがあるが、例えば第２の電
源系統を他の回路に接続しない構成とすることにより、
半導体集積回路の誤動作を防止できる。
【００１２】その後、入力信号が定常状態となると保持
制御回路は保持回路の動作を制御し、第１の電源系統に
よって出力端の電位を保持させる。このとき、負荷は既
に駆動回路によって充・放電されているため、第１の電
源系統に切替わった際に、第１の電源系統は変動しな
い。よって、この出力回路に隣接して配置されており、
定常状態にある他の出力回路は、入力信号の遷移時に発
生するノイズの影響を回避できる。 また、駆動回路は保
持回路と別の第２の電源系統によって駆動されているた
め、第２の電源系統にスイッチングノイズが発生しても
第１の電源系統に影響がない。したがって、駆動回路を
高速動作できるため、半導体集積回路を高速化できる。
【００１３】
【実施例】以下、図面を参照して本発明の第１実施例に
係る出力回路１００について説明する。図１は、本発明
の第１実施例に係る出力回路１００の回路図である。図
２は、図１に示す出力回路１００のタイミングチャート
である。まず、図１に示す出力回路１００の構成につい
て説明する。
【００１４】出力回路１００は、インバータ動作をする
ものであり、ＰチャネルＭＯＳＦＥＴ１１，１２，２
１，２２、ＮチャネルＭＯＳＦＥＴ１３，１４，２３，
２４、インバータ３１乃至３３、入力端子Ａ、出力端子
Ｄ、電源端子ＶＤＤ１及びＶＤＤ２、接地端子ＧＮＤ１
及びＧＮＤ２を有している。
【００１５】ＰチャネルＭＯＳＦＥＴ１１，１２、Ｎチ
ャネルＭＯＳＦＥＴ１３，１４はｇｍ（増幅率）が大き
く、ＰチャネルＭＯＳＦＥＴ２１，２２、ＮチャネルＭ
ＯＳＦＥＴ２３，２４はｇｍが小さく、インバータ３１
乃至３３を構成するトランジスタはｇｍが小さい。尚、
インバータ３１乃至３３は遅延素子として動作するもの
であり、ノードＢとノードＣが丁度逆位相になるように
インバータ３１乃至３３を設計する。
【００１６】電源は２系統、ＶＤＤ１，ＧＮＤ１と、Ｖ
ＤＤ２，ＧＮＤ２を用意する。尚、インバータ３１乃至
３３の電源はＶＤＤ２，ＧＮＤ２を使用する。サブスト
レートは全て電源端子ＶＤＤ２，接地端子ＧＮＤ２に接
続されている。
【００１７】ＰチャネルＭＯＳＦＥＴ２１の電流路の一
端は電源端子ＶＤＤ２に接続されており、その電流路の
他端はＰチャネルＭＯＳＦＥＴ２２の電流路の一端に接
続されており、そのゲート電極は入力端子Ａに接続され
ている。ＰチャネルＭＯＳＦＥＴ２２の電流路の他端は
出力端子Ｄに接続されており、そのゲート電極はインバ
ータ３３の出力端に接続されている。
【００１８】ＮチャネルＭＯＳＦＥＴ２３の電流路の一
端は出力端子Ｄに接続されており、その電流路の他端は
ＮチャネルＭＯＳＦＥＴ２４の電流路の一端に接続され
ており、そのゲート電極はインバータ３３の出力端に接
続されている。ＮチャネルＭＯＳＦＥＴ２４の電流路の
他端は接地端子ＧＮＤ２に接続されており、そのゲート
電極は入力端子Ａに接続されている。
【００１９】ＰチャネルＭＯＳＦＥＴ１１の電流路の一
端は電源端子ＶＤＤ１に接続されており、その電流路の
他端はＰチャネルＭＯＳＦＥＴ１２の電流路の一端に接
続されており、そのゲート電極は入力端子Ａに接続され
ている。ＰチャネルＭＯＳＦＥＴ１２の電流路の他端は
ＮチャネルＭＯＳＦＥＴ１３の電流路の一端及び出力端
子Ｄに接続されており、そのゲート電極はインバータ３
１の出力端に接続されている。
【００２０】ＮチャネルＭＯＳＦＥＴ１３の電流路の他
端はＮチャネルＭＯＳＦＥＴ１４の電流路の一端に接続
されており、そのゲート電極はインバータ３１の出力端
に接続されている。ＮチャネルＭＯＳＦＥＴ１４の電流
路の他端は接地端子ＧＮＤ１に接続されており、そのゲ
ート電極は入力端子Ａに接続されている。
【００２１】インバータ３３の入力端はインバータ３２
の出力端に接続されており、インバータ３２の入力端は
入力端子Ａに接続されている。インバータ３１の入力端
は入力端子にＡに接続されている。次に、図２に示すタ
イミングチャートを参照して、図１に示す出力回路１０
０の動作について説明する。
【００２２】入力端子Ａに供給される信号がロウレベル
からハイレベルに立ち上がる時の動作を考える。まず、
入力端子Ａに供給される入力信号が図２（ａ）のａ点に
示すようにロウレベルの場合、図２（ｂ）に示すように
ノードＢはハイレベル、図２（ｃ）に示すようにノード
Ｃはロウレベルとなる。この為、ＰチャネルＭＯＳＦＥ
Ｔ２１，２２はオンしており、ＮチャネルＭＯＳＦＥＴ
２３、２４はオフしている。また、ＰチャネルＭＯＳＦ
ＥＴ１１及びＮチャネルＭＯＳＦＥＴ１３はオンしてる
が、ＰチャネルＭＯＳＦＥＴ１２及びＮチャネルＭＯＳ
ＦＥＴ１４はオフしている。よって、図２（ｄ）に示す
ように出力端子ＤはＰチャネルＭＯＳＦＥＴ２１、２２
とＮチャネルＭＯＳＦＥＴ２３、２４によってハイレベ
ルを維持する。
【００２３】次に、図２（ａ）のｂ点に示すように、入
力端子Ａに供給される信号がハイレベルになると、Ｐチ
ャネルＭＯＳＦＥＴ１１、２１が速やかにオフし、同時
にＮチャネルＭＯＳＦＥＴ１４、２４がオンする。しか
し、インバータ３１乃至３３の遅延により、図２
（ｂ）、図２（ｃ）に示されるようにノードＢはハイレ
ベルを、ノードＣはロウレベルを維持する。この為、Ｎ
チャネルＭＯＳＦＥＴ１３はオン状態、ＰチャネルＭＯ
ＳＦＥＴ１２はオフ、ＮチャネルＭＯＳＦＥＴ２３はオ
フ、ＰチャネルＭＯＳＦＥＴ２２はオン状態を維持して
いる。ＮチャネルＭＯＳＦＥＴ１３及び１４の両方がオ
ンである為、出力端子Ｄからの出力信号は図２（ｄ）の
ようにロウレベルに引き下げられる。
【００２４】この時、出力回路１００に接続された負荷
から接地端子ＧＮＤ１に電流が流れ、接地端子ＧＮＤ１
の電位は変動するが、電源端子ＶＤＤ２及び接地端子Ｇ
ＮＤ２の電位は変動しない。
【００２５】次に、インバータ３１、３２と３３の遅延
時間が経過すると、図２（ｂ）及び２（ｃ）に示される
ようにノードＢはロウレベル、ノードＣはハイレベルに
なる。よって、ＰチャネルＭＯＳＦＥＴ１１、２１、２
２とＮチャネルＭＯＳＦＥＴ１３がオフし、Ｐチャネル
ＭＯＳＦＥＴ１２とＮチャネルＭＯＳＦＥＴ１４、２
３、２４がオンする。ＮチャネルＭＯＳＦＥＴ２３，２
４の両方がオンすることによって、出力端子Ｄから供給
される信号は図２（ｄ）に示すようにロウレベルに保持
される。
【００２６】出力端子Ｄから供給される信号は、図２
（ｄ）に示すように既にロウレベルになっているので、
出力端子Ｄから接地端子ＧＮＤ２に流れこむ電流は少な
く、接地端子ＧＮＤ２の電位はほとんど変動しない。
【００２７】この状態は入力端子Ａに供給される入力信
号の電位のレベルが変化するまで、ＰチャネルＭＯＳＦ
ＥＴ２１、２２とＮチャネルＭＯＳＦＥＴ２３、２４に
よって保持される。
【００２８】以上説明したように、入力端子Ａに供給さ
れる信号がロウレベルからハイレベルに立ち上がる場合
（遷移時）、ＮチャネルＭＯＳＦＥＴ１３，１４を介し
て電流が流れる。この場合、接地端子ＧＮＤ１の電位は
変動するが、電源端子ＶＤＤ２と接地端子ＧＮＤ２の電
位は変動しない。一方、定常時にはＰチャネルＭＯＳＦ
ＥＴ２１，２２またはＮチャネルＭＯＳＦＥＴ２３，２
４が出力電圧を保持する。また、入力端子Ａに供給され
る信号がハイレベルからロウレベルに立ち下がる場合、
ＰチャネルＭＯＳＦＥＴ１１、１２を介して電流が流
れ、電源端子ＶＤＤ１の電位は流れ、電源端子ＶＤＤ１
の電位は変動するが、電源端子ＶＤＤ２と接地端子ＧＮ
Ｄ２への電位は変動しない。次に、本発明の第２実施例
に係る出力回路２００について説明する。図３は、本発
明の第２実施例に係る出力回路２００の回路図である。
図４は、図３に示す出力回路２００のタイミングチャー
トである。まず、図３に示す出力回路２００の構成につ
いて説明する。
【００２９】図３に示す出力回路２００はバッファ動作
を行う出力回路であり、ＰチャネルＭＯＳＦＥＴ６１，
６３、ＮチャネルＭＯＳＦＥＴ６２，６４、ＮＡＮＤ回
路４１，５１、ＮＯＲ回路４２，５２、インバータ３１
乃至３３、入力端子Ａ、出力端子Ｙ、電源端子ＶＤＤ
１，ＶＤＤ２、接地端子ＧＮＤ１，ＧＮＤ２を有する。
【００３０】ＰチャネルＭＯＳＦＥＴ６３及びＮチャネ
ルＭＯＳＦＥＴ６４はｇｍ（増幅率）が大きく、Ｐチャ
ネルＭＯＳＦＥＴ６１及びＮチャネルＭＯＳＦＥＴ６２
はｇｍが小さい。インバータ３１乃至３３、ＮＡＮＤ回
路４１及び５１、ＮＯＲ回路４２及び５２を構成するト
ランジスタはｇｍが小さい。尚、インバータ３１乃至３
３は遅延素子として動作するものであり、ノードＢとノ
ードＥが丁度逆位相になるようにインバータ３１乃至３
３を設計する。
【００３１】電源は２系統、ＶＤＤ１，ＧＮＤ１と、Ｖ
ＤＤ２，ＧＮＤ２を用意する。ＮＡＮＤ回路４１、５
１、ＮＯＲ回路４２、５２、インバータ３１乃至３３の
電源はＶＤＤ２、ＧＮＤ２を使用する。サブストレート
は全て電源端子ＶＤＤ２，接地端子ＧＮＤ２に接続され
ている。
【００３２】ＰチャネルＭＯＳＦＥＴ６１の電流路の一
端は電源端子ＶＤＤ２に接続されており、電流路の他端
は出力端子Ｙに接続されており、ゲート電極はＮＡＮＤ
回路５１の出力端に接続されている。ＮチャネルＭＯＳ
ＦＥＴ６２の電流路の一端は出力端子Ｙに接続されてお
り、電流路の他端は接地端子ＧＮＤ２に接続されてお
り、ゲート電極はＮＯＲ回路５２の出力端に接続されて
いる。
【００３３】ＮＡＮＤ回路５１の第１の入力端は入力端
子Ａに接続されており、第２の入力端はインバータ３３
の出力端に接続されている。ＮＯＲ回路５２の第１の入
力端はインバータ３３の出力端に接続されており、第２
の入力端は入力端子Ａに接続されている。インバータ３
３の入力端はインバータ３２の出力端に接続され、イン
バータ３２の入力端は入力端子Ａに接続されている。
【００３４】ＰチャネルＭＯＳＦＥＴ６３の電流路の一
端は電源端子ＶＤＤ１に接続されており、電流路の他端
はＮチャネルＭＯＳＦＥＴ６４の電流路の一端及び出力
端子Ｙに接続されており、ゲート電極はＮＡＮＤ回路４
１の出力端に接続されている。ＮチャネルＭＯＳＦＥＴ
６４の電流路の他端は接地端子ＧＮＤ１に接続されてお
り、ゲート電極はＮＯＲ回路４２の出力端に接続されて
いる。
【００３５】ＮＡＮＤ回路４１の第１の入力端は入力端
子Ａに接続されている。インバータ３１の入力端は入力
端子Ａに接続されており、出力端はＮＡＮＤ回路４１の
第２の入力端及びＮＯＲ回路４２の第１の入力端に接続
されている。ＮＯＲ回路４２の第２の入力端は入力端子
Ａに接続されている。次に、図４に示すタイミングチャ
ートを参照して、図３に示す出力回路２００の動作につ
いて説明する。
【００３６】入力端子Ａに供給される信号がロウレベル
からハイレベルに立ち上がる時の動作を考える。まず、
図４（ａ）のａ点に示すように入力端子Ａに供給される
信号がロウレベルの場合には、ＮＡＮＤ回路５１の第１
の入力端にはロウレベルの信号が供給され、その第２の
入力端にもインバータ３２、３３を介して図４（ｅ）に
示されるようにロウレベルの信号が供給されている。よ
って、ＮＡＮＤ回路５１は図４（ｆ）に示されるように
ハイレベルの信号をＰチャネルＭＯＳＦＥＴ６１のゲー
ト電極に出力する。ハイレベルの信号を受けて、Ｐチャ
ネルＭＯＳＦＥＴ６１はオフしている。
【００３７】ＮＯＲ回路５２の第１の入力端には、イン
バータ３３からのロウレベルの信号が供給され、第２の
入力端には入力端子Ａからのロウレベル信号が供給され
る。これより、ＮＯＲ回路５２は図４（ｇ）に示すよう
なハイレベルの信号をＮチャネルＭＯＳＦＥＴ６２のゲ
ート電極に出力する。この結果、ＮチャネルＭＯＳＦＥ
Ｔ６２はオンしている。
【００３８】また、ＮＡＮＤ回路４１の第１の入力端に
はロウレベルの信号が、第２の入力端にはインバータ３
１からの図４（ｂ）に示されるハイレベルの信号が供給
されており、ＮＡＮＤ回路４１は図４（ｃ）に示すよう
にＰチャネルＭＯＳＦＥＴ６３のゲート電極にハイレベ
ルの信号を供給する。この結果、ＰチャネルＭＯＳＦＥ
Ｔ６３はオフしている。
【００３９】ＮＯＲ回路４２の第１の入力端にはインバ
ータ３１からの図４（ｂ）に示されるハイレベルの信号
が、第２の入力端にはロウレベルの信号が供給されてお
り、ＮＯＲ回路４２は図４（ｄ）に示すようにＮチャネ
ルＭＯＳＦＥＴのゲート電極にロウレベルの信号を供給
する。この結果、ＮチャネルＭＯＳＦＥＴ６４はオフし
ている。
【００４０】よって、ＰチャネルＭＯＳＦＥＴ６１、６
３とＮチャネルＭＯＳＦＥＴ６４がオフ、ＮチャネルＭ
ＯＳＦＥＴ６２がオン状態にあり、出力端子Ｙから出力
される信号は図４（ｈ）に示すようにロウレベルに保持
される。
【００４１】次に、入力端子Ａに供給される信号がハイ
レベルに立ち上がった直後（図４（ａ）のｂ点）は、イ
ンバータ３２及び３３によって信号が遅延される為、ノ
ードＥは図４（ｅ）に示すようにロウレベルを維持す
る。この為、ＮＡＮＤ回路５１の第１の入力端にはハイ
レベルの信号が供給され、第２の入力端にはロウレベル
の信号が供給され、ＮＡＮＤ回路５１は図４（ｆ）に示
すようにハイレベルの信号をＰチャネルＭＯＳＦＥＴ６
１のゲート電極に供給する。これより、ＰチャネルＭＯ
ＳＦＥＴ６１はオフのままである。
【００４２】ＮＯＲ回路５２の第１の入力端にはインバ
ータ３３からのロウレベルの信号が供給され、第２の入
力端にはハイレベルの信号が供給される。この結果、Ｎ
ＯＲ回路５２は図４（ｇ）に示すようにロウレベル信号
をＮチャネルＭＯＳＦＥＴ６２のゲート電極に供給す
る。これより、ＮチャネルＭＯＳＦＥＴ６２はオフす
る。
【００４３】一方、ＮＡＮＤ回路４１の第１の入力端に
は入力端子Ａからのハイレベルの信号が、第２の入力端
にはインバータ３１からのハイレベルの信号が供給さ
れ、ＮＡＮＤ回路４１はＰチャネルＭＯＳＦＥＴ６３の
図４（ｃ）に示すようにゲート電極にロウレベルの信号
を出力する。この結果、ＰチャネルＭＯＳＦＥＴ６３は
オンする。
【００４４】ＮＯＲ回路４２の第１の入力端にはインバ
ータ３１からの図４（ｂ）に示すようなハイレベルの信
号が、第２の入力端には入力端子Ａからのハイレベルの
信号が供給され、ＮＯＲ回路４２は図４（ｄ）に示すよ
うにロウレベルの信号をＮチャネルＭＯＳＦＥＴ６４を
出力する。この結果、ＮチャネルＭＯＳＦＥＴ６４はオ
フしたままである。
【００４５】上記のように、ＰチャネルＭＯＳＦＥＴ６
１、ＮチャネルＭＯＳＦＥＴ６２、６４がオフ、Ｐチャ
ネルＭＯＳＦＥＴ６３がオンなので、出力端子Ｙに供給
される信号がロウレベルからハイレベルに変化する。こ
のとき、電源端子ＶＤＤ１から負荷に電流が流れるが、
電源端子ＶＤＤ２と接地端子ＧＮＤ２の電位は変化しな
い。
【００４６】次に、インバータ３１、３２、３３の遅延
時間が経過すると、図４（ｂ）に示すようにインバータ
３１の出力信号はロウレベル、図４（ｅ）に示すように
インバータ３３の出力信号はハイレベルとなる。この結
果、ＮＡＮＤ回路４１の出力信号は図４（ｃ）に示すよ
うにロウレベルに変化し、ＰチャネルＭＯＳＦＥＴ６３
はオフする。また、ＮＡＮＤ回路５１の出力信号はロウ
レベルに変化し、ＰチャネルＭＯＳＦＥＴ６１はオンす
る。このとき、電源端子ＶＤＤ２から負荷に流れるが、
すでに電源端子ＶＤＤ１により負荷が充電されているの
で、電源端子ＶＤＤ２は変化しない。
【００４７】その後は、入力端子Ａに供給される信号の
電位が変化するまで、ＰチャネルＭＯＳＦＥＴ６１、Ｎ
チャネルＭＯＳＦＥＴ６２により出力端子Ｙから出力さ
れる信号は図４（ｈ）に示すようにハイレベルを維持す
る。次に、本発明の第３実施例に係る出力回路３００に
ついて説明する。出力回路３００は、図３に示す出力回
路２００の変形例である。
【００４８】図５は、本発明の第３実施例に係る出力回
路３００の回路図である。図６は、図５に示す出力回路
３００のタイミングチャートである。図７は、図５に示
す出力回路３００の定常時における出力信号の電位を示
す真理値表である。まず、図５に示す出力回路３００の
構成について説明する。
【００４９】出力回路３００は、トライステートバッフ
ァ動作を行うものであり、制御端子Ｅにロウレベルの信
号が供給された場合に、出力端子Ｙはハイインピーダン
ス状態にある。
【００５０】図５に示す出力回路３００は、Ｐチャネル
ＭＯＳＦＥＴ６１，６３、ＮチャネルＭＯＳＦＥＴ６
２，６４、ＮＡＮＤ回路５１，６５，４１，７１、ＮＯ
Ｒ回路５２，６６，４２，７２、インバータ３５，３
６，７３、入力端子Ａ及び制御端子Ｅ、出力端子Ｙ、電
源端子ＶＤＤ１，ＶＤＤ２、接地端子ＧＮＤ１，ＧＮＤ
２を有している。
【００５１】ＰチャネルＭＯＳＦＥＴ６３，Ｎチャネル
ＭＯＳＦＥＴ６４はｇｍ（増幅率）が大きく、Ｐチャネ
ルＭＯＳＦＥＴ６１，ＮチャネルＭＯＳＦＥＴ６２はｇ
ｍが小さく、インバータ３５，３６，７３、ＮＡＮＤ回
路７１，６５，４１，５１、ＮＯＲ回路７２，６６，４
２，５２を構成するトランジスタはｇｍが小さい。
【００５２】尚、インバータ３５、３６、ＮＡＮＤ回路
７１、６５、ＮＯＲ回路７２、６６は遅延素子として動
作するものである。入力端子Ａ、ＥからノードＰ、Ｑ、
Ｒ、Ｓへの遅延が全て等しくなるようにインバータ３
５、３６、ＮＡＮＤ回路７１、６５、ＮＯＲ回路７２、
６６を設計する。
【００５３】電源は２系統、ＶＤＤ１，ＧＮＤ１、ＶＤ
Ｄ２，ＧＮＤ２を用意する。インバータ３５，３６，７
３、ＮＡＮＤ７１，６５，４１，５１、ＮＯＲ回路７
２，６６，４２，５２は電源ＶＤＤ２，ＧＮＤ２を使用
する。サブストレートは全て電源端子ＶＤＤ２，接地端
子ＧＮＤ２に接続されている。
【００５４】ＰチャネルＭＯＳＦＥＴ６１の電流路の一
端は電源端子ＶＤＤ２に接続されており、その電流路の
他端は出力端子Ｙに接続されており、そのゲート電極は
ＮＡＮＤ回路５１の出力端に接続されている。
【００５５】ＮＡＮＤ回路５１の第１の入力端は入力端
子Ａに接続されており、その第２の入力端は制御端子Ｅ
に接続されており、その第３の入力端はインバータ３５
の出力端に接続されている。インバータ３５の入力端は
ＮＡＮＤ回路６５の出力端に接続されている。ＮＡＮＤ
回路６５の第１の入力端は入力端子Ａに接続されてお
り、その第２の入力端は制御端子Ｅに接続されている。
【００５６】ＰチャネルＭＯＳＦＥＴ６３の電流路の一
端は電源端子ＶＤＤ１に接続されており、その電流路の
他端は出力端子Ｙ及びＮチャネルＭＯＳＦＥＴ６４の電
流路の一端に接続されており、そのゲート電極はＮＡＮ
Ｄ回路４１の出力端に接続されている。
【００５７】ＮＡＮＤ回路４１の第１の入力端は入力端
子Ａが接続されており、第２の入力端は制御端子Ｅが接
続されており、第３の入力端はＮＡＮＤ回路７１の出力
端に接続されている。ＮＡＮＤ回路７１の第１の入力端
は入力端子Ａに接続されており、その第２の入力端は制
御端子Ｅに接続されている。
【００５８】ＮチャネルＭＯＳＦＥＴ６２の電流路の一
端は出力端子Ｙに接続されており、その電流路の他端は
接地端子ＧＮＤ２に接続されており、そのゲート電極は
ＮＯＲ回路５２の出力端に接続されている。
【００５９】ＮＯＲ回路５２の第１の入力端はインバー
タ３６の出力端に接続されており、その第２の入力端は
インバータ７３の出力端に接続されており、その第３の
入力端は入力端子Ａに接続されている。
【００６０】インバータ３６の入力端はＮＯＲ回路６６
の出力端に接続されている。ＮＯＲ回路６６の第１の入
力端はインバータ７３の出力端に接続されており、その
第２の入力端は入力端子Ａに接続されている。
【００６１】ＮチャネルＭＯＳＦＥＴ６４の電流路の一
端は出力端子Ｙに接続されており、他端は接地端子ＧＮ
Ｄ１に接続されており、そのゲート電極はＮＯＲ回路４
２の出力端に接続されている。
【００６２】ＮＯＲ回路４２の第１の入力端はＮＯＲ回
路７２の出力端に接続されており、その第２の入力端は
インバータ７３の出力端に接続されており、その第３の
入力端は入力端子Ａに接続されている。
【００６３】ＮＯＲ回路７２の第１の入力端はインバー
タ７３の出力端に接続されており、その第２の入力端は
入力端子Ａに接続されている。インバータ７３の入力端
は制御端子Ｅに接続されている。
【００６４】次に、図７に示す真理値表について説明す
る。Ａは図５に示す入力端子Ａを示し、Ｅは図５に示す
制御端子Ｅを示し、Ｙは出力端子Ｙを示している。Ｈは
ハイレベルを示し、Ｌはロウレベルを示し、ＨＺはハイ
インピーダンス状態、Ｘは未定義を示している。
【００６５】図７に示す真理値表に沿って出力回路３０
０の動作について説明する。まず、図６（ａ）のａ点に
示されるように入力端子Ａにロウレベルの信号が供給さ
れ、図６（ｅ）に示されるように制御端子Ｅにハイレベ
ルの信号が供給される場合について説明する。この場合
は図６（ｖ）に示すようにＮＡＮＤ回路５１の出力信号
はハイレベルであり、ＰチャネルＭＯＳＦＥＴ６１はオ
フする。また、図６の（ｗ）に示すようにＮＯＲ回路５
２の出力信号はハイレベルであり、ＮチャネルＭＯＳＦ
ＥＴ６２はオンする。
【００６６】一方、ＮＡＮＤ回路４１の出力信号は図６
の（ｔ）に示すようにハイレベルであり、ＰチャネルＭ
ＯＳＦＥＴ６３はオフする。また、ＮＯＲ回路４２の出
力信号は図６の（ｕ）に示すようにロウレベルであり、
ＮチャネルＭＯＳＦＥＴ６４はオフする。
【００６７】ＰチャネルＭＯＳＦＥＴ６１はオフ、Ｎチ
ャネルＭＯＳＦＥＴ６２はオン、ＰチャネルＭＯＳＦＥ
Ｔ６３及びＮチャネルＭＯＳＦＥＴ６４がオフしてお
り、出力端子Ｙから出力される信号はロウレベルであ
る。
【００６８】次に、図６（ａ）のｂ点で図６（ｅ）に示
されるように制御端子Ｅにハイレベルの信号が供給さ
れ、また図６（ａ）のようにロウレベルからハイレベル
に変化した場合について説明する。その直後、ＮＡＮＤ
回路７１、ＮＯＲ回路７２、ＮＡＮＤ回路６５、インバ
ータ３５、ＮＯＲ回路６６とインバータ３６の遅延によ
り、ノードＰ、Ｑ、Ｒ、Ｓはそれぞれハイレベル、ハイ
レベル、ロウレベル、ロウレベルを維持する。
【００６９】ＰチャネルＭＯＳＦＥＴ６１がオフ、Ｎチ
ャネルＭＯＳＦＥＴ６２がオフ、ＰチャネルＭＯＳＦＥ
Ｔ６３がオン、ＮチャネルＭＯＳＦＥＴ６４がオフす
る。このとき、電源端子ＶＤＤ１から入力端子ＹにＰチ
ャネルＭＯＳＦＥＴ６３を介して流れるが、電源端子Ｖ
ＤＤ２、接地端子ＧＮＤ２には影響しない。
【００７０】ＮＡＮＤ回路７１、ＮＯＲ回路７２、ＮＡ
ＮＤ回路６５、インバータ３５、ＮＯＲ回路６６とイン
バータ３６の遅延時間が経過すると、ノードＰ、Ｑ、
Ｒ、Ｓはロウレベル、ロウレベル、ハイレベル、ハイレ
ベルとなり、この為、ＮＡＮＤ回路５１の出力信号は図
６の（ｖ）に示すようにロウレベルになり、Ｐチャネル
ＭＯＳＦＥＴ６１はオンする。ＮＯＲ回路５２の出力信
号は図６の（ｗ）に示すようにロウレベルになり、Ｎチ
ャネルＭＯＳＦＥＴ６２はオフする。
【００７１】一方、ＮＡＮＤ回路４１の出力信号は図６
の（ｔ）に示すようにハイレベルであり、ＰチャネルＭ
ＯＳＦＥＴ６３はオフする。また、ＮＯＲ回路４２の出
力信号は図６の（ｕ）に示すようにロウレベルであり、
ＮチャネルＭＯＳＦＥＴ６４はオフする。ＰチャネルＭ
ＯＳＦＥＴ６１はオンし、ＮチャネルＭＯＳＦＥＴ６２
はオフし、ＰチャネルＭＯＳＦＥＴ６３及びＮチャネル
ＭＯＳＦＥＴ６４はオフし、このとき出力端子Ｙの出力
信号はすでにハイレベルなので、電源端子ＶＤＤ２の電
位は大きく変化せず、以後変化するまで、ＰチャネルＭ
ＯＳＦＥＴ６１、ＮチャネルＭＯＳＦＥＴ６２によっ
て、この出力状態が保持し、制御端子Ｅにロウレベルの
信号が供給されている場合は、ノードＰ、Ｔ、Ｒ、Ｑ、
Ｕ、Ｓ、Ｖ、Ｗがそれぞれ図６（ｐ）、（ｔ）、
（ｒ）、（ｑ）、（ｕ）、（ｓ）、（ｖ）と（ｗ）に示
されるように全トランジスタがオフで、この出力回路３
００はハイインピーダンスの状態になる。
【００７２】上述のように、図５に示す出力回路３００
の構成でも、電源端子ＶＤＤ１，接地端子ＧＮＤ１間の
電位は変動するが、電源端子ＶＤＤ２，接地端子ＧＮＤ
２の電位は変動しない。よって、出力回路３００の入力
信号の電位の遷移時に生じるスイッチングノイズの影響
を受けない。
【００７３】
【発明の効果】上記構成により、出力回路の入力信号の
電位の遷移時に生じるスイッチングノイズの影響が小さ
い。これにより、隣接配置されている定常状態にある各
出力回路は、遷移時にある他の出力回路において発生す
るノイズの影響を回避出来る。また、本願の出力回路は
出力トランジスタのオンする速度を遅くする必要が無い
為、高速に動作させることが出来る。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る出力回路を示す図で
ある。
【図２】図１に示す出力回路のタイミングチャートであ
る。
【図３】本発明の第２実施例に係る出力回路を示す図で
ある。
【図４】図３に示す出力回路のタイミングチャートであ
る。
【図５】本発明の第３実施例に係る出力回路を示す図で
ある。
【図６】図５に示す出力回路のタイミングチャートであ
る。
【図７】図５に示す出力回路に係る真理値表である。
【図８】半導体集積回路に備えられる複数の出力回路を
示す図である。
【図９】従来の出力回路を示す図である。
【図１０】従来の別の出力回路を示す図である。
【符号の説明】
１１，１２，２１，２２，６１，６３…ＰチャネルＭＯ
ＳＦＥＴ、１３，１４，２３，２４，６２，６４…Ｎチ
ャネルＭＯＳＦＥＴ、３１〜３３，３５，３６，７３…
インバータ、ＶＤＤ１，ＶＤＤ２…電源端子、ＧＮＤ
１，ＧＮＤ２…接地端子、Ａ，Ｅ…入力端子，Ｄ，Ｙ…
出力端子、４１，５１，６５，７１…ＮＡＮＤ回路、４
２，５２，６６，７２…ＮＯＲ回路、１００，２００，
３００…出力回路。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 電流通路の一端が第１の電源系統に接続
    され、電流通路の他端が出力端に接続され、入力信号の
    電位が定常時に前記出力端の出力電圧を保持する保持ト
    ランジスタと、 前記入力信号が供給され、前記入力信号の電位が定常時
    に前記保持トランジスタを駆動し、前記第１の電源系統
    から出力端に出力信号を出力させる保持トランジスタ制
    御回路と、 電流通路の一端が前記第１の電源系統と異なる第２の電
    源系統に接続され、電流通路の他端が前記出力端に接続
    され、前記入力信号の電位の遷移時に駆動される駆動ト
    ランジスタと、 前記入力信号が供給され、前記入力信号の電位の遷移時
    に前記駆動トランジスタを前記保持トランジスタより先
    に動作させ、前記第２の電源系統により前記出力端に接
    続された負荷を駆動する駆動トランジスタ制御回路と を
    具備する ことを特徴とする半導体回路の出力段に配置さ
    れる出力回路。
  2. 【請求項２】 電流路の一端に第１の電源系統の第１の
    電圧が供給され電流路の他端が出力端子に接続された第
    １のスイッチ手段と、電流路の一端が前記出力端子に接
    続され電流路の他端に第１の電源系統の第２の電圧が供
    給された第２のスイッチ手段とから構成される保持回路
    と、前記入力信号が供給され、前記入力信号の電位が定常時
    に前記第１及び第２のスイッチ手段の制御電極に制御信
    号を供給し、前記第１の電源系統により出力端の電位を
    保持させる 保持制御回路と、電流路の一端に前記第１の電源系統と異なる第２の電源
    系統の第１の電圧が供給され電流路の他端が前記出力端
    子に接続された第３のスイッチ手段と、電流路の一端が
    前記出力端子に接続され、他端に第２の電源系統の第２
    の電圧が供給された第４のスイッチ手段と から構成され
    る駆動回路と、前記入力信号が供給され、前記入力信号の電位の遷移時
    に前記第３及び第４のスイッチ手段の制御電極に制御信
    号を供給して、前記第１、第２のトランジスタより先に
    駆動させ、第２の電源系統により前記出力端に接続され
    た負荷を駆動する駆動制御回路とを具備する ことを特徴
    とする半導体回路の出力段に接続される出力回路。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5493232A (en) * 1992-03-11 1996-02-20 Vlsi Technology, Inc. Disturbance immune output buffer with switch and hold stages
JPH06112801A (ja) * 1992-09-29 1994-04-22 Hitachi Ltd 出力回路
US5426376A (en) * 1993-04-23 1995-06-20 Vlsi Technology, Inc. Noise isolated I/O buffer that uses two separate power supplies
JPH0786897A (ja) * 1993-09-09 1995-03-31 Nec Corp バッファ回路
US5438278A (en) * 1993-09-28 1995-08-01 Advanced Micro Devices, Inc. High speed CMOS output buffer circuit minimizes propagation delay and crowbar current
US5493244A (en) * 1994-01-13 1996-02-20 Atmel Corporation Breakdown protection circuit using high voltage detection
US5568085A (en) * 1994-05-16 1996-10-22 Waferscale Integration Inc. Unit for stabilizing voltage on a capacitive node
US5491429A (en) * 1994-09-16 1996-02-13 At&T Global Information Solutions Company Apparatus for reducing current consumption in a CMOS inverter circuit
US5486782A (en) * 1994-09-27 1996-01-23 International Business Machines Corporation Transmission line output driver
US5614859A (en) * 1995-08-04 1997-03-25 Micron Technology, Inc. Two stage voltage level translator
JP3233580B2 (ja) * 1995-09-05 2001-11-26 シャープ株式会社 レベル変換回路
KR100255962B1 (ko) * 1995-11-03 2000-05-01 윤종용 3-상태회로의 출력 안정화회로
EP0782268B1 (en) * 1995-12-29 2002-04-24 STMicroelectronics S.r.l. Supply voltages switch circuit
JP3693751B2 (ja) * 1996-05-20 2005-09-07 株式会社ルネサステクノロジ ハイ・インピーダンス検出回路、およびインタフェース回路
US5926050A (en) * 1996-07-29 1999-07-20 Townsend And Townsend And Crew Llp Separate set/reset paths for time critical signals
JP3123463B2 (ja) * 1997-05-16 2001-01-09 日本電気株式会社 レベル変換回路
JP2001189423A (ja) * 1999-12-28 2001-07-10 Sanyo Electric Co Ltd 半導体集積回路
TW483258B (en) * 2001-02-22 2002-04-11 Realtek Semiconductor Corp Phase interpolating circuit and the apparatus composed of phase interpolating circuits for generating phase interpolating signal
JP4098159B2 (ja) * 2003-05-28 2008-06-11 オリンパス株式会社 アクチュエータ駆動装置
JP4487559B2 (ja) * 2003-12-18 2010-06-23 株式会社ニコン レベルシフト回路、並びに、これを用いたアクチュエータ装置及び光スイッチシステム
JP4178279B2 (ja) * 2005-01-11 2008-11-12 富士通マイクロエレクトロニクス株式会社 信号検出方法、消費電力制御方法、信号検出装置及び消費電力制御装置
US8466722B2 (en) * 2011-10-28 2013-06-18 International Business Machines Corporation Startup and protection circuitry for thin oxide output stage

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63246925A (ja) * 1987-04-01 1988-10-13 Mitsubishi Electric Corp Ｃｍｏｓ論理回路
JPH0362723A (ja) * 1989-07-31 1991-03-18 Nec Corp 出力バッファ回路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6030152A (ja) * 1983-07-28 1985-02-15 Toshiba Corp 集積回路
JPS63234623A (ja) * 1987-03-23 1988-09-29 Toshiba Corp 半導体集積回路
JPS63234622A (ja) * 1987-03-23 1988-09-29 Toshiba Corp デ−タ出力回路
US4829199A (en) * 1987-07-13 1989-05-09 Ncr Corporation Driver circuit providing load and time adaptive current
US5049763A (en) * 1989-03-22 1991-09-17 National Semiconductor Corporation Anti-noise circuits
JP2616142B2 (ja) * 1990-05-31 1997-06-04 日本電気株式会社 出力回路
US5122690A (en) * 1990-10-16 1992-06-16 General Electric Company Interface circuits including driver circuits with switching noise reduction

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63246925A (ja) * 1987-04-01 1988-10-13 Mitsubishi Electric Corp Ｃｍｏｓ論理回路
JPH0362723A (ja) * 1989-07-31 1991-03-18 Nec Corp 出力バッファ回路

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