JP2000502858A - Ｃｍｏｓアナログスイッチの障害保護 - Google Patents

Abstract

(57)【要約】 ＩＣアナログスイッチに並列出力ＣＭＯＳデバイスを用いた障害保護は、電源電圧を超えるアナログ入力電圧をアナログ出力に接続せず、またこのような障害アナログ入力電圧といずれかの電源端子との間に低インピーダンス経路を生じるようなあらゆるＰ／Ｎ接合の順方向バイアスを防ぐことによって、このようなアナログスイッチを組み込んだ回路の損傷を防ぐことができる。スイッチのコマンド入力がオフの時は常にアナログ入力が電源電圧内にあるかどうかにかかわらずアナログ出力を電気的に浮かし、スイッチのコマンド入力がオンで、アナログ入力が電源電圧範囲内にある時は常にアナログ入力がアナログ出力として与えられるようにし、またスイッチのコマンド入力がオンで、アナログ入力が電源電圧範囲を超えている時は常にアナログ出力を最も近い電源電圧にクランプするための回路が設けられる。本願では、いくつかの実施形態が開示される。

Description

【発明の詳細な説明】 ＣＭＯＳアナログスイッチの障害保護 発明の背景 １．発明の分野： 本発明は、故障検出の分野、より詳しくは、アナログスイッチ、及び例えばマ ルチプレクサ等のようなアナログスイッチが組み込まれたデバイスの故障検出及 び保護に関する。 ２．従来の技術： ＣＭＯＳ技術から生まれた集積回路アナログスイッチは、長年にわたってよく 知られている。図１に示すように、この種のスイッチは、一般に、互いに並列に 接続され、それぞれゲートがディジタル（２状態）制御信号とその補数によって ドライブされるＰ形チャンネルエンハンスメントモード・デバイスとＮ形チャン ネルエンハンスメントモード・デバイスを特徴とする。この相補形デバイスと相 補形ドライブの構成では、これらのデバイスが同時にオン及びオフになり、オン の時は、入力のアナログレベルにかかわらず、スイッチ入力が低インピーダンス を介してスイッチの出力に接続される。特に、この相補形デバイスと相補形ドラ イブでは、スイッチがオンの時、入力信号及び出力信号がどの電源レールに近づ きつつあるかにかかわらず、１つのデバイスがしっかりオンになっていることを 確実ならしめる対称性が得られる。このようなデバイスとドライブの構成は、今 日この種のスイッチ製造において最も広く用いられる方法になっている。 ＣＭＯＳスイッチは、様々なプロセス技術（すなわち、絶縁層アイソレーショ ン、トレンチアイソレーション及び標準的な接合アイソレーション）を用いて製 造することができる。これらの各プロセスにはそれぞれ独自の長所と短所がある が、全てに共通している問題は、最終スイッチ製品に起こるところの一定の不具 合である。この問題は、障害は、部品またはサブシステムの交換をしなければ基 板あるいはシステムを再度動作状態にすることができないような破局的故障では なく、その障害がなくなるか、修復された時点で回復可能な一時的な誤動作しか 生じないようにすることが非常に望ましいので、ユーザのシステムにとって信頼 性の面で大きな影響がある。 ＣＭＯＳアナログスイッチの正常動作は、市販されている個々のデバイスによ って、電圧がそのアナログスイッチに印加される電源電圧以下に限定される。例 えば、プラス／マイナス１５ｖ電源の場合、多くのアナログスイッチはプラス／ マイナス１５ｖまでの入力信号を扱うことができる。ユーザの入力が電源電圧の 範囲内に保たれる限り、アナログスイッチはそれらの部品について説明したデー タシート通りの性能を発揮する。しかしながら、もし入力信号が電源電圧を超え るか（障害条件）、あるいは信号が存在している間に不注意で電源が切られたり すると（障害条件）、そのアナログスイッチは、拡散領域と基板あるいはどちら かの電源接続線に接続された基板中のウェルとの間に形成されるダイオードの比 較的低いインピーダンス源からの順方向バイアスのために破壊されことがある。 たとえスイッチが破壊されないとしても、その障害条件がスイッチの出力に伝わ って、出力に接続されたデバイスが損傷される場合がある。これらの理由のため に、メーカーはこのような条件が生じるのを防ぐよう警告することがしばしばあ る。 どの障害条件も単にアナログスイッチを破壊することがあるだけでなく、スイ ッチの後段にある回路を破壊することもある。誰もシステムでこれらの障害が起 こることを予期して設計する訳ではないが、これらの障害はこの問題が実質上信 頼性の問題となるのに十分な頻度で起こる。接合アイソレーションＣＭＯＳスイ ッチは、今日最もよく売れているタイプのＣＭＯＳスイッチで、その大部分が標 準的な試験時に順序付け上の問題を呈する。この順序付けの問題は、実際、上に 掲げた障害条件の１つ、すなわち信号が存在している間に電源の１つがオフにな るという障害条件に関連したものである。典型的なＮ形基板の接合アイソレーシ ョンＣＭＯＳスイッチにおいては、基板は回路で最も正の電圧にしなければなら ず、これは通常正の電源電圧（すなわち、プラス／マイナス１５ｖ電源システム の場合＋１５ｖ）である。この基板中に作り込まれたＰ形拡散は全て、正の電源 電圧値以下の電圧にしなければならず、そうでないと、デバイスの損傷が起こり 得る。これが起こるメカニズムは、Ｎ形基板中のＰ形拡散によって形成されるＰ ／Ｎ接合にある。これによってカソードがＮ形物質、アノードがＰ形拡散よりな るダイオードが形成される。このＰ／Ｎ接合は、アノード端子がカソード端子に 対して約０．６ｖ以上高い電圧になると、常に順方向バイアスされる。今、Ｎ形 基板が＋１５ｖであると、Ｐ形拡散電圧は１５ｖ＋０．６ｖ＝１５．６ｖより高 くはなり得ず、あるいは、正常な１５ｖ電源がオフ（従ってアース電位、すなわ ち０ｖになる）になった場合、Ｐ形拡散電圧は０ｖ＋０．６ｖ＝０．６ｖより高 くなることはできない。 正常動作の場合、この種のスイッチは電源電圧の範囲内でどのような信号でも 扱うことができ、スイッチの損傷を生じることはない。もし、正の電源電圧がま だ印加されていない時に０．６ｖ以上の信号が供給されるシーケンスが起こると 、障害条件が存在することになり、恐らく損傷が起こる結果になる。スイッチは 、正及び／または負の電源ターンオンが信号ターンオンよりほんの数マイクロ秒 遅れても、損傷され得る。従って、全ての試験機器のセットアップは、最も正の 電源をまずオンにし、その後他の電圧を印加できるようにしなければならない。 制御された試験環境については、そのようにプログラムすることができるものの 、試験機器の現場使用はより難しい問題になっている。 Ｎ形基板中にＰ形ウェルを拡散させた後、そのＰ形ウェル中にＮ形拡散を作り 込むことによってＮ形チャンネルを形成する場合も、同様の状況が起こる。Ｐ形 ウェル（Ｎ形チャンネルのボディ）を一般的におこなわれているように最も負の 電圧にするならば、ソースまたはドレイン（Ｐ形ウェル中のＮ形拡散）は、その Ｐ形ウェル電圧に比べて決して０．６ｖより大きく負になってはならない。プラ ス／マイナス１５ｖ電源システムの場合、これはＮ形チャンネルボディが−１５ ｖになって、ソースあるいはドレインは−１５．６ｖより低くすることはできず 、そうでないと、恐らく損傷が起こる結果になるということを意味する。すぐ上 に説明した＋１５ｖの場合同様、Ｎ形チャンネルデバイスのソースまたはドレイ ンに負の信号がある間に−１５ｖ電源が不注意によってオフになった場合、それ らの負の信号はほぼ−０．６ｖより小さくなければならず、そうでないと損傷が 生じ得る。この場合は、ダイオードはＰ形ウェル中のＮ形拡散によって形成され る。 当業界における既存の障害条件については一定の部分的な解決策がある。それ は、Ｎ形チャンネル、Ｐ形チャンネル、Ｎ形チャンネルデバイスの直列構成を使 うことである。実際、これによれば、上に述べたようないずれかの障害によって デバイスが破壊されるのを防ぐことができる。しかしながら、この方式には、電 源電圧値より個々のＮ形及びＰ形チャンネルデバイスのしきい値だけ低い信号し かスイッチングすることができない（すなわち、Ｎ形またはＰ形チャンネルデバ イスの典型的な１．５ｖしきい値の場合、回路を通じて１５ｖ−１．５ｖ＝１３ ．５ｖまでしかスイッチングすることができない）ので、最高で電源電圧値まで の信号を扱う（回路を通じてそれらの信号をスイッチングする）ことができない という欠点がある。これは、スイッチの一部のユーザにとっては不都合である。 また、スイッチの「オン」抵抗を直列構成を用いる場合の保証最大値より必ず小 さくするために使われるチップ面積が、Ｎ形とＰ形チャンネルの並列構成を形成 するために使用されるチップ面積よりはるかに大きくなる。これは、アナログス イッチの最終チップ寸法及び売価に大きく影響する。 今までは、障害保護の最良の解決策は直列のＮ／Ｐ／Ｎ形チャンネル構造を用 いることであり、最も経済的な回路では並列Ｎ形／Ｐ形チャンネル構造が用いら れてきたが、これらには上に述べたような障害条件に起因する問題があった。 発明の要約 ＩＣアナログスイッチに並列出力ＣＭＯＳデバイスを用いた障害保護は、電源 電圧を超えるアナログ入力電圧をアナログ出力に接続せず、またこのような障害 アナログ入力電圧といずれかの電源端子との間に低インピーダンス経路を生じる ようなあらゆるＰ／Ｎ接合の順方向バイアスを防ぐことによって、このアナログ スイッチを組み込んだ回路の損傷を防ぐことができる。スイッチのコマンド入力 がオフの時は常に、アナログ入力が電源電圧内にあるかどうかにかかわらずアナ ログ出力を電気的に浮かし、スイッチのコマンド入力がオンで、アナログ入力が 電源電圧範囲内にある時は常に、アナログ入力がアナログ出力として与えられる ようにし、またスイッチのコマンド入力がオンで、アナログ入力が電源電圧範囲 を超えている時は常に、アナログ出力を最も近い電源電圧にクランプするための 回路が設けられる。本願では、いくつかの実施形態が開示される。 図面の簡単な説明 図１は、アナログスイッチを形成するためのＮ形チャンネルＭＯＳＦＥＴとＰ 形チャンネルＭＯＳＦＥＴの並列接続構成を示す。 図２は、本発明の好ましい一実施形態で用いられる回路のブロック図である。 図３ａ及び３ｂは、スイッチオン及びスイッチオフ状態における出力段の主要 部の回路図である； 図４ａ及び４ｂは、プラス／マイナス障害条件を示す出力段２４の主要部の回 路図である。 図５は、図２のドライバ／トランスレータ２０及びゲーティング回路２２の詳 細回路図である。 図６は、本発明の好ましい実施形態における実際のスイッチ、クランプ回路、 正側及び負側比較器の回路の回路図である。 図７は、本発明の別の実施形態における実際のスイッチ、クランプ回路、正側 及び負側比較器の回路の回路図である。 図８は、図６及び７の実施形態のような本発明の実施形態において障害条件の 存在を示す出力信号を供給するための付加回路の回路図である。 発明の詳細な説明 本発明は、従来技術における直列構成の障害保護の特徴と従来技術の並列構成 の経済性面での特徴を組み合わせて、新規な並列出力型障害保護設計を得たもの である。この設計の主要な特徴は、障害電圧自体を用いてスイッチを遮断するこ とによって、障害信号がスイッチを通して伝わることもできなければ、スイッチ に損傷を与えることもできないようにしたことにある。本発明の好ましい実施形 態のもう一つの特徴は、入力障害電圧が最も正の電源電圧より高いかあるいは最 も負の電源電圧より低いかに応じて、回路の出力を最も正の電源電圧または最も 負の電源電圧にクランプすることによって、障害条件の方向が回路の望ましい出 力を示す事象における回路の出力の極性を保存することである。 図２は、本発明の好ましい一実施形態で使用する回路のブロック図である。こ のブロック図には、状態がディジタル入力信号（Ｔ²Ｌ入力）によって制御され る本発明の代表的なアナログスイッチが示されている。電源は、−Ｖと＋Ｖ電源 から回路に供給され、これらの電源電圧範囲内でのスイッチングを可能にする。 ドライバ／トランスレータ２０は、入力ディジタルコマンド（Ｔ²Ｌ入力）を 受け取って、そのＴ²Ｌレベルをプラス及びマイナス電源を基準とするＣＭＯＳ レベルに変換する。ドライバ／トランスレータの出力は、ディジタルレベルによ って＋Ｖまたは−Ｖとなる。使用する代表的な論理レベルは０ｖ乃至５ｖの範囲 内にあり、また代表的な＋Ｖ及び−Ｖは、プラス／マイナス３ｖからプラス／マ イナス２０ｖの範囲にある。また、−Ｖをアース（Ｇｎｄ）電圧にすることよっ て、単一電源動作が行われるようになる。 ドライバ／トランスレータ２０に接続されたゲーティング回路２２は、スイッ チの入力がその電源電圧レベル範囲内の正常な入力だけであれば、ドライバ／ト ランスレータの入力レベルを出力段２４へそのまま通過させ、それと同時に出力 段は入力Ｔ²Ｌコマンドに対して応答動作する。ゲーティング回路２２は、ドラ イバ／トランスレータ２０の＋／−Ｖレベルを受け取って、障害条件が全く存在 していない場合、それらの同じレベルを出力段へ出力する。しかしながら、何ら かの形の障害が発生すると、比較器２６がゲーティング回路２２にスイッチを遮 断するよう指示する信号を発生し、その場合、ゲーティング回路２２の出力は出 力段２４のＮ形及びＰ形チャンネルデバイスを共にオフにする。この点に関して は、障害条件が存在する時、Ｎ形チャンネルとＰ形チャンネルデバイスの双方を オフにする必要はないということに留意すべきである。例えば、正の障害の場合 、Ｐ形チャンネルデバイスを遮断することは必要であるが、Ｎ形チャンネルデバ イスは、そのゲートが正の電源電圧になっていても、アナログ出力に障害電圧を 伝えることはない。同様に、Ｎ形障害の場合は、Ｎ形チャンネルデバイスを遮断 することは必要であるが、Ｐ形チャンネルデバイスは、そのゲートが負の電源電 圧になっていても、アナログ出力に障害電圧を伝達しない。 図１に示すように、出力段はＰ形チャンネルＭＯＳＦＥＴと並列に接続された Ｎ形チャンネルＭＯＳＦＥＴからなる。従って、これらのＭＯＳＦＥＴのソース 及びドレインがそれぞれ互いに接続され、その共通のソース側がアナログ入力（ スイッチ入力）、共通のドレイン側がスイッチ出力になっている。これらのデバ イスはエンハンスメントモードＭＯＳＦＥＴであり、そのためにこれらのデバイ スは、ゲート電圧がデバイスのしきい値電圧だけソース電圧を超えると、ターン オンするようになっている。ゲート‐ソース電圧がこのしきい値電圧に等しいか 、しきい値電圧より大きいと、Ｎ形またはＰ形デバイスは「オン」状態を取り、 ゲート‐ソース電圧が０ｖ以下であると、それらのＭＯＳＦＥＴは「オフ」状態 を取る。ここで「オン」とは、スイッチがスイッチ入力をスイッチ出力に伝達す ることを意味し、「オフ」状態とは、入力が出力に伝達されないことを意味する 。 出力ディスエーブル回路２８はスイッチ入力を検出し、入力が電源電圧の限界 範囲内にあれば、何もしない。他方、スイッチ入力が電源電圧範囲外であると（ 障害条件）、出力ディスエーブル回路２８は、その障害電圧が＋Ｖより高いかあ るいは−Ｖより低いかによって、出力のＮ形またはＰ形チャンネルデバイスのど ちらかについて、Ｖｇｓ＝０ｖを発生する（Ｖｇｓは各デバイスのゲート‐ソー ス電圧である）。例えば、障害電圧が＋Ｖより正であると、スイッチのＰ形チャ ンネルデバイスについてＶｇｓ＝０ｖが発生する。Ｎ形チャンネルデバイスのゲ ート‐ソース電圧はしきい値電圧より著しく小さく、そのために、このデバイス はいずれにしてもこの時オフになる。障害電圧が−Ｖより負であると、Ｖｇｓ＝ ０ｖがスイッチのＮ形チャンネルデバイスについて発生し、Ｐ形チャンネルデバ イスは、そのゲート‐ソース電圧がしきい値値より小さいので、この場合オフに なる。（図示の好ましい実施形態の回路２８は、ほぼ０ｖであるＶｇｓを発生す るが、ノンゼロのＶｇｓでＶＴより低いＶｇｓでも作動するように回路を構成す ることも可能である。ほぼＶＴと等しいＶｇｓでも、伝えられる電流を低い値に 限定することができるならば、作動する。） 上記説明は、スイッチオン及びスイッチオフ状態における出力段の主要部の回 路図である図３ａ及び３ｂと、プラス及びマイナスの障害条件を例示した出力段 ２４の主要部の回路図である図４ａ及び４ｂに図解されている。図３ａに示すよ うに、アナログスイッチは、互いに並列に接続されたＮ形チャンネルデバイスＱ ３とＰ形チャンネルデバイスＱ４で構成されている。スイッチがオンの時、Ｎ形 チャンネルデバイスＱ３のゲートは正の電源電圧（この例では＋１５ボルト）に 接続され、Ｐ形チャンネルデバイスＱ４のゲートは負の電源電圧（この例では− １５ボルト）に接続される。これらの２つのデバイスに加えて、Ｎ形チャンネル デバイスＱ２は、ソースがスイッチ入力に接続され、ドレインがＮ形チャンネル デバイスＱ３のゲートに接続されており、Ｎ形チャンネルデバイスＱ２のゲート は負の電源電圧−ボルト１５に接続されている。同様に、Ｐ形チャンネルデバイ スＱ１は、ソースがスイッチ入力に接続され、ドレインがＰ形チャンネルデバイ スＱ４のゲートに接続されており、Ｐ形チャンネルデバイスＱ１のゲートは正の 電源電圧＋１５ボルトに接続されている。この接続構成では、スイッチ入力電圧 レベルが２つの電源電圧範囲内にある限り、デバイスＱ１及びＱ２のゲート‐ソ ース電圧はどちらも各デバイスをオンにするのに必要な電圧と逆になるから、Ｑ １及びＱ２はどちらもオフのままである。このことは、スイッチがオフの時、図 ３ｂの場合にも同じであり、デバイスＱ１及びＱ２のゲート‐ソース電圧はどち らも各デバイスをオンにするのに必要な電圧と逆になっている。 図４ａにおいては、＋３０ｖの障害電圧がスイッチ入力にかかっている（これ は、電源電圧は＋１５ｖと−１５ｖのみであるから、障害条件を表す）。従って 、Ｑ１にはＶｇｓ＝１５ｖ−３０ｖ＝−１５ｖが現れるので、Ｑ１はオンとなり 、そのソースの＋３０ｖがドレインに結合される。これは、Ｑ４（Ｐ形デバイス ）のソースとゲートが共に＋３０ｖで、そのためにＱ４のＶｇｓ＝０ｖとなり、 Ｑ４がオフ状態であるということを意味する。＋３０ｖの障害電圧は比較器２６ （図２）に接続され、比較器の１つがゲーティング回路を制御して、−１５ｖ信 号をＱ３のゲートに接続することによりスイッチのデバイスＱ３を遮断させる。 Ｑ３はエンハンス状態にならないので、Ｑ４同様に「オフ」状態であり、その ために、スイッチは導通状態になく、＋３０ｖの障害電圧はスイッチ出力に接続 されない。さらに、この障害信号については何らかの感知可能な電流が流れる経 路は全くないので（リーク電流のみ）、チップのいずれかの部分を破壊するよう な電力は全く消費されない。 図４ｂは、上記と対比して、−３０ｖの障害電圧がスイッチにかかった場合を 示す。この場合、Ｑ２はエンハンス状態になる（オンになる）ので、−３０ｖが Ｑ３のゲートに現われる。ここで、Ｑ３はＶｇｓ＝０ｖで、「オフ」である。同 時に、この障害によって信号が比較器２６（図２）に送られ、この比較器が、ゲ ーティング回路をしてスイッチのＱ４のゲートを強制的に＋１５ｖにすることに よりＱ４をオフにさせる信号を発生する。Ｑ４はエンハンス状態にならず、また Ｑ３もエンハンス状態にならないので、−３０ｖはスイッチを通って伝達されな い。この場合も、−３０ｖについて感知可能な電流経路はないので（やはりリー ク電流のみ）、電力消費は極めて小さく、チップは損傷されない。 比較器回路は、２つの別個の電圧比較器よりなる。その一方は＋Ｖ、他方は− Ｖをそれぞれ基準電圧として持つ。各比較器は、スイッチ入力をその基準電圧と 比較し、スイッチ入力が基準電圧より高いと、比較器出力よりスイッチを「オフ 」にするための信号がゲーティング回路へ送られる。同時に、比較器回路は、正 の過電圧障害についてはスイッチ出力を＋Ｖにクランプし、負の過電圧障害につ いては−Ｖにクランプする信号をクランプ回路３０に供給する。 クランプ回路の機能は、Ｔ²Ｌ入力信号が通常スイッチを「オン」、すなわち 閉状態にするような信号である場合に、スイッチ出力を電源レールにクランプす ることである。クランプ回路は、スイッチ出力を正の過電圧の場合は＋Ｖに、負 の過電圧の場合は−Ｖにクランプする。クランプ回路は、Ｎ形チャンネルをドラ イブして負の側をクランプするＮＯＲゲート、及びＰ形チャンネルをドライブし て正の側をクランプするＮＡＮＤゲートで構成されている。これらのゲートは、 スイッチが通常オンの場合にのみクランプ回路を作動させる２入力ゲート（比較 器出力及びドライバ／トランスレータ出力を入力とする）である。Ｔ²Ｌ信号が スイッチを通常オフにするような信号である場合は、クランプ回路は作動するこ とができず、この場合、スイッチ出力は電気的に浮いた状態になる。 次に、図５は、図２のドライバ／トランスレータ２０及びゲーティング回路２ ２の詳細な回路図を示したものである。この図では、この後説明する図６と同様 、Ｐ形チャンネルデバイスは、文字“Ｐ”の後に回路中で各デバイスを特定する ための数字の符号を付して示してある。同様に、Ｎ形チャンネルデバイスは、文 字“Ｎ”の後に回路中で各Ｎ形チャンネルデバイスを特定するための数字の符号 を付して示してある。図５に示すように、Ｔ²Ｌ入力信号は、インバータとして 接続 されたデバイスＮ１及びＰ１のゲートに印加され、このインバータの出力は、出 力信号Ｑｉｎと、やはりインバータとして接続されたデバイスＮ２及びＰ２のゲ ートに接続され、後者のインバータは、出力信号Ｑｉｎの反転信号である出力Ｑ ｉｎＢを発生する。これらの信号Ｑｉｎ及びＱｉｎＢはそれぞれデバイスＰ４及 びＰ３のゲートに印加される入力Ｑ及びＱＢにどの順序で接続してもよく、この 接続によれば、どの出力信号をどの入力信号に接続するかによって、Ｔ²Ｌ入力 信号による正または負論理制御が可能になる。あるいは、端子Ｑ及びＱＢは、Ｔ² Ｌ制御入力に代えて直接相補形ＣＭＯＳ制御入力を使うべき場合、そのような 入力として用いることができる。 デバイスＰ３、Ｐ４、Ｎ３及びＮ４は、デバイスＰ３及びＰ４のゲートに相補 形の入力が与えられると、フリップフロップのように動作して、正の電源電圧に 近似した正の電圧または負の電源電圧に近似した負の電圧の信号Ｎｏｎをライン ４０上に供給するように交差接続されている。この交差接続された回路のもう一 方側の脚から生じる信号Ｐｏｎは、Ｎｏｎと逆の状態を有する。正常動作時には 、信号αとβは共にロー（負の電源電圧）であって、デバイスＰ６及びＰ７をオ ンに保ち、デバイスＮ５及びＮ６をオフに保つ。（以下、「ハイ」電圧または状 態は、ほぼ正の電源電圧に等しい電圧を意味し、「ロー」電圧はほぼ負の電源電 圧に等しい電圧を意味するものとする。）従って、ここではインバータとして働 くデバイスＰ５及びＮ７のゲートを制御するライン４０上の電圧は、それぞれデ バイスＰ５またはデバイスＮ７がオンであるかどうかによって、ライン４２上の 電圧をハイまたはローに決定する。ライン４２上の信号は、信号Ｐｏｎに追従し 、信号Ｎｏｎはその反対の状態となる。信号Ｐｏｎは、デバイスＮ２１及びＰ２ ８（図６）を制御して、ハイの時はデバイスＮ２１をオンにすると共にデバイス Ｐ２８をオフにし、ローの時はデバイスＮ２１をオフにすると共にデバイスＰ２ ８をオンにする。信号Ｎｏｎは、デバイスＮ１８及びＰ１７（図６）を制御して 、ハイの時はデバイスＮ１８をオンにすると共にデバイスＰ１７をオフにし、ロ ーの時はデバイスＮ１８をオフにすると共にデバイスＰ１７をオンにする。 ここで、信号αまたはβのどちらかがハイになった場合には、デバイスＰ７ま たはＰ６の一方がオフになり、同時にデバイスＮ５またはＮ６の一方がオンにな って、ライン４２をローに引くが、これは以下の説明から明らかなように、スイ ッチのオフ状態を表すということに留意すべきである。信号α及びβは、図２に 示すように、また図６に詳細に示すように、負側及び正側比較器２６の出力であ る。 ライン４２上の信号は、インバータとして接続されたデバイスＰ８及びＮ８の ゲートに印加され、このインバータの出力はデバイスＰ１０及びＮ９のゲートに 接続されている。これらのデバイスは、やはりインバータとして接続されている が、ただしこの場合は、デバイスＰ９とダイオードＤ１がデバイスＰ１０とＮ９ のドレイン間に直列接続されている点が異なる。動作については、デバイスＰ１ ０及びＮ９のゲートがローになると、デバイスＰ１０がオンになり、デバイスＮ ９オフになる。これによってデバイスＰ９のソースがハイに引かれ、Ｐ９がオン になって、ライン４４をハイに引く。Ｐ１０及びＮ９のゲートの電圧がハイにな ると、デバイスＮ９はオンになり、デバイスＰ１０はオフになる。これによって ライン４４はダイオードＤ１を介してローになるが、ここでは、このダイオード があるために、ライン４４は同じラインに接続された他の何らかのドライブ源に よって、容易により低く（負の電源電圧、この場合−１５ボルトより低く）ドラ イブされるということに留意すべきである。その点で、ライン４４は、以下の説 明でわかるように、スイッチのＮ形チャンネルデバイスのゲートのドライブ電圧 を与えることになる。 また、ライン４４はインバータとして接続されたデバイスＰ１１及びＮ１０の ゲートにも接続されており、ダイオードＤ２とデバイスＮ１１をデバイスＰ１１ 及びＮ１０と直列に入れた構成は、ダイオードＤ１及びデバイスＰ９が負の電源 電圧に関して果たすのと同じ機能を正の電源電圧に関して与えるものである。よ り具体的に言うと、デバイスＰ１１がオンで、デバイスＮ１０がオフの時、ダイ オードＤ２は、スイッチのＰ形チャンネルデバイスのゲートに接続されたライン ４６を正の電源電圧よりほんの僅かだけ低い電圧に引く。しかしながら、ダイオ ードＤ２があるために、ライン４６上の他のどのドライブ源でもこのラインを容 易に正の電源電圧より高い電圧にドライブすることができる。最後に、ライン４ ４は、ダイオードＤ３を介してスイッチのＮ形ボディに接続されたデバイスＮ１ ３を制御するためのインバータとして接続されたデバイスＰ１２及びＮ１２にも 接続されている。ライン４２がハイ（スイッチオン）の時、ライン４４もハイで 、スイッチのＮ形チャンネルデバイス（図６のデバイスＮ１４）のゲートをハイ に保持することによってこのデバイスをオンに保ち、ライン４６はローで、スイ ッチのＰ形チャンネルデバイス（図６のデバイスＰ１３）のゲートをローに保持 することによってこのデバイスをやはりオンに保つ。同時に、デバイスＮ１３の ゲートはローに保持され、そのためにＮ１３はオフになる。しかしながら、ライ ン４２がローの時、ライン４４はローになり（かつ容易により低い電圧にドライ ブされる）、ライン４６はハイになって（かつ容易により高い電圧にドライブさ れる）、正常動作ではスイッチのＰ形チャンネル及びＮ形チャンネルデバイスを オフに保つ。これによって、アナログ出力は電気的に浮いた状態になり、別のデ バイスが多くのシステムで同じラインを制御することが可能になる。 次に、図６は、実際のスイッチ、クランプ回路、及び正側／負側比較器の回路 を示したものである。正側比較器では、デバイスＰ２４、Ｐ２５、Ｎ２７及びＮ ２８よりなる比較器回路の電流源として機能するデバイスＮ２６を介して所定の 電流（信号レベル）を確保するために、点Ｂにバイアスが与えられる。特に、デ バイスＮ２７とＮ２８を流れる電流の和はデバイスＮ２６を流れる電流に等しい 。しかしながら、デバイスＮ２７を流れる電流は、デバイスＰ２４によって電流 ミラー状にデバイスＰ２５に流される。 その結果、デバイスＮ２７のゲートが正の電源電圧（この例では＋１５ボルト） に接続され、アナログ入力がデバイスＮ２８のゲートに接続されていることによ り、アナログ入力が＋１５ボルトより低いときは常にデバイスＮ２７はオンにな り、デバイスのＮ２８はオフになるので、デバイスＮ２７によってデバイスＮ２ ６を流れる電流が供給されるようになっている。このデバイスＮ２７を流れる電 流は、デバイスＰ２４によって電流ミラー状にデバイスＰ２５に流される。従っ て、アナログ入力が正の電源電圧である＋１５ボルトより低い時は、デバイスＰ ２５を流れる電流がデバイスＮ２８を流れる電流より小さくなり、ライン４８が ほぼ正の電源電圧に等しいレベルに引き上げられることによって、デバイスＰ２ ３はオフに保持される。デバイスＮ２５の電流のために、信号βはローに保持さ れる。他方、アナログ入力が正の電源電圧、この例では＋１５ボルトを超えると 常にデバイスＮ２８はオンになり、デバイスＮ２７はオフになるので、デバイス Ｎ２６を流れる電流は今度はデバイスＮ２８によって供給されるようになる。デ バイスＰ２４によって電流ミラー状にデバイスＰ２５に流されるデバイスＮ２７ を流れる電流に対して、デバイスＮ２８を流れる電流はライン４８をローに引き 、デバイスＰ２３をオンにする。デバイスＮ２５を流れる電流は所定の比較的低 い値に限定されるので、デバイスＰ２３がオンになると、信号βがハイ（ほぼ正 の電源電圧）に引かれることによって、障害条件の存在が指示される。前述した ように、これによってデバイスＮ６がオンになり、デバイスＰ６（図５参照）が オフになって、ライン４２をローに引き、あたかもＴ²Ｌ入力信号がスイッチを オフにしようとするかのように、ライン４４及び４６を２つのスイッチデバイス Ｎ１４及びＰ１３（図６）をそれぞれオフにする方向にドライブする。 負側比較器は、本質的にすぐ上に説明した正側比較器を逆にしたものであり、 実際回路は正側比較器を裏返し、Ｐ形チャンネルデバイスとＮ形チャンネルデバ イスを互いに入れ替えた構成を有する。点ＡのバイアスがＰ形チャンネルデバイ スＰ２０を流れる電流を設定し、比較デバイスＰ２１及びＰ２２と、デバイスＮ ２３及びＮ２４によって形成される電流ミラーにそれらの動作に必要な電流を供 給する。通常は、やはり電流源として接続されたデバイスＰ１９は、ライン５０ を正の電源電圧に引いて、デバイスＰ１８をオフにし、デバイスＮ１９をオンに して、信号αをローに保持する。しかしながら、アナログ入力が負の電源電圧よ り低くなると、デバイスＰ２１がオフになり、デバイスＮ２３及びＮ２４の電流 ミラーを流れる電流を遮断するので、デバイスＮ２２のゲートがハイに引かれ、 デバイスＮ２２がオンになり、ライン５０がローに引かれる。これによってデバ イスＮ１９はオフになり、デバイスＰ１８がオンになって、信号αがハイに引か れ、障害条件の存在を指示する。 図６で、デバイスＰ１４、Ｎ１５、Ｎ１４及びＰ１３は、図３ａ及びｂ、４ａ 及びｂのデバイスＱ１、Ｑ２、Ｑ３及びＱ４にそれぞれ対応する。図６に示すよ うに、アナログ入力は、デバイスＰ１４及びＮ１５のソースに結合されるが、こ れらの４つのデバイスの動作は、前に図３ａ及びｂ、４ａ及びｂを参照して説明 した動作と同様である。 本願で開示した特定の実施形態においては、前述したように、アナログ入力が 負の電源電圧より低くなると信号αがハイになり、またアナログ入力が正の電源 電圧より高くなると、信号βがハイになる。正常動作においては、α及びβはど ちらもローであり、ライン５０上の信号はハイである。ライン５０のハイは、デ バイスＰ１６をオフにし、デバイスＮ１７をオンにして、デバイスＮ１６のゲー トをローに保持してデバイスＮ１６をオフに保持することにより、信号Ｎｏｎの 状態にかかわらず、アナログ出力の電圧に影響を及ぼそうとする作用を防ぐよう になっている。また、βがローであると、デバイスＰ２９がオン、デバイスＮ２ ０がオフに保持され、デバイスＰ１５のゲートをハイに保持してデバイスＰ１５ をオフに保持することにより、同じく信号Ｐｏｎの状態にかかわらず、アナログ 出力の電圧に影響を及ぼそうとする作用を防ぐようになっている。 次に、アナログ入力が負の電源電圧より低くなって、ライン５０上の信号がロ ーにドライブされ、信号αをハイにドライブする場合について考える。ライン５ ０上のロー信号はデバイスＰ１６をオンにし、デバイスＮ１７をオフにする。こ の場合、デバイスＮ１６のゲートの状態は信号Ｎｏｎによって決まる。Ｎｏｎが スイッチ「オン」状態に対応してローならば、デバイスＰ１７がオンで、デバイ スＮ１８はオフであり、デバイスＮ１６のゲートをハイに引いて、デバイスＮ１ ６をオンにする。これによって、アナログ出力は、負のアナログ入力過電圧条件 に応答して負の電源電圧の−１５ｖに結合され、出力は負の電源電圧にクランプ される。Ｎｏｎが、スイッチ「オフ」状態に対応してハイならば、デバイスＰ１ ７はオフで、デバイスＰ１８がオンであり、デバイスＮ１６のゲートをローに引 いてデバイスＮ１６をオフにすることにより、アナログ出力の電圧に影響を及ぼ そうとする作用を防ぐようになっている。 アナログ入力が正の電源電圧より高くなると、βがハイになって、デバイスＰ ２９をオフにし、デバイスＮ２０をオンにする。この場合、デバイスＰ１５のゲ ートの状態は信号Ｐｏｎによって決まる。Ｐｏｎが、スイッチ「オン」状態に対 応してハイならば、デバイスＮ２１がオンで、デバイスＰ２８がオフであり、デ バイスＰ１５のゲートをローに引いて、デバイスＰ１５をオンにする。これによ って、アナログ出力は正のアナログ入力過電圧条件に応答して正の電源電圧の＋ １５ｖに結合され、出力は正の電源電圧にクランプされる。他方、Ｐｏｎが、ス イッチ「オフ」状態に対応してローならば、デバイスＰ２８はオンで、デバイス Ｎ２１がオフであり、デバイスＰ１５のゲートをハイに引いてデバイスＰ１５オ フにすることにより、アナログ出力の電圧に影響を及ぼそうとする作用を防ぐよ うになっている。 耐障害型アナログスイッチを得るための上記の電気的構成は、ほぼどのような プロセスを用いる場合でも効果的に使用することができる。しかしながら、標準 的な接合アイソレーション型ＣＭＯＳプロセスのような場合については、一定の 特殊なステップが必要なこともある。その場合、出力Ｐ形チャンネル（図２のＱ ４、図６のＰ１３）をアイソレートしなければならず、また図２でディスエーブ ルＰ形チャンネルＱ１及び図６のＰ１４もアイソレートしなければならない。こ れは、ダブルエピタキシャルプロセスを用い、埋め込みタブを２つのＰ形チャン ネルの下に置くことによって容易に達成することができる。これらの埋め込みタ ブは通常のＰ形ウェル拡散に接続されて、Ｐ形チャンネルを回路の他の部分に対 して効果的にアイソレートする。次に、Ｐ形ウェルを−Ｖに取って、Ｐ形チャン ネルを接合アイソレートする。同様に、アイソレーション型Ｎ形チャンネルとＰ 形チャンネルのボディ接続が可能なシングルエピタキシャルプロセスを用いるこ ともできる。同じく、トレンチアイソレーション型プロセスを用いることも可能 である。 このように、本発明によれば、全てのアナログスイッチへの適用性があり、か つ全てのアナログスイッチの信頼性を劇的に向上させる耐障害性能が得られる。 このように改善された信頼性から得られるところは、ユーザにとっても、メーカ ーにとっても大きい。本発明によれば、通常の取り扱いや試験ミスによってデバ イスが破壊されることがないので、損傷したプリント回路基板を修理するための 時間が節約され、上に述べたようなＣＭＯＳ順序付けの問題がなく、製造設備の 歩留まりが改善される。 図６に示す実施形態においては、障害電圧は正の電源電圧を超えるか、または 負の電源電圧より低い入力電圧にしている。また、障害の発生と同時に、アナロ グ出力電圧は、障害が正の電源電圧を超えるアナログ入力電圧によって引き起こ された場合は正の電源電圧にクランプされ、障害が負の電源電圧より低いアナロ グ入力電圧によって引き起こされた場合は、負の電源電圧にクランプされる。し かしながら、ここで、障害条件が存在するかどうかを決定するための境界線は電 源電圧以外の電圧であってもよいということに留意すべきである。また、障害条 件の発生時に出力をクランプする電圧も、電源電圧以外の電圧であってもよい。 特殊な例としては、図７で、デバイスＮ２７のゲートは障害電圧ＶＦ＋に接続さ れ、デバイスＰ２１のゲートは障害電圧ＶＦ−に接続されているということに留 意すべきである。従って、これらの電圧ＶＦ＋及びＶＦ−は、アナログ入力電圧 がそれぞれそれより上及び下であれば、障害電圧であると見なされる正及び負の 電圧を規定する。ＶＦ＋及びＶＦ−は、同じ大きさであってもよいということは 明白であるが、これは特別な要件ではなく、ユーザが集積回路から端子を引き出 すことによって選択することができる。 また、図７の実施形態では、図から明らかなように、デバイスＮ１６のソース は負のクランプ電圧ＶＣＬ−に接続され、デバイスＰ１５のドレインは正のクラ ンプ電圧ＶＣＬ＋に接続されている。これらの電圧ＶＣＬ＋及びＶＣＬ−は、必 要に応じて、それぞれプラス及びマイナスの電源電圧と異なっていてもよく、ま た同じ大きさであってもなくてもよい。この場合も、これらの電圧の端子を引き 出すことによって、ユーザがクランプ電圧を選択することができる。 最後に、集積回路のもう１つの出力端子から障害表示信号を供給し、その信号 を用いて、例えば、障害発生時にそれ自体は本発明のような障害保護手段を持た ないシステムの他の部分を制御することによって、それらのシステムの他の部分 を保護するようにすることが望ましい。そのためには、図８の回路を集積回路の 一部として用いることによって、障害条件の存在を検出し、これに応答して出力 を得ることが可能である。この回路は図６または７の集積回路の一部として用い ることができるが、解りやすくするために別途に図示したものである。この回路 は障害信号電圧ＶＦＳ＋及びＶＦＳ−に接続されており、これらの電圧はそれぞ れ正及び負の電源電圧でもあるいは他の任意の電圧であってもよく、負の障害信 号電圧ＶＦＳ−は正の障害信号電圧ＶＦＳ＋より低い。通常は、標準的な論理レ ベルを使用するが、これは必ずしも必須ではない。アプリケーションによっては 、負の障害信号電圧ＶＦＳ−を回路のアース電圧に取り、正の障害信号電圧ＶＦ Ｓ＋を正の電源電圧あるいはそれより低い一定の正の電圧にすることが望ましい 場合もある。いずれにしても、前に述べたように、障害条件がない時は、α及び βはどちらも図２、６及び７の比較器によってローに保持される。従って、障害 条件がなければ、図８のデバイスＰ３０及びＰ３１はオン、デバイスＮ２９及び Ｎ 障害信号電圧ＶＦＳ＋とほぼ同じ電圧）。しかしながら、αまたはβがハイにな って、障害条件の存在を指示すると、デバイスＰ３０及びＰ３１の一方がオフに の障害の存在を知らせる。この障害信号出力を使用する場合、出力クランプは、 集積回路の一部として組み入れず、集積回路の外で行うこともできる。これに代 えて、あるいはこれに加えて、信号α及びβは集積回路外から導入して、障害の 方向に応答する出力クランプを集積回路の一部として組み入れる代わりに、集積 回路外で行うことができるようにしてもよい。 最後に、本願で開示した本発明の実施形態においては、アナログ入力電圧が正 の障害電圧より高い時は、スイッチのＰ形チャンネルデバイスのゲートをアナロ グ入力電圧に接続し、アナログ入力電圧が負の障害電圧より低い時は、スイッチ のＮ形チャンネルデバイスのゲートをアナログ入力電圧に接続する。しかしなが ら、本発明は、これに代えて、アナログ入力が正の障害電圧より高い電圧を有す る時は、スイッチのＰ形チャンネルデバイスのゲートをアナログ入力電圧とほぼ 等しい電圧に接続し、アナログ入力が負の障害電圧より低い電圧を有する時は、 スイッチのＮ形チャンネルデバイスのゲートをほぼアナログ入力電圧と等しい電 圧に接続することによっても実施することができる。 以上、本発明をその特定の実施形態に関して開示し、説明したが、本発明は、 その精神及び範囲を逸脱することなく、様々な形に変更することができ、種々の 実施形態で実施することができるということは、当業者ならば容易に理解できる ところである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーティン，テリー アメリカ合衆国・95136・カリフォルニア 州・サン ホゼ・バラレイ プレイス・ 5129

Claims (1)

1. 【特許請求の範囲】 １．第１の電源電圧及び該第１の電源電圧より低い第２の電源電圧に基づいて動 作するアナログ入力及びアナログ出力を有するアナログスイッチに障害保護を講 じる方法において： 各々ソース、ドレイン及びゲート有すると共に、該ソースが互いに結合されか つ該ドレインが互いに結合された第１のＰ形チャンネルデバイスと第１のＮ形チ ャンネルデバイスとを有し； （ａ）アナログ入力が上記第１と第２の電源電圧の間の電圧を有する場合； スイッチのコマンド入力がオンの時は、上記第１のＰ形チャンネルデバ イスのゲートを上記第２の電源電圧に、上記第１のＮ形チャンネルデバイスのゲ ートを上記第１の電源電圧にそれぞれ接続し、 スイッチのコマンド入力がオフの時は、上記第１のＰ形チャンネルデバ イスのゲートを該第１の電源電圧に、また上記第１のＮ形チャンネルデバイスの ゲートを該第２の電源電圧にそれぞれ接続するステップと； （ｂ）アナログ入力が上記第１の電源電圧より高い電圧を有する場合は、上記 第１のＰ形チャンネルデバイスのゲートを上記アナログ入力電圧に接続するステ ップと； （ｃ）アナログ入力が上記第２の電源電圧より低い電圧を有する場合は、上記 第１のＮ形チャンネルデバイスのゲートをアナログ入力電圧に接続するステップ と； を具備した方法。 ２．アナログ入力が上記第１の電源電圧より高い電圧を有する時は、上記第１の Ｎ形チャンネルデバイスのゲートを上記第２の電源電圧に接続し、アナログ入力 が上記第２の電源電圧より低い電圧を有する時は、上記第１のＰ形チャンネルデ バイスのゲートを上記第１の電源電圧に接続するステップをさらに具備した請求 項１記載の方法。 ３．アナログ入力が上記第１の電源電圧より高い電圧を有する時、上記第１のＰ 形チャンネルデバイスのゲートを上記アナログ入力電圧に接続する上記ステップ が、ソースが上記アナログ入力電圧に接続され、ドレインが上記第１のｐチャネ ルデバイスのゲートに接続され、ゲートが上記第１の電源電圧に接続された第２ のＰ形チャンネルデバイスを設けるステップよりなる請求項１の方法。 ４．アナログ入力が上記第２の電源電圧より低い電圧を有する時、上記第１のＮ 形チャンネルデバイスのゲートを上記アナログ入力電圧に接続するステップが、 ソースがアナログ入力電圧に接続され、ドレインが上記第１のＮ形チャンネルデ バイスのゲートに接続され、ゲートが上記第２の電源電圧に接続された第２のＮ 形チャンネルデバイスを設けるステップよりなる請求項１記載の方法。 ５．アナログ入力が上記第１の電源電圧より高い電圧を有する時、上記アナログ 出力を上記第１の電源電圧に接続するステップをさらに具備した請求項１記載の 方法。 ６．アナログ入力が上記第２の電源電圧より低い電圧を有する時、上記アナログ 出力を上記第２の電源電圧に接続するステップをさらに具備した請求項１記載の 方法。 ７．アナログ入力が上記第１の電源電圧より高い電圧を有するか、あるいは上記 第２の電源電圧より低い電圧を有するかを指示する論理信号を供給するステップ をさらに具備した請求項１の方法。 ８．アナログ入力が上記第１の電源電圧より高い電圧を有することを指示する第 １の信号を供給すると共に、アナログ入力が上記第２の電源電圧より低い電圧を 有することを指示する第２の信号を供給するステップをさらに具備した請求項１ 記載の方法。 ９．第１の電源電圧に接続される第１の電源端子及び該第１の電源電圧より低い 第２の電源電圧に接続される第２の電源端子を有する障害保護型アナログスイッ チにおいて： 各々ソース、ドレイン及びゲート有すると共に、該ソースが互いに結合され、 かつ該ドレインが互いにまたアナログスイッチ出力に結合された第１のＰ形チャ ンネルデバイス及び第１のＮ形チャンネルデバイスと； 各々ソース、ドレイン及びゲートを有する第２のＰ形チャンネルデバイス及び 第２のＮ形チャンネルデバイスと； を具備し、 上記第２のＰ形チャンネルデバイスのソースがアナログ入力に接続され、該第 ２のＰ形チャンネルデバイスのドレインが上記第１のＰ形チャンネルデバイスの ゲートに接続され、該第２のＰ形チャンネルデバイスのゲートが正の電源端子に 接続されており； 上記第２のＮ形チャンネルデバイスのソースがアナログ入力に接続され、該第 ２のＮ形チャンネルデバイスのドレインが上記第１のＮ形チャンネルデバイスの ゲートに接続され、該第２のＮ形チャンネルデバイスのゲートが負の電源端子に 接続されている； 障害保護型アナログスイッチ。 １０．スイッチのコマンド入力がオンの時は、上記第１のＰ形チャンネルデバイ スのゲートを上記第２の電源電圧に接続し、上記第１のＮ形チャンネルデバイス のゲートを上記第１の電源電圧接続するため、及びスイッチのコマンド入力がオ フの時は、該第１のＰ形チャンネルデバイスのゲートを該第１の電源電圧より高 い電圧にドライブし、かつ該第１のＮ形チャンネルデバイスのゲートを該第２の 電源電圧より低い電圧にドライブすることができるようにして、該第１のＰ形チ ャンネルデバイスのゲートを該第１の電源電圧に、また該第１のＮ形チャンネル デバイスのゲートを該第２の電源電圧に接続するための回路をさらに具備した請 求項９記載の障害保護型アナログスイッチ。 １１．各々ソース、ドレイン及びゲートを有する第１及び第２のＰ形チャンネル デバイスと、第１及び第２のＮ形チャンネルデバイスとを具備し、これら４つの 全てのデバイスのソースが、互いに接続されかつアナログスイッチ入力端子に接 続されており、該第１のＰ形チャンネルデバイスと該第１のＮ形チャンネルデバ イスのドレインが互いに接続されかつアナログスイッチ出力端子に接続されてお り、該第２のＰ形チャンネルデバイス及び該第２のＮ形チャンネルデバイスのド レインがそれぞれ該第１のＰ形チャンネルデバイス及び該第１のＮ形チャンネル デバイスのゲートに接続されており、該第２のＰ形チャンネルデバイス及び該第 ２のＮ形チャンネルデバイスのゲートがそれぞれ第１の電圧に接続される第１の 端子及び該第１の電圧より低い第２の電圧に接続される第２の端子に接続されて いるアナログスイッチ。