JP2000502858A - Cmosアナログスイッチの障害保護 - Google Patents
Cmosアナログスイッチの障害保護Info
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Abstract
(57)【要約】
ICアナログスイッチに並列出力CMOSデバイスを用いた障害保護は、電源電圧を超えるアナログ入力電圧をアナログ出力に接続せず、またこのような障害アナログ入力電圧といずれかの電源端子との間に低インピーダンス経路を生じるようなあらゆるP/N接合の順方向バイアスを防ぐことによって、このようなアナログスイッチを組み込んだ回路の損傷を防ぐことができる。スイッチのコマンド入力がオフの時は常にアナログ入力が電源電圧内にあるかどうかにかかわらずアナログ出力を電気的に浮かし、スイッチのコマンド入力がオンで、アナログ入力が電源電圧範囲内にある時は常にアナログ入力がアナログ出力として与えられるようにし、またスイッチのコマンド入力がオンで、アナログ入力が電源電圧範囲を超えている時は常にアナログ出力を最も近い電源電圧にクランプするための回路が設けられる。本願では、いくつかの実施形態が開示される。
Description
【発明の詳細な説明】
CMOSアナログスイッチの障害保護
発明の背景
1.発明の分野:
本発明は、故障検出の分野、より詳しくは、アナログスイッチ、及び例えばマ
ルチプレクサ等のようなアナログスイッチが組み込まれたデバイスの故障検出及
び保護に関する。
2.従来の技術:
CMOS技術から生まれた集積回路アナログスイッチは、長年にわたってよく
知られている。図1に示すように、この種のスイッチは、一般に、互いに並列に
接続され、それぞれゲートがディジタル(2状態)制御信号とその補数によって
ドライブされるP形チャンネルエンハンスメントモード・デバイスとN形チャン
ネルエンハンスメントモード・デバイスを特徴とする。この相補形デバイスと相
補形ドライブの構成では、これらのデバイスが同時にオン及びオフになり、オン
の時は、入力のアナログレベルにかかわらず、スイッチ入力が低インピーダンス
を介してスイッチの出力に接続される。特に、この相補形デバイスと相補形ドラ
イブでは、スイッチがオンの時、入力信号及び出力信号がどの電源レールに近づ
きつつあるかにかかわらず、1つのデバイスがしっかりオンになっていることを
確実ならしめる対称性が得られる。このようなデバイスとドライブの構成は、今
日この種のスイッチ製造において最も広く用いられる方法になっている。
CMOSスイッチは、様々なプロセス技術(すなわち、絶縁層アイソレーショ
ン、トレンチアイソレーション及び標準的な接合アイソレーション)を用いて製
造することができる。これらの各プロセスにはそれぞれ独自の長所と短所がある
が、全てに共通している問題は、最終スイッチ製品に起こるところの一定の不具
合である。この問題は、障害は、部品またはサブシステムの交換をしなければ基
板あるいはシステムを再度動作状態にすることができないような破局的故障では
なく、その障害がなくなるか、修復された時点で回復可能な一時的な誤動作しか
生じないようにすることが非常に望ましいので、ユーザのシステムにとって信頼
性の面で大きな影響がある。
CMOSアナログスイッチの正常動作は、市販されている個々のデバイスによ
って、電圧がそのアナログスイッチに印加される電源電圧以下に限定される。例
えば、プラス/マイナス15v電源の場合、多くのアナログスイッチはプラス/
マイナス15vまでの入力信号を扱うことができる。ユーザの入力が電源電圧の
範囲内に保たれる限り、アナログスイッチはそれらの部品について説明したデー
タシート通りの性能を発揮する。しかしながら、もし入力信号が電源電圧を超え
るか(障害条件)、あるいは信号が存在している間に不注意で電源が切られたり
すると(障害条件)、そのアナログスイッチは、拡散領域と基板あるいはどちら
かの電源接続線に接続された基板中のウェルとの間に形成されるダイオードの比
較的低いインピーダンス源からの順方向バイアスのために破壊されことがある。
たとえスイッチが破壊されないとしても、その障害条件がスイッチの出力に伝わ
って、出力に接続されたデバイスが損傷される場合がある。これらの理由のため
に、メーカーはこのような条件が生じるのを防ぐよう警告することがしばしばあ
る。
どの障害条件も単にアナログスイッチを破壊することがあるだけでなく、スイ
ッチの後段にある回路を破壊することもある。誰もシステムでこれらの障害が起
こることを予期して設計する訳ではないが、これらの障害はこの問題が実質上信
頼性の問題となるのに十分な頻度で起こる。接合アイソレーションCMOSスイ
ッチは、今日最もよく売れているタイプのCMOSスイッチで、その大部分が標
準的な試験時に順序付け上の問題を呈する。この順序付けの問題は、実際、上に
掲げた障害条件の1つ、すなわち信号が存在している間に電源の1つがオフにな
るという障害条件に関連したものである。典型的なN形基板の接合アイソレーシ
ョンCMOSスイッチにおいては、基板は回路で最も正の電圧にしなければなら
ず、これは通常正の電源電圧(すなわち、プラス/マイナス15v電源システム
の場合+15v)である。この基板中に作り込まれたP形拡散は全て、正の電源
電圧値以下の電圧にしなければならず、そうでないと、デバイスの損傷が起こり
得る。これが起こるメカニズムは、N形基板中のP形拡散によって形成されるP
/N接合にある。これによってカソードがN形物質、アノードがP形拡散よりな
るダイオードが形成される。このP/N接合は、アノード端子がカソード端子に
対して約0.6v以上高い電圧になると、常に順方向バイアスされる。今、N形
基板が+15vであると、P形拡散電圧は15v+0.6v=15.6vより高
くはなり得ず、あるいは、正常な15v電源がオフ(従ってアース電位、すなわ
ち0vになる)になった場合、P形拡散電圧は0v+0.6v=0.6vより高
くなることはできない。
正常動作の場合、この種のスイッチは電源電圧の範囲内でどのような信号でも
扱うことができ、スイッチの損傷を生じることはない。もし、正の電源電圧がま
だ印加されていない時に0.6v以上の信号が供給されるシーケンスが起こると
、障害条件が存在することになり、恐らく損傷が起こる結果になる。スイッチは
、正及び/または負の電源ターンオンが信号ターンオンよりほんの数マイクロ秒
遅れても、損傷され得る。従って、全ての試験機器のセットアップは、最も正の
電源をまずオンにし、その後他の電圧を印加できるようにしなければならない。
制御された試験環境については、そのようにプログラムすることができるものの
、試験機器の現場使用はより難しい問題になっている。
N形基板中にP形ウェルを拡散させた後、そのP形ウェル中にN形拡散を作り
込むことによってN形チャンネルを形成する場合も、同様の状況が起こる。P形
ウェル(N形チャンネルのボディ)を一般的におこなわれているように最も負の
電圧にするならば、ソースまたはドレイン(P形ウェル中のN形拡散)は、その
P形ウェル電圧に比べて決して0.6vより大きく負になってはならない。プラ
ス/マイナス15v電源システムの場合、これはN形チャンネルボディが−15
vになって、ソースあるいはドレインは−15.6vより低くすることはできず
、そうでないと、恐らく損傷が起こる結果になるということを意味する。すぐ上
に説明した+15vの場合同様、N形チャンネルデバイスのソースまたはドレイ
ンに負の信号がある間に−15v電源が不注意によってオフになった場合、それ
らの負の信号はほぼ−0.6vより小さくなければならず、そうでないと損傷が
生じ得る。この場合は、ダイオードはP形ウェル中のN形拡散によって形成され
る。
当業界における既存の障害条件については一定の部分的な解決策がある。それ
は、N形チャンネル、P形チャンネル、N形チャンネルデバイスの直列構成を使
うことである。実際、これによれば、上に述べたようないずれかの障害によって
デバイスが破壊されるのを防ぐことができる。しかしながら、この方式には、電
源電圧値より個々のN形及びP形チャンネルデバイスのしきい値だけ低い信号し
かスイッチングすることができない(すなわち、N形またはP形チャンネルデバ
イスの典型的な1.5vしきい値の場合、回路を通じて15v−1.5v=13
.5vまでしかスイッチングすることができない)ので、最高で電源電圧値まで
の信号を扱う(回路を通じてそれらの信号をスイッチングする)ことができない
という欠点がある。これは、スイッチの一部のユーザにとっては不都合である。
また、スイッチの「オン」抵抗を直列構成を用いる場合の保証最大値より必ず小
さくするために使われるチップ面積が、N形とP形チャンネルの並列構成を形成
するために使用されるチップ面積よりはるかに大きくなる。これは、アナログス
イッチの最終チップ寸法及び売価に大きく影響する。
今までは、障害保護の最良の解決策は直列のN/P/N形チャンネル構造を用
いることであり、最も経済的な回路では並列N形/P形チャンネル構造が用いら
れてきたが、これらには上に述べたような障害条件に起因する問題があった。
発明の要約
ICアナログスイッチに並列出力CMOSデバイスを用いた障害保護は、電源
電圧を超えるアナログ入力電圧をアナログ出力に接続せず、またこのような障害
アナログ入力電圧といずれかの電源端子との間に低インピーダンス経路を生じる
ようなあらゆるP/N接合の順方向バイアスを防ぐことによって、このアナログ
スイッチを組み込んだ回路の損傷を防ぐことができる。スイッチのコマンド入力
がオフの時は常に、アナログ入力が電源電圧内にあるかどうかにかかわらずアナ
ログ出力を電気的に浮かし、スイッチのコマンド入力がオンで、アナログ入力が
電源電圧範囲内にある時は常に、アナログ入力がアナログ出力として与えられる
ようにし、またスイッチのコマンド入力がオンで、アナログ入力が電源電圧範囲
を超えている時は常に、アナログ出力を最も近い電源電圧にクランプするための
回路が設けられる。本願では、いくつかの実施形態が開示される。
図面の簡単な説明
図1は、アナログスイッチを形成するためのN形チャンネルMOSFETとP
形チャンネルMOSFETの並列接続構成を示す。
図2は、本発明の好ましい一実施形態で用いられる回路のブロック図である。
図3a及び3bは、スイッチオン及びスイッチオフ状態における出力段の主要
部の回路図である;
図4a及び4bは、プラス/マイナス障害条件を示す出力段24の主要部の回
路図である。
図5は、図2のドライバ/トランスレータ20及びゲーティング回路22の詳
細回路図である。
図6は、本発明の好ましい実施形態における実際のスイッチ、クランプ回路、
正側及び負側比較器の回路の回路図である。
図7は、本発明の別の実施形態における実際のスイッチ、クランプ回路、正側
及び負側比較器の回路の回路図である。
図8は、図6及び7の実施形態のような本発明の実施形態において障害条件の
存在を示す出力信号を供給するための付加回路の回路図である。
発明の詳細な説明
本発明は、従来技術における直列構成の障害保護の特徴と従来技術の並列構成
の経済性面での特徴を組み合わせて、新規な並列出力型障害保護設計を得たもの
である。この設計の主要な特徴は、障害電圧自体を用いてスイッチを遮断するこ
とによって、障害信号がスイッチを通して伝わることもできなければ、スイッチ
に損傷を与えることもできないようにしたことにある。本発明の好ましい実施形
態のもう一つの特徴は、入力障害電圧が最も正の電源電圧より高いかあるいは最
も負の電源電圧より低いかに応じて、回路の出力を最も正の電源電圧または最も
負の電源電圧にクランプすることによって、障害条件の方向が回路の望ましい出
力を示す事象における回路の出力の極性を保存することである。
図2は、本発明の好ましい一実施形態で使用する回路のブロック図である。こ
のブロック図には、状態がディジタル入力信号(T2L入力)によって制御され
る本発明の代表的なアナログスイッチが示されている。電源は、−Vと+V電源
から回路に供給され、これらの電源電圧範囲内でのスイッチングを可能にする。
ドライバ/トランスレータ20は、入力ディジタルコマンド(T2L入力)を
受け取って、そのT2Lレベルをプラス及びマイナス電源を基準とするCMOS
レベルに変換する。ドライバ/トランスレータの出力は、ディジタルレベルによ
って+Vまたは−Vとなる。使用する代表的な論理レベルは0v乃至5vの範囲
内にあり、また代表的な+V及び−Vは、プラス/マイナス3vからプラス/マ
イナス20vの範囲にある。また、−Vをアース(Gnd)電圧にすることよっ
て、単一電源動作が行われるようになる。
ドライバ/トランスレータ20に接続されたゲーティング回路22は、スイッ
チの入力がその電源電圧レベル範囲内の正常な入力だけであれば、ドライバ/ト
ランスレータの入力レベルを出力段24へそのまま通過させ、それと同時に出力
段は入力T2Lコマンドに対して応答動作する。ゲーティング回路22は、ドラ
イバ/トランスレータ20の+/−Vレベルを受け取って、障害条件が全く存在
していない場合、それらの同じレベルを出力段へ出力する。しかしながら、何ら
かの形の障害が発生すると、比較器26がゲーティング回路22にスイッチを遮
断するよう指示する信号を発生し、その場合、ゲーティング回路22の出力は出
力段24のN形及びP形チャンネルデバイスを共にオフにする。この点に関して
は、障害条件が存在する時、N形チャンネルとP形チャンネルデバイスの双方を
オフにする必要はないということに留意すべきである。例えば、正の障害の場合
、P形チャンネルデバイスを遮断することは必要であるが、N形チャンネルデバ
イスは、そのゲートが正の電源電圧になっていても、アナログ出力に障害電圧を
伝えることはない。同様に、N形障害の場合は、N形チャンネルデバイスを遮断
することは必要であるが、P形チャンネルデバイスは、そのゲートが負の電源電
圧になっていても、アナログ出力に障害電圧を伝達しない。
図1に示すように、出力段はP形チャンネルMOSFETと並列に接続された
N形チャンネルMOSFETからなる。従って、これらのMOSFETのソース
及びドレインがそれぞれ互いに接続され、その共通のソース側がアナログ入力(
スイッチ入力)、共通のドレイン側がスイッチ出力になっている。これらのデバ
イスはエンハンスメントモードMOSFETであり、そのためにこれらのデバイ
スは、ゲート電圧がデバイスのしきい値電圧だけソース電圧を超えると、ターン
オンするようになっている。ゲート‐ソース電圧がこのしきい値電圧に等しいか
、しきい値電圧より大きいと、N形またはP形デバイスは「オン」状態を取り、
ゲート‐ソース電圧が0v以下であると、それらのMOSFETは「オフ」状態
を取る。ここで「オン」とは、スイッチがスイッチ入力をスイッチ出力に伝達す
ることを意味し、「オフ」状態とは、入力が出力に伝達されないことを意味する
。
出力ディスエーブル回路28はスイッチ入力を検出し、入力が電源電圧の限界
範囲内にあれば、何もしない。他方、スイッチ入力が電源電圧範囲外であると(
障害条件)、出力ディスエーブル回路28は、その障害電圧が+Vより高いかあ
るいは−Vより低いかによって、出力のN形またはP形チャンネルデバイスのど
ちらかについて、Vgs=0vを発生する(Vgsは各デバイスのゲート‐ソー
ス電圧である)。例えば、障害電圧が+Vより正であると、スイッチのP形チャ
ンネルデバイスについてVgs=0vが発生する。N形チャンネルデバイスのゲ
ート‐ソース電圧はしきい値電圧より著しく小さく、そのために、このデバイス
はいずれにしてもこの時オフになる。障害電圧が−Vより負であると、Vgs=
0vがスイッチのN形チャンネルデバイスについて発生し、P形チャンネルデバ
イスは、そのゲート‐ソース電圧がしきい値値より小さいので、この場合オフに
なる。(図示の好ましい実施形態の回路28は、ほぼ0vであるVgsを発生す
るが、ノンゼロのVgsでVTより低いVgsでも作動するように回路を構成す
ることも可能である。ほぼVTと等しいVgsでも、伝えられる電流を低い値に
限定することができるならば、作動する。)
上記説明は、スイッチオン及びスイッチオフ状態における出力段の主要部の回
路図である図3a及び3bと、プラス及びマイナスの障害条件を例示した出力段
24の主要部の回路図である図4a及び4bに図解されている。図3aに示すよ
うに、アナログスイッチは、互いに並列に接続されたN形チャンネルデバイスQ
3とP形チャンネルデバイスQ4で構成されている。スイッチがオンの時、N形
チャンネルデバイスQ3のゲートは正の電源電圧(この例では+15ボルト)に
接続され、P形チャンネルデバイスQ4のゲートは負の電源電圧(この例では−
15ボルト)に接続される。これらの2つのデバイスに加えて、N形チャンネル
デバイスQ2は、ソースがスイッチ入力に接続され、ドレインがN形チャンネル
デバイスQ3のゲートに接続されており、N形チャンネルデバイスQ2のゲート
は負の電源電圧−ボルト15に接続されている。同様に、P形チャンネルデバイ
スQ1は、ソースがスイッチ入力に接続され、ドレインがP形チャンネルデバイ
スQ4のゲートに接続されており、P形チャンネルデバイスQ1のゲートは正の
電源電圧+15ボルトに接続されている。この接続構成では、スイッチ入力電圧
レベルが2つの電源電圧範囲内にある限り、デバイスQ1及びQ2のゲート‐ソ
ース電圧はどちらも各デバイスをオンにするのに必要な電圧と逆になるから、Q
1及びQ2はどちらもオフのままである。このことは、スイッチがオフの時、図
3bの場合にも同じであり、デバイスQ1及びQ2のゲート‐ソース電圧はどち
らも各デバイスをオンにするのに必要な電圧と逆になっている。
図4aにおいては、+30vの障害電圧がスイッチ入力にかかっている(これ
は、電源電圧は+15vと−15vのみであるから、障害条件を表す)。従って
、Q1にはVgs=15v−30v=−15vが現れるので、Q1はオンとなり
、そのソースの+30vがドレインに結合される。これは、Q4(P形デバイス
)のソースとゲートが共に+30vで、そのためにQ4のVgs=0vとなり、
Q4がオフ状態であるということを意味する。+30vの障害電圧は比較器26
(図2)に接続され、比較器の1つがゲーティング回路を制御して、−15v信
号をQ3のゲートに接続することによりスイッチのデバイスQ3を遮断させる。
Q3はエンハンス状態にならないので、Q4同様に「オフ」状態であり、その
ために、スイッチは導通状態になく、+30vの障害電圧はスイッチ出力に接続
されない。さらに、この障害信号については何らかの感知可能な電流が流れる経
路は全くないので(リーク電流のみ)、チップのいずれかの部分を破壊するよう
な電力は全く消費されない。
図4bは、上記と対比して、−30vの障害電圧がスイッチにかかった場合を
示す。この場合、Q2はエンハンス状態になる(オンになる)ので、−30vが
Q3のゲートに現われる。ここで、Q3はVgs=0vで、「オフ」である。同
時に、この障害によって信号が比較器26(図2)に送られ、この比較器が、ゲ
ーティング回路をしてスイッチのQ4のゲートを強制的に+15vにすることに
よりQ4をオフにさせる信号を発生する。Q4はエンハンス状態にならず、また
Q3もエンハンス状態にならないので、−30vはスイッチを通って伝達されな
い。この場合も、−30vについて感知可能な電流経路はないので(やはりリー
ク電流のみ)、電力消費は極めて小さく、チップは損傷されない。
比較器回路は、2つの別個の電圧比較器よりなる。その一方は+V、他方は−
Vをそれぞれ基準電圧として持つ。各比較器は、スイッチ入力をその基準電圧と
比較し、スイッチ入力が基準電圧より高いと、比較器出力よりスイッチを「オフ
」にするための信号がゲーティング回路へ送られる。同時に、比較器回路は、正
の過電圧障害についてはスイッチ出力を+Vにクランプし、負の過電圧障害につ
いては−Vにクランプする信号をクランプ回路30に供給する。
クランプ回路の機能は、T2L入力信号が通常スイッチを「オン」、すなわち
閉状態にするような信号である場合に、スイッチ出力を電源レールにクランプす
ることである。クランプ回路は、スイッチ出力を正の過電圧の場合は+Vに、負
の過電圧の場合は−Vにクランプする。クランプ回路は、N形チャンネルをドラ
イブして負の側をクランプするNORゲート、及びP形チャンネルをドライブし
て正の側をクランプするNANDゲートで構成されている。これらのゲートは、
スイッチが通常オンの場合にのみクランプ回路を作動させる2入力ゲート(比較
器出力及びドライバ/トランスレータ出力を入力とする)である。T2L信号が
スイッチを通常オフにするような信号である場合は、クランプ回路は作動するこ
とができず、この場合、スイッチ出力は電気的に浮いた状態になる。
次に、図5は、図2のドライバ/トランスレータ20及びゲーティング回路2
2の詳細な回路図を示したものである。この図では、この後説明する図6と同様
、P形チャンネルデバイスは、文字“P”の後に回路中で各デバイスを特定する
ための数字の符号を付して示してある。同様に、N形チャンネルデバイスは、文
字“N”の後に回路中で各N形チャンネルデバイスを特定するための数字の符号
を付して示してある。図5に示すように、T2L入力信号は、インバータとして
接続
されたデバイスN1及びP1のゲートに印加され、このインバータの出力は、出
力信号Qinと、やはりインバータとして接続されたデバイスN2及びP2のゲ
ートに接続され、後者のインバータは、出力信号Qinの反転信号である出力Q
inBを発生する。これらの信号Qin及びQinBはそれぞれデバイスP4及
びP3のゲートに印加される入力Q及びQBにどの順序で接続してもよく、この
接続によれば、どの出力信号をどの入力信号に接続するかによって、T2L入力
信号による正または負論理制御が可能になる。あるいは、端子Q及びQBは、T2
L制御入力に代えて直接相補形CMOS制御入力を使うべき場合、そのような
入力として用いることができる。
デバイスP3、P4、N3及びN4は、デバイスP3及びP4のゲートに相補
形の入力が与えられると、フリップフロップのように動作して、正の電源電圧に
近似した正の電圧または負の電源電圧に近似した負の電圧の信号Nonをライン
40上に供給するように交差接続されている。この交差接続された回路のもう一
方側の脚から生じる信号Ponは、Nonと逆の状態を有する。正常動作時には
、信号αとβは共にロー(負の電源電圧)であって、デバイスP6及びP7をオ
ンに保ち、デバイスN5及びN6をオフに保つ。(以下、「ハイ」電圧または状
態は、ほぼ正の電源電圧に等しい電圧を意味し、「ロー」電圧はほぼ負の電源電
圧に等しい電圧を意味するものとする。)従って、ここではインバータとして働
くデバイスP5及びN7のゲートを制御するライン40上の電圧は、それぞれデ
バイスP5またはデバイスN7がオンであるかどうかによって、ライン42上の
電圧をハイまたはローに決定する。ライン42上の信号は、信号Ponに追従し
、信号Nonはその反対の状態となる。信号Ponは、デバイスN21及びP2
8(図6)を制御して、ハイの時はデバイスN21をオンにすると共にデバイス
P28をオフにし、ローの時はデバイスN21をオフにすると共にデバイスP2
8をオンにする。信号Nonは、デバイスN18及びP17(図6)を制御して
、ハイの時はデバイスN18をオンにすると共にデバイスP17をオフにし、ロ
ーの時はデバイスN18をオフにすると共にデバイスP17をオンにする。
ここで、信号αまたはβのどちらかがハイになった場合には、デバイスP7ま
たはP6の一方がオフになり、同時にデバイスN5またはN6の一方がオンにな
って、ライン42をローに引くが、これは以下の説明から明らかなように、スイ
ッチのオフ状態を表すということに留意すべきである。信号α及びβは、図2に
示すように、また図6に詳細に示すように、負側及び正側比較器26の出力であ
る。
ライン42上の信号は、インバータとして接続されたデバイスP8及びN8の
ゲートに印加され、このインバータの出力はデバイスP10及びN9のゲートに
接続されている。これらのデバイスは、やはりインバータとして接続されている
が、ただしこの場合は、デバイスP9とダイオードD1がデバイスP10とN9
のドレイン間に直列接続されている点が異なる。動作については、デバイスP1
0及びN9のゲートがローになると、デバイスP10がオンになり、デバイスN
9オフになる。これによってデバイスP9のソースがハイに引かれ、P9がオン
になって、ライン44をハイに引く。P10及びN9のゲートの電圧がハイにな
ると、デバイスN9はオンになり、デバイスP10はオフになる。これによって
ライン44はダイオードD1を介してローになるが、ここでは、このダイオード
があるために、ライン44は同じラインに接続された他の何らかのドライブ源に
よって、容易により低く(負の電源電圧、この場合−15ボルトより低く)ドラ
イブされるということに留意すべきである。その点で、ライン44は、以下の説
明でわかるように、スイッチのN形チャンネルデバイスのゲートのドライブ電圧
を与えることになる。
また、ライン44はインバータとして接続されたデバイスP11及びN10の
ゲートにも接続されており、ダイオードD2とデバイスN11をデバイスP11
及びN10と直列に入れた構成は、ダイオードD1及びデバイスP9が負の電源
電圧に関して果たすのと同じ機能を正の電源電圧に関して与えるものである。よ
り具体的に言うと、デバイスP11がオンで、デバイスN10がオフの時、ダイ
オードD2は、スイッチのP形チャンネルデバイスのゲートに接続されたライン
46を正の電源電圧よりほんの僅かだけ低い電圧に引く。しかしながら、ダイオ
ードD2があるために、ライン46上の他のどのドライブ源でもこのラインを容
易に正の電源電圧より高い電圧にドライブすることができる。最後に、ライン4
4は、ダイオードD3を介してスイッチのN形ボディに接続されたデバイスN1
3を制御するためのインバータとして接続されたデバイスP12及びN12にも
接続されている。ライン42がハイ(スイッチオン)の時、ライン44もハイで
、スイッチのN形チャンネルデバイス(図6のデバイスN14)のゲートをハイ
に保持することによってこのデバイスをオンに保ち、ライン46はローで、スイ
ッチのP形チャンネルデバイス(図6のデバイスP13)のゲートをローに保持
することによってこのデバイスをやはりオンに保つ。同時に、デバイスN13の
ゲートはローに保持され、そのためにN13はオフになる。しかしながら、ライ
ン42がローの時、ライン44はローになり(かつ容易により低い電圧にドライ
ブされる)、ライン46はハイになって(かつ容易により高い電圧にドライブさ
れる)、正常動作ではスイッチのP形チャンネル及びN形チャンネルデバイスを
オフに保つ。これによって、アナログ出力は電気的に浮いた状態になり、別のデ
バイスが多くのシステムで同じラインを制御することが可能になる。
次に、図6は、実際のスイッチ、クランプ回路、及び正側/負側比較器の回路
を示したものである。正側比較器では、デバイスP24、P25、N27及びN
28よりなる比較器回路の電流源として機能するデバイスN26を介して所定の
電流(信号レベル)を確保するために、点Bにバイアスが与えられる。特に、デ
バイスN27とN28を流れる電流の和はデバイスN26を流れる電流に等しい
。しかしながら、デバイスN27を流れる電流は、デバイスP24によって電流
ミラー状にデバイスP25に流される。
その結果、デバイスN27のゲートが正の電源電圧(この例では+15ボルト)
に接続され、アナログ入力がデバイスN28のゲートに接続されていることによ
り、アナログ入力が+15ボルトより低いときは常にデバイスN27はオンにな
り、デバイスのN28はオフになるので、デバイスN27によってデバイスN2
6を流れる電流が供給されるようになっている。このデバイスN27を流れる電
流は、デバイスP24によって電流ミラー状にデバイスP25に流される。従っ
て、アナログ入力が正の電源電圧である+15ボルトより低い時は、デバイスP
25を流れる電流がデバイスN28を流れる電流より小さくなり、ライン48が
ほぼ正の電源電圧に等しいレベルに引き上げられることによって、デバイスP2
3はオフに保持される。デバイスN25の電流のために、信号βはローに保持さ
れる。他方、アナログ入力が正の電源電圧、この例では+15ボルトを超えると
常にデバイスN28はオンになり、デバイスN27はオフになるので、デバイス
N26を流れる電流は今度はデバイスN28によって供給されるようになる。デ
バイスP24によって電流ミラー状にデバイスP25に流されるデバイスN27
を流れる電流に対して、デバイスN28を流れる電流はライン48をローに引き
、デバイスP23をオンにする。デバイスN25を流れる電流は所定の比較的低
い値に限定されるので、デバイスP23がオンになると、信号βがハイ(ほぼ正
の電源電圧)に引かれることによって、障害条件の存在が指示される。前述した
ように、これによってデバイスN6がオンになり、デバイスP6(図5参照)が
オフになって、ライン42をローに引き、あたかもT2L入力信号がスイッチを
オフにしようとするかのように、ライン44及び46を2つのスイッチデバイス
N14及びP13(図6)をそれぞれオフにする方向にドライブする。
負側比較器は、本質的にすぐ上に説明した正側比較器を逆にしたものであり、
実際回路は正側比較器を裏返し、P形チャンネルデバイスとN形チャンネルデバ
イスを互いに入れ替えた構成を有する。点AのバイアスがP形チャンネルデバイ
スP20を流れる電流を設定し、比較デバイスP21及びP22と、デバイスN
23及びN24によって形成される電流ミラーにそれらの動作に必要な電流を供
給する。通常は、やはり電流源として接続されたデバイスP19は、ライン50
を正の電源電圧に引いて、デバイスP18をオフにし、デバイスN19をオンに
して、信号αをローに保持する。しかしながら、アナログ入力が負の電源電圧よ
り低くなると、デバイスP21がオフになり、デバイスN23及びN24の電流
ミラーを流れる電流を遮断するので、デバイスN22のゲートがハイに引かれ、
デバイスN22がオンになり、ライン50がローに引かれる。これによってデバ
イスN19はオフになり、デバイスP18がオンになって、信号αがハイに引か
れ、障害条件の存在を指示する。
図6で、デバイスP14、N15、N14及びP13は、図3a及びb、4a
及びbのデバイスQ1、Q2、Q3及びQ4にそれぞれ対応する。図6に示すよ
うに、アナログ入力は、デバイスP14及びN15のソースに結合されるが、こ
れらの4つのデバイスの動作は、前に図3a及びb、4a及びbを参照して説明
した動作と同様である。
本願で開示した特定の実施形態においては、前述したように、アナログ入力が
負の電源電圧より低くなると信号αがハイになり、またアナログ入力が正の電源
電圧より高くなると、信号βがハイになる。正常動作においては、α及びβはど
ちらもローであり、ライン50上の信号はハイである。ライン50のハイは、デ
バイスP16をオフにし、デバイスN17をオンにして、デバイスN16のゲー
トをローに保持してデバイスN16をオフに保持することにより、信号Nonの
状態にかかわらず、アナログ出力の電圧に影響を及ぼそうとする作用を防ぐよう
になっている。また、βがローであると、デバイスP29がオン、デバイスN2
0がオフに保持され、デバイスP15のゲートをハイに保持してデバイスP15
をオフに保持することにより、同じく信号Ponの状態にかかわらず、アナログ
出力の電圧に影響を及ぼそうとする作用を防ぐようになっている。
次に、アナログ入力が負の電源電圧より低くなって、ライン50上の信号がロ
ーにドライブされ、信号αをハイにドライブする場合について考える。ライン5
0上のロー信号はデバイスP16をオンにし、デバイスN17をオフにする。こ
の場合、デバイスN16のゲートの状態は信号Nonによって決まる。Nonが
スイッチ「オン」状態に対応してローならば、デバイスP17がオンで、デバイ
スN18はオフであり、デバイスN16のゲートをハイに引いて、デバイスN1
6をオンにする。これによって、アナログ出力は、負のアナログ入力過電圧条件
に応答して負の電源電圧の−15vに結合され、出力は負の電源電圧にクランプ
される。Nonが、スイッチ「オフ」状態に対応してハイならば、デバイスP1
7はオフで、デバイスP18がオンであり、デバイスN16のゲートをローに引
いてデバイスN16をオフにすることにより、アナログ出力の電圧に影響を及ぼ
そうとする作用を防ぐようになっている。
アナログ入力が正の電源電圧より高くなると、βがハイになって、デバイスP
29をオフにし、デバイスN20をオンにする。この場合、デバイスP15のゲ
ートの状態は信号Ponによって決まる。Ponが、スイッチ「オン」状態に対
応してハイならば、デバイスN21がオンで、デバイスP28がオフであり、デ
バイスP15のゲートをローに引いて、デバイスP15をオンにする。これによ
って、アナログ出力は正のアナログ入力過電圧条件に応答して正の電源電圧の+
15vに結合され、出力は正の電源電圧にクランプされる。他方、Ponが、ス
イッチ「オフ」状態に対応してローならば、デバイスP28はオンで、デバイス
N21がオフであり、デバイスP15のゲートをハイに引いてデバイスP15オ
フにすることにより、アナログ出力の電圧に影響を及ぼそうとする作用を防ぐよ
うになっている。
耐障害型アナログスイッチを得るための上記の電気的構成は、ほぼどのような
プロセスを用いる場合でも効果的に使用することができる。しかしながら、標準
的な接合アイソレーション型CMOSプロセスのような場合については、一定の
特殊なステップが必要なこともある。その場合、出力P形チャンネル(図2のQ
4、図6のP13)をアイソレートしなければならず、また図2でディスエーブ
ルP形チャンネルQ1及び図6のP14もアイソレートしなければならない。こ
れは、ダブルエピタキシャルプロセスを用い、埋め込みタブを2つのP形チャン
ネルの下に置くことによって容易に達成することができる。これらの埋め込みタ
ブは通常のP形ウェル拡散に接続されて、P形チャンネルを回路の他の部分に対
して効果的にアイソレートする。次に、P形ウェルを−Vに取って、P形チャン
ネルを接合アイソレートする。同様に、アイソレーション型N形チャンネルとP
形チャンネルのボディ接続が可能なシングルエピタキシャルプロセスを用いるこ
ともできる。同じく、トレンチアイソレーション型プロセスを用いることも可能
である。
このように、本発明によれば、全てのアナログスイッチへの適用性があり、か
つ全てのアナログスイッチの信頼性を劇的に向上させる耐障害性能が得られる。
このように改善された信頼性から得られるところは、ユーザにとっても、メーカ
ーにとっても大きい。本発明によれば、通常の取り扱いや試験ミスによってデバ
イスが破壊されることがないので、損傷したプリント回路基板を修理するための
時間が節約され、上に述べたようなCMOS順序付けの問題がなく、製造設備の
歩留まりが改善される。
図6に示す実施形態においては、障害電圧は正の電源電圧を超えるか、または
負の電源電圧より低い入力電圧にしている。また、障害の発生と同時に、アナロ
グ出力電圧は、障害が正の電源電圧を超えるアナログ入力電圧によって引き起こ
された場合は正の電源電圧にクランプされ、障害が負の電源電圧より低いアナロ
グ入力電圧によって引き起こされた場合は、負の電源電圧にクランプされる。し
かしながら、ここで、障害条件が存在するかどうかを決定するための境界線は電
源電圧以外の電圧であってもよいということに留意すべきである。また、障害条
件の発生時に出力をクランプする電圧も、電源電圧以外の電圧であってもよい。
特殊な例としては、図7で、デバイスN27のゲートは障害電圧VF+に接続さ
れ、デバイスP21のゲートは障害電圧VF−に接続されているということに留
意すべきである。従って、これらの電圧VF+及びVF−は、アナログ入力電圧
がそれぞれそれより上及び下であれば、障害電圧であると見なされる正及び負の
電圧を規定する。VF+及びVF−は、同じ大きさであってもよいということは
明白であるが、これは特別な要件ではなく、ユーザが集積回路から端子を引き出
すことによって選択することができる。
また、図7の実施形態では、図から明らかなように、デバイスN16のソース
は負のクランプ電圧VCL−に接続され、デバイスP15のドレインは正のクラ
ンプ電圧VCL+に接続されている。これらの電圧VCL+及びVCL−は、必
要に応じて、それぞれプラス及びマイナスの電源電圧と異なっていてもよく、ま
た同じ大きさであってもなくてもよい。この場合も、これらの電圧の端子を引き
出すことによって、ユーザがクランプ電圧を選択することができる。
最後に、集積回路のもう1つの出力端子から障害表示信号を供給し、その信号
を用いて、例えば、障害発生時にそれ自体は本発明のような障害保護手段を持た
ないシステムの他の部分を制御することによって、それらのシステムの他の部分
を保護するようにすることが望ましい。そのためには、図8の回路を集積回路の
一部として用いることによって、障害条件の存在を検出し、これに応答して出力
を得ることが可能である。この回路は図6または7の集積回路の一部として用い
ることができるが、解りやすくするために別途に図示したものである。この回路
は障害信号電圧VFS+及びVFS−に接続されており、これらの電圧はそれぞ
れ正及び負の電源電圧でもあるいは他の任意の電圧であってもよく、負の障害信
号電圧VFS−は正の障害信号電圧VFS+より低い。通常は、標準的な論理レ
ベルを使用するが、これは必ずしも必須ではない。アプリケーションによっては
、負の障害信号電圧VFS−を回路のアース電圧に取り、正の障害信号電圧VF
S+を正の電源電圧あるいはそれより低い一定の正の電圧にすることが望ましい
場合もある。いずれにしても、前に述べたように、障害条件がない時は、α及び
βはどちらも図2、6及び7の比較器によってローに保持される。従って、障害
条件がなければ、図8のデバイスP30及びP31はオン、デバイスN29及び
N
障害信号電圧VFS+とほぼ同じ電圧)。しかしながら、αまたはβがハイにな
って、障害条件の存在を指示すると、デバイスP30及びP31の一方がオフに
の障害の存在を知らせる。この障害信号出力を使用する場合、出力クランプは、
集積回路の一部として組み入れず、集積回路の外で行うこともできる。これに代
えて、あるいはこれに加えて、信号α及びβは集積回路外から導入して、障害の
方向に応答する出力クランプを集積回路の一部として組み入れる代わりに、集積
回路外で行うことができるようにしてもよい。
最後に、本願で開示した本発明の実施形態においては、アナログ入力電圧が正
の障害電圧より高い時は、スイッチのP形チャンネルデバイスのゲートをアナロ
グ入力電圧に接続し、アナログ入力電圧が負の障害電圧より低い時は、スイッチ
のN形チャンネルデバイスのゲートをアナログ入力電圧に接続する。しかしなが
ら、本発明は、これに代えて、アナログ入力が正の障害電圧より高い電圧を有す
る時は、スイッチのP形チャンネルデバイスのゲートをアナログ入力電圧とほぼ
等しい電圧に接続し、アナログ入力が負の障害電圧より低い電圧を有する時は、
スイッチのN形チャンネルデバイスのゲートをほぼアナログ入力電圧と等しい電
圧に接続することによっても実施することができる。
以上、本発明をその特定の実施形態に関して開示し、説明したが、本発明は、
その精神及び範囲を逸脱することなく、様々な形に変更することができ、種々の
実施形態で実施することができるということは、当業者ならば容易に理解できる
ところである。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 マーティン,テリー
アメリカ合衆国・95136・カリフォルニア
州・サン ホゼ・バラレイ プレイス・
5129
Claims (1)
- 【特許請求の範囲】 1.第1の電源電圧及び該第1の電源電圧より低い第2の電源電圧に基づいて動 作するアナログ入力及びアナログ出力を有するアナログスイッチに障害保護を講 じる方法において: 各々ソース、ドレイン及びゲート有すると共に、該ソースが互いに結合されか つ該ドレインが互いに結合された第1のP形チャンネルデバイスと第1のN形チ ャンネルデバイスとを有し; (a)アナログ入力が上記第1と第2の電源電圧の間の電圧を有する場合; スイッチのコマンド入力がオンの時は、上記第1のP形チャンネルデバ イスのゲートを上記第2の電源電圧に、上記第1のN形チャンネルデバイスのゲ ートを上記第1の電源電圧にそれぞれ接続し、 スイッチのコマンド入力がオフの時は、上記第1のP形チャンネルデバ イスのゲートを該第1の電源電圧に、また上記第1のN形チャンネルデバイスの ゲートを該第2の電源電圧にそれぞれ接続するステップと; (b)アナログ入力が上記第1の電源電圧より高い電圧を有する場合は、上記 第1のP形チャンネルデバイスのゲートを上記アナログ入力電圧に接続するステ ップと; (c)アナログ入力が上記第2の電源電圧より低い電圧を有する場合は、上記 第1のN形チャンネルデバイスのゲートをアナログ入力電圧に接続するステップ と; を具備した方法。 2.アナログ入力が上記第1の電源電圧より高い電圧を有する時は、上記第1の N形チャンネルデバイスのゲートを上記第2の電源電圧に接続し、アナログ入力 が上記第2の電源電圧より低い電圧を有する時は、上記第1のP形チャンネルデ バイスのゲートを上記第1の電源電圧に接続するステップをさらに具備した請求 項1記載の方法。 3.アナログ入力が上記第1の電源電圧より高い電圧を有する時、上記第1のP 形チャンネルデバイスのゲートを上記アナログ入力電圧に接続する上記ステップ が、ソースが上記アナログ入力電圧に接続され、ドレインが上記第1のpチャネ ルデバイスのゲートに接続され、ゲートが上記第1の電源電圧に接続された第2 のP形チャンネルデバイスを設けるステップよりなる請求項1の方法。 4.アナログ入力が上記第2の電源電圧より低い電圧を有する時、上記第1のN 形チャンネルデバイスのゲートを上記アナログ入力電圧に接続するステップが、 ソースがアナログ入力電圧に接続され、ドレインが上記第1のN形チャンネルデ バイスのゲートに接続され、ゲートが上記第2の電源電圧に接続された第2のN 形チャンネルデバイスを設けるステップよりなる請求項1記載の方法。 5.アナログ入力が上記第1の電源電圧より高い電圧を有する時、上記アナログ 出力を上記第1の電源電圧に接続するステップをさらに具備した請求項1記載の 方法。 6.アナログ入力が上記第2の電源電圧より低い電圧を有する時、上記アナログ 出力を上記第2の電源電圧に接続するステップをさらに具備した請求項1記載の 方法。 7.アナログ入力が上記第1の電源電圧より高い電圧を有するか、あるいは上記 第2の電源電圧より低い電圧を有するかを指示する論理信号を供給するステップ をさらに具備した請求項1の方法。 8.アナログ入力が上記第1の電源電圧より高い電圧を有することを指示する第 1の信号を供給すると共に、アナログ入力が上記第2の電源電圧より低い電圧を 有することを指示する第2の信号を供給するステップをさらに具備した請求項1 記載の方法。 9.第1の電源電圧に接続される第1の電源端子及び該第1の電源電圧より低い 第2の電源電圧に接続される第2の電源端子を有する障害保護型アナログスイッ チにおいて: 各々ソース、ドレイン及びゲート有すると共に、該ソースが互いに結合され、 かつ該ドレインが互いにまたアナログスイッチ出力に結合された第1のP形チャ ンネルデバイス及び第1のN形チャンネルデバイスと; 各々ソース、ドレイン及びゲートを有する第2のP形チャンネルデバイス及び 第2のN形チャンネルデバイスと; を具備し、 上記第2のP形チャンネルデバイスのソースがアナログ入力に接続され、該第 2のP形チャンネルデバイスのドレインが上記第1のP形チャンネルデバイスの ゲートに接続され、該第2のP形チャンネルデバイスのゲートが正の電源端子に 接続されており; 上記第2のN形チャンネルデバイスのソースがアナログ入力に接続され、該第 2のN形チャンネルデバイスのドレインが上記第1のN形チャンネルデバイスの ゲートに接続され、該第2のN形チャンネルデバイスのゲートが負の電源端子に 接続されている; 障害保護型アナログスイッチ。 10.スイッチのコマンド入力がオンの時は、上記第1のP形チャンネルデバイ スのゲートを上記第2の電源電圧に接続し、上記第1のN形チャンネルデバイス のゲートを上記第1の電源電圧接続するため、及びスイッチのコマンド入力がオ フの時は、該第1のP形チャンネルデバイスのゲートを該第1の電源電圧より高 い電圧にドライブし、かつ該第1のN形チャンネルデバイスのゲートを該第2の 電源電圧より低い電圧にドライブすることができるようにして、該第1のP形チ ャンネルデバイスのゲートを該第1の電源電圧に、また該第1のN形チャンネル デバイスのゲートを該第2の電源電圧に接続するための回路をさらに具備した請 求項9記載の障害保護型アナログスイッチ。 11.各々ソース、ドレイン及びゲートを有する第1及び第2のP形チャンネル デバイスと、第1及び第2のN形チャンネルデバイスとを具備し、これら4つの 全てのデバイスのソースが、互いに接続されかつアナログスイッチ入力端子に接 続されており、該第1のP形チャンネルデバイスと該第1のN形チャンネルデバ イスのドレインが互いに接続されかつアナログスイッチ出力端子に接続されてお り、該第2のP形チャンネルデバイス及び該第2のN形チャンネルデバイスのド レインがそれぞれ該第1のP形チャンネルデバイス及び該第1のN形チャンネル デバイスのゲートに接続されており、該第2のP形チャンネルデバイス及び該第 2のN形チャンネルデバイスのゲートがそれぞれ第1の電圧に接続される第1の 端子及び該第1の電圧より低い第2の電圧に接続される第2の端子に接続されて いるアナログスイッチ。
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