JPH0793019B2 - 半導体集積回路 - Google Patents

半導体集積回路

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JPH0793019B2
JPH0793019B2 JP22022688A JP22022688A JPH0793019B2 JP H0793019 B2 JPH0793019 B2 JP H0793019B2 JP 22022688 A JP22022688 A JP 22022688A JP 22022688 A JP22022688 A JP 22022688A JP H0793019 B2 JPH0793019 B2 JP H0793019B2
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gate
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俊幸 藤本
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は素子破壊を防止した半導体集積回路に関し、特
に不揮発性半導体メモリのプログラム制御回路に使用さ
れるものである。
（従来の技術） 従来の不揮発性半導体メモリを第31図に示す。このメモ
リは、メモリセルMCの浮遊ゲートに電子が注入されてい
るか否かでデータの“0",“1"を判断する。このメモリ
にデータをプログラムする時は、メモリセルMCのゲート
Ｘおよび列選択用トランジスタ１のゲートＹに高電圧を
印加する。この時信号Ｐが“0"レベルに設定され、入力
データDinが“0"レベルの時は、プログラム時高電圧に
設定されるSWからの電圧が書き込み用負荷トランジスタ
２のゲートに印加され、トランジスタ２がオンし、プロ
グラム電圧VPがメモリセルMCに印加され、浮遊ゲートに
電子が注入され、データが書き込まれる。
一方、入力データDinが“1"レベルの時は、書き込み用
負荷トランジスタ２のゲートは0Vであるためオフしたま
までメモリセルのドレインにはVPは印加されず、浮遊ゲ
ートは中性状態のままである。このようにしてメモリセ
ルMCへデータがプログラムされる。メモリセルへデータ
をプログラムする時、メモリセルへ印加される電圧は高
い方がプログラム時間が短縮される。このためSWに印加
される電圧は、プログラム電源VPPよりも例えばトラン
ジスタ２のしきい値電圧分だけ昇圧された電圧が供給さ
れており、書き込み用負荷トランジスタ２でのしきい値
電圧分の降下をなくしている。
第32図は、電気的に書き換え可能なメモリー（EPROM）
において、半導体メモリにデータを書き込む（プログラ
ムする）際に使用する書き込み電圧を発生させる為に使
用されている従来の高電圧昇圧回路の一例である。この
回路の出力SWはデコーダ等のプログラム時に高電圧が必
要な回路に供給され、リード時にVC、プログラム時に高
電圧が供給される。
はじめリード及びスタンドバイ時にVCレベル（例えば5
V）を出力している信号IN1がトランジスタT11のゲート
に入力される為、回路点N2のレベルは、トランジスタT1
0とトランジスタT11により放電され0Vとなっている。ト
ランジスタT1のドレインは高電圧電源VPと接続される。
このVPはリード時にVCレベル（例えば5V）或は0Vとな
り、プログラム時に高電圧レベル（例えば12.5V）とな
る。プログラム時、電源VPは、VCレベルから高電圧レベ
ルへ切り換わり、高電圧がVPに印加される。データ書き
込み時、信号IN1は“0"、信号IN2は“1"、信号IN3は
“0"へとスイッチする。信号IN2が“1"となる事でトラ
ンジスタT3がオンし、回路点N3には信号IN2の電圧から
トランジスタT3のしきい値電圧（VTH3）を引いた電圧、
つまり「VIN2−VTH3」の電圧が現われる。その為、回路
点N3にゲートとドレインが接続されるトランジスタT4の
ゲートに電圧が印加される事でトランジスタT4がオン
し、回路点N1には、トランジスタT4のしきい値電圧を引
いた電圧、即ち「VIN2−VTH3−VTH4」が現われ、同様に
回路点N1にゲートとドレインが接続されるトランジスタ
T5のゲートに「VIN2−VTH3−VTH4」の電圧が印加される
事でトランジスタT5がオンし、回路点N2には「VIN2−V
TH3−VTH4−VTH5」の電圧が現われ、トランジスタT1,T2
のゲートに印加される事になる。
第33図，第34図は第32図の動作を示す波形図である。
一般に、トランジスタ、あるいはメモリセルは、技術の
進歩とともに、より微細化され、メモリ容量が益々大き
なものかが開発されている。また、従来と同じメモリ容
量であれば、微細化により、チップサイズを少さくし、
コストを下げ、より安価なものが提供されている。この
ような微細化は、トランジスタのチャネル長を短かく、
ゲート絶縁膜を薄くすることにより行なわれる。この微
細化は以下の問題点を伴う。
第31図のような不揮発性メモリセルでは、他のメモリセ
ルに対してデータ書き込みを行なうためにすでにデータ
書き込みが行なわれそのフローティングゲート内に電子
が注入されたもののコントロールゲートに高電圧が印加
されると、そのゲート絶縁膜が薄く形成されている場合
に、予めフローティングゲートに注入、蓄積されている
電子が、高電界が加えられることによって放出されてし
まう。このような場合は、一度書き込まれたはずのデー
タが誤消去されたことになり具合が悪い。したがって、
ゲート絶縁膜が薄く形成されている分だけデータ書き込
み時の前記デコード出力Ｘの電圧を下げる必要がある。
また、ゲート絶縁膜が薄くなった時、デコード出力Ｙも
元の電圧のままでは、第31図に示したMOSFET2のゲート
絶縁膜にかかる電界が強くなりすぎ、メモリセル１のみ
ならず、周辺のトランジスタも破壊されてしまう。
ところで、第31図に示すようなMOSFETをメモリセルとし
て用いるメモリつまりEPROMにおけるデータの書き込み
は、ROMライタと称される専用の書き込み器が用いられ
る。すなわち、データ書き込み時にデータ書き込み用の
高電圧VPが書き込み器側からメモリ供給され、これによ
ってデータ書き込みが実行される。そしてこの書き込み
器から出力される書き込み用の高電圧VPは固定されたも
のとなっている。したがって、新規なメモリが開発さ
れ、前記のようなデータの誤消去を防止する必要上から
メモリ側におけるVPの値を低く設定したい場合には、書
き込み器の出力電圧値をこれに合わせて低く設定したも
のを新たに開発し直さなければならない。しかし、新規
なメモリを開発する毎に書き込み器を作っていたのでは
コストが高くつき実際的ではない。
また、素子の微細化に伴って生じる問題は不揮発性メモ
リばかりではなく一般のメモリについても同様に生じ
る。すなわち、通常のメモリの場合には素子のゲート絶
縁膜の破壊となって現われる。
このように従来では、素子が微細化されたにもかかわら
ず同じ書き込み電圧もしくは電源電圧を用いるようにし
ているので、データの誤消去や素子の破壊といった問題
が生じ、信頼性が低くなってしまう。
そこで本願出願人は、外部から供給される電源電圧が固
定されているという条件の下で素子の微細化が図られた
場合でも、データの誤消去、素子の破壊が生じることが
なく、もって高い信頼性を持った半導体集積回路を特願
昭58−115411号として提案した。この提案においては、
電圧変換用のMOSFETのゲートを基準電圧に応じて制御す
ることにより、外部電源電圧からこれよりも低い一定の
内部電源電圧を上記電圧変換用のMOSFETの一端から得る
ようにした半導体集積回路が提供されている。第35図は
この提案に示されている不揮発性メモリの構成を示す回
路図である。図において41は前記第１図中のメモリセル
用MOSFET1、ロウもしくはカラム選択用のMOSFET2、デー
タ書き込み用のMOSFET3およびロウデコーダ、カラムデ
コーダ等が設けられ、メモリとしての機能をすべて備え
たEPROM回路である。このEPROM回路41には、電源で電圧
VC（たとえば5V）が供給される外部電源端子42、データ
書き込み時に書き込み器からの出力電圧が電源電圧VPと
して供給される外部電源端子43およびデータ書き込み時
にこのEPROM回路41内に設けられているメモリセル用MOS
FETのコントロールゲートに供給される、前記電圧VPよ
りも低く設定された一定の電圧VPPが供給される内部電
源端子44がそれぞれ設けられている。
上記外部電源端子43と内部電源端子44との間には、端子
43に供給される電圧VPをこれよりも低い電圧VPPに電圧
変換するためのMOSFET51のソース，ドレイン間が挿入さ
れている。このMOSFET51はそのしきい値電圧が0V近傍に
設定されているものが採用されている。さらに上記外部
端子43と接地点VSSとの間には直列接続された１対の抵
抗52,53からなる基準電圧発生回路54が挿入されてい
る。この基準電圧発生回路54では、上記両抵抗52,53の
直列接続点55から、前記電圧VPが抵抗52,53の抵抗比に
応じて分割された基準電圧VREFが出力される。またさら
に外部電源端子43と上記基準電圧発生回路54の直列接続
点55との間には、ディプレッション型MOSFET56およびエ
ンハンスメント型MOSFET57それぞれのソース，ドレイン
間を直列接続してなる制御回路58が挿入されている。こ
の制御回路58において、上記両MOSFET56,57の直列接続
点59にはMOSFET56のゲートおよび前記電圧変換用MOSFET
51のゲートが共に接続され、MOSFET57のゲートには前記
内部電源端子44すなわち前記電圧変換用MOSFET51のソー
ス，ドレイン間の一端が接続される。すなわち上記制御
回路58は、デイプレッション型MOSFET56を負荷MOS、エ
ンハンスメント型MOSFET57を駆動MOSとし、電圧VP,VREF
間で動作する反転増幅回路となっており、その出力端で
あるMOSFET56,57の直列接続点59からは前記内部電源端
子44における電圧VPPと前記基準電圧VREFの高低に応じ
た電圧が出力される。
このような構成において、いま内部電源端子44における
電圧VPPがある値で安定している状態から、次にこの値
が低下すると、制御回路58内のMOSFET57がよりオフ状態
に近ずいてそのソース，ドレイン間の抵抗値が増加す
る。この抵抗値が増加することによって直列接続点59の
電圧が以前よりも高くなり、これによりMOSFET51がより
強いオン状態に近ずいて端子44における電圧VPPは以前
の値にもどることになる。
一方、内部電源端子44における電圧VPPが安定している
状態から次にこの値が上昇すると、MOSFET57がより強い
オン状態に近ずいてそのソース，ドレイン間の抵抗値が
減少する。これによって上記直列接続点59の電圧が低く
なり、MOSFET51がよりオフ状態に近ずき、よって電圧V
PPは以前の値にもどされる。すなわち、内部電源端子44
の電圧VPPは、MOSFET51のゲートが制御回路58によって
制御されることにより、常に略一定となるように設定さ
れる。
ここでMOSFET51のしきい値電圧をVTH1,MOSFET57のしき
い値電圧をVTH2、制御回路58の直列接続点59における電
圧すなわち制御回路58の出力電圧をV0とすれば、内部電
源端子44における電圧VPPおよび上記電圧V0はそれぞれ
次式で表わされる。
VPP＝VREF＋VTH2 ……（１） VPP＝V0−VTH1 ……（２） 上記（１）式から明らかなように、電圧VPPはVREFとV
TH2との和に等しくなるように制御される。ここで基準
電圧VREFは基準電圧発生回路54内の１対の抵抗52,53の
抵抗比を調整することによって端子43に供給される電圧
VPよりも低い値に任意に設定することができる。このた
め、内部電源端子44における電圧VPPはVPよりも低くか
つ常に略一定電圧とすることができる。この内部電源端
子44で得られる電圧VPPは、例えばEPROM回路41内のメモ
リセル用MOSFETのコントロールゲートに供給される。こ
のため、たとえそのメモリセル用MOSFETが微細化されて
おり、そのゲート絶縁膜厚も薄く形成されている場合で
あっても、外部電源端子43に供給される電圧VPよりも低
い電圧VPPがそのコントロールゲートに印加されること
になる。したがって、上記端子43に上記電圧VPを供給す
るデータの書き込み器において、その書き込み用の出力
電圧VPの値が固定されていても従来のようなデータの誤
消去が生じる恐れはない。これによってデータの書き込
み器における書き込み用の出力電圧VPの値をメモリ毎に
交える必要がなくなり、書き込み器は種々のメモリに対
して１つのものを使用することができる。すなわち、外
部から供給されるデータ書き込み用の電源電圧VPが固定
されているという条件の下でメモリセル用MOSFETの微細
化が図られた場合であっても、データの誤消去の発生が
生じることがなく、信頼性を高めることができる。
第36図は、第35図を改良した他の例による不揮発性メモ
リの構成を示す回路図である。第36図の実施例回路が第
35図のものと異なるところは、前記MOSFET51と端子43と
の間にMOSFET60のソース，ドレイン間が挿入され、さら
に抵抗53と接地点との間にMOSFET61のソース，ドレイン
間が挿入されている点である。そして上記MOSFET60のゲ
ートには、データ書き込み時にその電圧がVPよりも高く
設定された“1"レベルの信号Ｈが供給される。MOSFET61
のゲートには、通常の“1"レベルの信号SVが供給され
る。
この回路では、データ書き込み時以外は上記MOSFET60,6
1が共にオフ状態にされる。すると、MOSFET51,基準電圧
発生回路54および制御回路58にはほとんど電流が流れな
くなり、消費電流が削減されるという利点がある。
データを書き込む時は、VPに高電圧が印加される。この
高電圧が印加された状態で外部から入力される制御信号
が所定の論理レベルの時にデータの書き込みが行なわれ
る。この為、集積回路内部には、VPが高電圧になった事
を検知するための回路が設けられている。また、データ
が正しく書き込まれたかをチェックするベリファイ機能
も設けられている。ベリファイは、外部から供給される
電源VPのオン，オフを単純化するためVPに高電圧が印加
された状態のままで行なわれる。
第37図は他の従来のEPROMのプログラムおよびプログラ
ムベリファイ時のタイミングチャートである。外部から
の制御信号▲▼が“0",▲▼が“1"の時プログ
ラムすなわちデータが書き込まれ、▲▼が“0"の時
ベリファイモードとなる。この時、集積回路内部におけ
る第36図の信号SV,Hは次の様になる。即ち、VPに高電圧
が印加されると、これを検知してSVは“1"レベルとな
り、第36図のMOSFET61はオンする。一方信号Ｈは、▲
▼が“0"レベル▲▼が“1"レベルのデータ書き込
み時のみ高電圧に設定され、データ書き込み時のみ、外
部電源VPより所定電圧だけ低いVPPを内部回路に供給し
ている。このため信号Ｈが0VでMOSFET60がオフした状態
でVPに高電圧が印加されるモードが存在する。
第38図は更に他の従来例である。これは、書き込みデー
タの状態によって出力状態が異なる書き込み制御信号発
生回路711〜71n,この書き込み制御信号発生回路の出力
を受けて不揮発性メモリセルにデータを書き込むための
書き込み電圧を発生する書き込み負荷回路721〜72n,不
揮発性メモリセルアレイ73のデータ線DL11〜DLnlを選択
するための第１次より第ｘ次の多段構成されたカラム選
択回路7411〜x1…741n〜74xn,このカラム選択回路を選
択制御する第１次の選択信号発生器7511〜751m…75x1〜
75xl等よりなる。ここでメモリセル77xlを選択したい時
は、トランジスタ7611と76xlを選択する。このような選
択は、メモリセル数が多くなった場合の選択方式であ
る。
（発明が解決しようとする課題） ところで最近は、前述したように半導体集積回路の微細
化とともにゲート絶縁膜厚は益々うすくなりまた、ドレ
イン，ソースの拡散領域の拡散深さも益々短かくなって
来ている。このためトランジスタのドレイン領域でのブ
レークダウン電圧も低くなって来ている。このためより
微細化されたトランジスタで、上記不揮発性半導体メモ
リを製作する場合は、ブレークダウンしない領域で使用
する必要があるため、既に説明したようにプログラム電
源VPを下げねばならない。ところが、VPを下げると次の
ような問題点が存在する。すなわちプログラム特性が悪
化する。また浮遊ゲートに電子が注入されると、そのし
きい値電圧が上昇するが、これが所定の値になるまでの
時間はVPが低い程長くかかるため、プログラム時間が増
加するという欠点がある。また、プログラム電源VPが低
いと、メモリセルでのしきい値電圧の上昇の飽和値が下
がる。
一般にMOSFETのドレインとゲート間ので電界によるブレ
ークダウンがＰ−Ｎ接合でのブレークダウンより低い。
また、ドレインとゲートの電界によるブレークダウンは
ゲート電圧が低い程、より低い電圧でブレークダウンす
る。例えば、第31図の場合、書き込み用負荷トランジス
タ２のゲートＢの電位が0Vの時、ドレインでのブレーク
ダウン電圧は最も低くなる。例えば内部での昇圧電圧SW
は電流供給能力が小さいためブレークダウンしてもSW自
体の電位が下がり、破壊に至ることはない。ところが、
外部電源から直接電圧供給されるVPはブレークダウンす
れば、電流は充分供給されるため、ブレークダウンは止
まらず、破壊に至る。例えば通常の使用電圧ではブレー
クダウンは起こらないが、もしVPにノイズが乗り、ブレ
ークダウン電圧以上になると、ブレークダウンが発生す
る。この時、ブレークダウンの程度が悪いと、負性抵抗
の特性を示し、ブレークダウンが止まらず、破壊に至る
ことがある。
また第32図の回路においては、今VIN2を5V,VTH3を1V、
また昇圧効率をアップするため、VTH4,VTH5を0Vに設定
したとすると、回路点N2には、4Vの電圧が現われること
になる。このため、昇圧開始時においては、トランジス
タT1,T2のゲート，ドレイン間の電位差は（VP−４）Ｖ
となり、昇圧されるに従って回路点N2の電位は、上昇す
るため、トランジスタT1,T2のドレイン，ゲート間の電
位差は益々小さくなりゲート，ドレイン間の電界は、非
常に小さな値となる。ところが第34図に示す様に実際に
データが書き込まれるのは、プログラムモード制御信号
▲▼が“0"のT2の期間である。
このT2の時期に入力IN1,IN3が“0"、IN2が“1"となり、
昇圧が行なわれ、データが書き込まれる。プログラム電
源電圧VPが印加されても信号▲▼が“1"である期
間T1,T3は、データの書き込みが行なわれず、誤書き込
みを防いだり、或は、イニシャライズとして使用され
る。例えば外部から供給される書き込みデータDinがIC
内部のデータ書き込み回路に到達するのに充分な時間、
余裕を見て時間T1,T3が決定される。この時はVPには高
電圧が印加されているが、昇圧はなされていない。この
時期においては、回路点N2の電位は0Vであるためトラン
ジスタT1,T2のドレイン，ゲート間の電位差はVPとな
り、最も電界の強い時である。このため素子の微細化に
より、ゲート絶縁膜が薄くなって来た時は、この電界の
最も強くなる時間T1,T3でゲート絶縁膜が破壊される可
能性が高く、この部分に対策を施こさなければ素子の微
細化は不可能となる。つまりプログラム電源VPが高電圧
レベルになってから回路点N2に電圧が加わるまではその
電位差が大きく、トランジスタT1,T2は絶縁破壊してし
まう可能性がある。今後、微細化技術が進むにつれ酸化
膜は薄くなり、この回路形式では、益々破壊しやすくな
る。
また第36図においては、従来に比べて、ゲート絶縁膜に
高電圧の印加されるトランジスタの数は非常に少なく、
破壊の起こる確立は非常に少なくなっているが、MOSFET
60においてドレインとゲート間の電界が強く、ドレイン
とゲート間の絶縁膜の破壊の恐れが存在する。また、MO
SFET61についても同様のことが言える。すなわちVPに高
電圧が印加され、この高電圧を検出し信号SVを“1"にす
る高電圧検知回路の応答速度の分、SVが“0"でVPに高電
圧の印加されている時間が存在し、この時MOSFET61のド
レインとゲート間の電界が最大となり、ゲート絶縁膜の
破壊する可能性が発生する。
また第38図の回路においては、第１次カラム選択回路74
11のトランジスタ7611が選択され、書き込み負荷回路72
1の出力がVP、選択号発生器7511以外の出力が0Vだか
ら、やはりトランジスタ7612〜761nのゲート，ドレイン
間の電界が大となり、ゲート絶縁膜の破壊の可能性が発
生する。さらに、トランジスタ7611が選択されゲートが
高電圧にされた時、書き込みデータによって、書き込み
負荷回路から高電圧が出力されず、その出力は0Vのまま
の状態も存在する。この時は、トランジスタ7611とチャ
ネル間の電界がやはり最大となり、ゲート絶縁膜の破壊
につながる恐れがある。
本願発明は上記の事情に基ずいてなされたもので、書き
込み用負荷トランジスタのドレインでのブレークダウン
電圧を高めることを目的とする。また本発明は、外部か
ら供給される電源電圧が従来のままでもよいという条件
の下で、半導体素子の微細化が図られた場合でも素子の
破壊、特にゲート絶縁膜破壊が生じることがなく、高い
信頼性を持った半導体集積回路を提供することにある。
［発明の構成］ （課題を解決するための手段と作用） 第１の発明は、一端に発振器の出力が接続され、他端に
第１の回路点が接続されたキャパシタ（例えばC1）と、
ソースが前記第１の回路点に接続され、ゲート及びドレ
インが第２の回路点に接続されたトランジスタ（例えば
T4）と、ゲート及びドレインが前記第１の回路点に接続
され、ソースが第３の回路点に接続されたトランジスタ
（例えばT5）と、ソースが前記第２の回路点に接続さ
れ、ゲートが前記第３の回路点に接続され、ドレインが
第４の回路点に接続されたトランジスタ（例えばT1）
と、ソースが前記第４の回路点に接続され、ドレインが
外部電圧電源に接続され、ゲートに、プログラム時に
は、前記VPPよりも高い昇圧レベル、リード時には、前
記VPPより低く０［Ｖ］よりも高い中間の電圧を供給さ
れるトランジスタ（例えばT13）を具備したことを特徴
とする半導体集積回路である。第２の発明は、第１の電
源電圧（例えばVPP）が与えられる）供給端と、データ
プログラムのため、この第１の電源電圧よりも高い電圧
（例えばVP）を供給する第２の電源電圧供給端と、基準
電圧（例えばVREF）を出力する手段と、電流通路の一端
が前記第２の電源電圧供給端側に結合される電圧変換用
のトランジスタ（例えばT29）と、このトランジスタの
電流通路の他端における電圧および上記基準電圧が供給
され、これら両電圧の高低に応じた電圧を発生し、この
電圧を上記トランジスタのゲートに供給する制御手段
（T27等）を具備し、上記トランジスタの電流通路の他
端から上記第２の電源電圧よりも低い一定の第１の電源
電圧を得るようにした回路において、上記トランジスタ
の電流通路の一端と前記第２の電源電圧供給端との間に
は、更に保護用のトランジスタ（例えばT28）の電流通
路が接続され、この保護用のトランジスタのゲートに接
地電位より高い第１のレベルと前記第２の電源電圧より
も電位の高い第２のレベルの電位を供給するゲート電圧
印加手段を接続したことを特徴とする半導体集積回路で
ある。上記第２の発明において、前記制御手段は、前記
第２の電源電圧供給端と前記基準電圧の出力端との間に
各電流通路が直列接続された第1,第２の負荷トランジス
タ（例えばT25,T32）および駆動トランジスタ（例えばT
27）を備え、前記駆動トランジスタのゲートは、前記電
圧変換用トランジスタの電流通路の前記第１の電源電圧
を得る一端に接続され、かつ前記負荷トランジスタおよ
び駆動トランジスタの直列接続点は、前記電圧変換用ト
ランジスタのゲートに結合されることを特徴とする。MO
Sトランジスタのゲート電圧を従来より上げ、ゲート、
ドレイン間電圧を下げる等して、ゲート絶縁膜にかかる
電界を弱くし、ゲート絶縁膜破壊を防止している。
（実施例） 第１図はこの発明の途中で考えらたれた回路の構成を示
すものであり、これは第31図を改良した例である。第31
図のＡが第１図のＡに対応し、書き込み用負荷トランジ
スタ２が、第1,第２の負荷トランジスタ21,22に分割さ
れている。21,22,3,7はエンハンスメント型Ｎチャネル
トランジスタであり、４〜６はデプレッション型Ｎチャ
ネルトランジスタである。ここで信号Ａが“0"の時は、
トランジスタ３はオフし、トランジスタ6,5を介しノー
ドB1,B2が昇圧電圧SWまで充電される。一方、信号Ａが
“1"の時はトランジスタ３はオンする。このためトラン
ジスタ５の導通抵抗を充分大きくすれば、ノードB1は略
0Vになる。一方トランジスタ７はＡが“1"レベルゆえオ
ンし、ノードB2は、VC（5V）よりしきい値電圧分だけ低
い値になる。このため第２のトランジスタ22のB2の電圧
は0Vより上昇しているため、0Vの時のブレークダウンよ
りも電圧が上昇した分だけドレインのブレークダウン電
圧は上昇する。B1は0Vであり、B2は所定レベルの電圧で
あるため、トランジスタ６はオフしたままで、SWからの
電流流出はなく、昇圧回路の電流供給能力は小さくとも
よい。ここでVCは通常動作の電源で一般には5Vである。
第２図はこの発明の途中で考えらたれた他の回路の構成
を示すものであり、信号Ａが“1"の時B2はトランジスタ
10のしきい値電圧の絶対値の電圧になる。Ａが“1"レベ
ルの時は、例えばVA＋|VTH9|＞|VTH10|の条件を満たせ
ばSWからの電流の流出はない。ここでVAはＡの“1"レベ
ルの電圧、VTH9,VTH10はトランジスタ9,10のしきい値電
圧である。
第３図はこの発明の途中で考えらたれた更に他の回路の
構成を示すものであり、第２図にトランジスタ11,12を
追加し、そのゲートを電源電圧VCに保ち、トランジスタ
11,12の降下でトランジスタ8,9のドレインでのブレーク
ダウンが発生しないようにしている。
第４図は、この発明の途中で考えらたれた更に他の回路
の構成を示すものであり、Ａが“1"レベルの時は、その
反転したB1は略0V,B2はVCよりもトランジスタ17のしき
い値電圧の絶対値分だけ高い値になる。
第５図は第４図を変形したもので、トランジスタ19を加
えてトランジスタ14のブレークダウンを防ぎ、トランジ
スタ20,21,22によりノードB2を電源電圧VCにしている。
Ａが“0"の時はトランジスタ14,15はオフし、B1,B2はSW
に充電される。
第６図も第４図を変形したもので、トランジスタ19を加
えてトランジスタ14のブレークダウンを防ぎ、第４図で
のトランジスタ18のオフによるB2のフローティング状態
をなくすため、トランジスタ21,22によりＡが“1"の
時、B2をVCに保持している。
第７図（ａ）は第２図を更に改良したもので、トランジ
スタ24で、トランジスタ８のブレークダウンを防ぎ、ト
ランジスタ27が、トランジスタ10のドレインブレークダ
ウンを防いでいる。また、トランジスタ28,29により、B
2をVCに保持し、第２の負荷トランジスタ22のドレイン
ブレークダウン電圧を上げている。なおトランジスタ2
8,29の代わりに第７図（ｂ）のトランジスタ30を使用し
てもよい。
第８図はSWを出力する昇圧回路の一例である。Ｐが
“0"、が“1"の時プログラムモードとなり、SWにａの
ルートでVPよりもトランジスタ31,32のシキイ電圧の和
だけ高い電圧を出力する。通常のリードモードの時はＰ
が“1"となり、SWはｂのルートでVCの電圧となる。キャ
パシタ33とその前段の回路で昇圧電圧を得る。
本発明は、SWをVPよりも昇圧した電圧を使用しない場合
でも適用出来る。第９図はSWがプログラム時（Ｐ＝
“0"）の時はａのルートでVPが出力され、リード時はｂ
のルートでVCが出力される。この場合第２図、第３図、
第４図、第５図、第６図、第７図の実施例を用いれば、
SWのみならず、制御回路内のVCからの電流流出も零に出
来るというメリットを持つ。即ち第１図の場合、Ａが
“1"であった時、VCからトランジスタ7,5,4,3、アース
を通して直流電流が流れてしまうが、第２図〜第７図の
場合、Ａが“1"でも、例えば第２図でトランジスタ9,10
がカットオフするから、SW,VCとアース間に直流電流は
流れないものである。
以上説明したように、上記各回路によれば、書き込み用
負荷トランジスタを21,22と２つ設け、書き込みデータ
に応じて、第１のデータの時は２つの負荷トランジスタ
のゲートに外部からのプログラム電圧より高い電圧を印
加し、書き込み特性を改善し、一方、第２のデータの時
はプログラム電源側の第２の負荷トランジスタをプログ
ラム電圧より低く、0Vよりも高い値に設定してブレーク
ダウン電圧を上昇させ、より微細化されたMOSFETの使用
を可能にし、メモリセル側の第１の負荷トランジスタ21
のゲートを0Vにし、オフのままとしてメモリセルを中性
状態のままにしている。第２図〜第７図では、第１の負
荷トランジスタ21のゲートは完全にONになるため、第１
の負荷トランジスタのシキイ電圧のマージンが大きくな
るという利点を持つ。また第１、第２の負荷トランジス
タ21,22のゲートとドレイン間の電位差が共に下がるか
ら、これらトランジスタのゲート絶縁膜破壊も防止でき
る。
第10図、第12図〜第14図は今までの回路を更に変形した
もの、第15、第16図はそれぞれ第８図、第９図と対応し
ているが、出力をそれぞれSW1,SW2と分けて考えてい
る。
第10図において、プログラム時以外は入力IN＝“1"で、
SW1,SW2は電源VCと同レベルである。この時ノードB2＝V
C、B1＝0Vで、トランジスタ21はオフして、プログラム
用電源VPからトランジスタ21,22を介しての電流パスは
ない。またSW1はVCで、トランジスタ82のゲートへ入力
されている。よってトランジスタ81はゲートがVCだか
ら、トランジスタ82,83を介してソースに「VC＋Vth」以
上の電圧は印加されず、オフのままである。またトラン
ジスタ84,85を介しての電流も、トランジスタ86,87がオ
フのため流れず、VPが上昇するときも、トランジスタ22
のゲートはVCレベルだから、トランジスタ22のドレイン
とゲート間の電界は緩和される。プログラム時、SW1はV
Pより昇圧され、SW2はVPである。この時入力INが“1"の
ままの時は、ノードB2は約VC,B1は約0Vである。この時
トランジスタ86,87はオフし、SW1の昇圧電位からの電流
流出はない。SW2から82,83,81を介して接地へ電流は流
れる。INが“0"のときはトランジスタ84はオフする。こ
の時SW1から充電され、ノードB1,B2は昇圧電位が出力さ
れる。トランジスタ83があるため、SW1からSW2への電流
は流れない。なおこの例でSW2は、SW1でもよい。また、
もし昇圧する必要がない時は、SW1,SW2はVPでもよい。
第12図では、プログラム時以外は入力Ｐは“0"で、リー
ド時はVPはVC以下である。リード時トランジスタ96,97
はオン、トランジスタ91はオフであるため、B1,B2は0V
で、トランジスタ21,22はオフしている。Ｐ＝“0",＝
“1"の状態でVPが上昇する。VPはVCよりトランジスタ10
1,102のしきい値電圧及びトランジスタ91のしきい値電
圧の和以上になると、つまりノードB3はVCよりトランジ
スタ101,102のしきい値電圧の和の分高い電圧に固定さ
れるため、トランジスタ91はオンする。書き込みデータ
▲▼が“0"の時、つまりメモリセルのフローティ
ングゲートに電子を注入しない時トランジスタ91,92,97
〜99の抵抗値でノードB2は0Vより高い所定値になる。ま
たノードB1は約0Vである。よってトランジスタ21はオフ
のままである。次に▲▼が“1"の時、トランジス
タ96,97はオフする。そしてノードB1,B2はVPに充電され
る。
第13図（ａ），（ｂ）では、プログラム時以外はＰが
“1"で、VPがVC以下なら、トランジスタ111はオフする
ので、B1,B2は０レベルである。Ｐが“1"でVPが上昇す
ると、ノードB4は「VC＋Vth118＋Vth119」におさえられ
るので（Vth118,Vth119はトランジスタ118,119のしきい
値電圧）、VPが「VC＋Vth118＋Vth119＋|Vth111|」以上
になるとトランジスタ111がオンし、B1,B2は所定の値に
なる。この時トランジスタ111〜115の抵抗値を適当に決
めれば、B1は0V、B2は約5V程度にできる。Ｐが“0"の時
は、B1,B2ともVPに充電される。第13図（ｂ）のゲート
に信号SVPPが供給されるデプレッション型トランジスタ
120は、次に述べる目的のために接続される。一般に、
このような半導体集積回路では、電源VPの電圧を検出す
るための高電圧検出回路が設けられており、電源VPが所
定の値以上になると信号を出力する。すなわち、電源VP
が所定の値以上に上昇したのを検知して、プログラムモ
ードに移行する。この高電圧検出回路からの信号がSVPP
で、VPが所定の電圧以上の時、信号SVPPは“1"レベルと
なる。この信号SVPPが“1"レベルの時、トランジスタ12
0はオンし、トランジスタ118と119の接続点を電源VCに
接続する。上記所定の電圧をVAとする。VC＋Vth118＋V
th119＋Vth111＞VA＞VC＋Vth118＋Vth111を満足するよ
うに、トランジスタ111,118,119のシキイ電圧を決めて
やれば、電源VPが上昇し、VAを超えプログラムモードに
入った時にトランジスタ111はオンし、この半導体集積
回路内のすべての回路が、ほぼ同時にプログラムモード
になる。
第14図では、SW1,SW2がVCレベルの時IN＝“1"である。
この時トランジスタ129はオンするため、B1が0Vとな
る。またトランジスタ121のゲートも“1"だから、B2はV
Cレベルになる。入力INが“1"の状態でVPが上昇してい
くと、トランジスタ130,131,126〜129を介して電流が流
れるが、各トランジスタの導通抵抗の適切な設定によ
り、B1は約0Vに保持されたままである。このためトラン
ジスタ124,125はオフに保持され、B2はVCレベルから変
化しない。SW1,SW2は高電圧になった状態で、INが“0"
レベルになると、トランジスタ121,129はオンし、B1,B2
にはSW1の電圧が出力される。なおSW2はVPを直接与えて
もよい。INが“1"レベルでトランジスタ129がオンして
いたとしても、トランジスタ130,126が存在するため、V
Pの電圧が「VC＋|Vth126|＋Vth130」以上にならなけれ
ば、VPからの電流は流れない。
第15図，第16図はそれぞれSW1,SW2を作るための回路で
あるが、第８図，第９図と等価であるので説明は省略す
る。
第17図は本発明の一実施例の構成を示すもので、第32図
の改良例である。また第18図、第19図はその信号波形図
である。発振器141の出力をMOSキャパシタC1の一端に入
力し、もう一端の電極側を回路点N1とし、この回路点N1
にトランジスタT4のソースを接続し、前記トランジスタ
T4のゲート及びドレインは、回路点N3に接続しトランジ
スタT1のソースに接続される。回路点N1にトランジスタ
T5のゲート及びドレインを接続し、ソースをトランジス
タT1のゲートに接続しこれを回路点N2とする。この回路
に加え、トランジスタT1のドレインとトランジスタT13
のソースを接続し、その接続点を回路点N10とする。前
記トランジスタT13のドレインは高電圧電源VPに接続さ
れ、プロクラム時は12.5V、リード時は5V（VC）となり
ゲートについてもプログラム時には昇圧電位SW、リード
時にはVCとなる様な信号を入力とする。このような回路
形式にすることによってトランジスタT13のゲートレベ
ルはVC以下にはならずドレインVPとの電位差は従来より
縮まり、誘電破壊強度は増加する。すなわちトランジス
タT13のゲート、ドレイン間の電位差は（VP−VC）とな
り、従来のVPに比べ、VCの分、電位差は小さくなる。
また、N10の電位はVC−VTH13となるためのトランジスタ
T1にも強い電界はかからない。前記トランジスタT13の
ソースとトランジスタT1のドレインの接続点N10のレベ
ルは、トランジスタT13のゲート電位からしきい値電圧
（VTH13）を引いた電圧になる。リード時にはSWがVCで
あり、プログラム時は昇圧レベルとなる。またトランジ
スタT1のゲートに印加する回路点のレベルはリード時は
入力信号IN1が“1"となる為、放電され“0"となりプロ
グラム時は昇圧レベルとなる。
従って、回路点N10と回路点N2との電位差は、従来回路
に比べ少なくなる為、破壊強度は増すことになる。他の
箇所についても、いくつかの破壊対策を行なっている。
トランジスタT12のゲートに入力する信号IN3がプログラ
ム時に0Vとなり、出力信号（SW）のレベルは昇圧レベル
となるのでトランジスタT12のソース側にトランジスタT
17を追加し絶縁破壊を防いでいる。つまり、トランジス
タT17のゲート、ソース電位差はVP−VCにおさえられ、
トランジスタT12も回路点N9はVC＋|VTH17|以上にはなら
ない。ここでVTH17は、トランジスタT17のしきい値電圧
である。またトランジスタT14もトランジスタT13と同様
の働きをしていることは説明するまでもない。
第20図は本発明による他の実施例である。例えばトラン
ジスタT11は、ゲートにプログラム時、0Vとなる信号IN1
が入力する。ドレイン側には、デプレーション型トラン
ジスタT10、更にトランジスタT15,T16を直列に継ぎ、回
路点N7には、回路点N2のレベルより2VTH下がった分の電
圧がかかる様にし、従来回路に比べ破壊に対しての保護
能力は向上した。すなわち、この昇圧回路において最も
電位の高くなる所は回路点N1である。ところがN1が最高
電位となる時は、IN0も最高電位となる為、キャパシタC
1の電位差は大きくならない。回路点N2は、N1の次に電
位の高い個所である。このためトランジスタT10のゲー
トをVCCにしてもトランジスタT10のゲート、ドレイン間
の電位差が大きくなりすぎる場合があるため、トランジ
スタT15,T16を設けたのである。なおこの実施例では、S
Wの電位がデータ書き込み時に昇圧電位、その他の時
は、VCとなるためSWの電位をトランジスタT13,T14のゲ
ートに与えたが、これはVPに高電圧が印加された時、0V
より高い電圧であればよい。つまりトランジスタT13,T1
4のゲート絶縁膜が破壊しないような、ドレインとゲー
トの保てるゲート電圧にすればよい。このため、第21図
に示すように書き込み時、VP、それ以外の時はVPより低
い電位が出るように抵抗分割で作ってもよい。
ここで破壊強度を減少させる主な要因として（Ｉ）酸化
膜が薄くなる。（II）ゲートとドレインまたはソース間
との電位差が大きい。以上の２点が上げられる。第17
図、第20図は、前記（II）で述べてある電位差が大きい
回路個所を回路修正により電位差を小さくし破壊強度を
高める対策をしている。微細化に伴ない、酸化膜が薄く
なるにつれ破壊強度が減少する現在、この回路発明は、
今後の半導体集積回路に貢献する。
第22図は、この発明の更に他の実施例である不揮発性メ
モリーの構成を示す回路図である。トランジスタT25及
びトランジスタT28のゲートに入力する信号IN21は、プ
ログラム時には、トランジスタT25,T28のドレイン電圧V
Pよりも高い昇圧電位となり、リード時は、通常の電源
電圧レベル（例えば5V）となる。またトランジスタT30
のゲートに入力する信号IN22は、プログラム時には外部
電源電圧（VP）よりも高い昇圧電位となり、リード時
は、0Vとなる。
まず、プログラムモードに入ると入力信号IN21は、VCレ
ベル（例えば5V）から昇圧レベルへ変わり、外部電源端
子（VP）をドレインに持つトランジスタT28は、強いオ
ン状態となり、前記トランジスタT28のソースと電圧変
換用トランジスタT29のドレインを接続する回路点N25
は、VPレベルまで上がる。また入力信号IN21は、外部電
源端子（VP）をドレインに持つトランジスタT25のゲー
トに接続され、前記トランジスタT25のソースは、デプ
レッション型トランジスタT26のドレインと接続する回
路点N23もVPレベルまで上がる。トランジスタT26のソー
ス及びゲートは、電圧変換用トランジスタT29のゲート
とトランジスタT27のドレインに接続し、この接続点を
回路点N24とする。上記制御回路は外部電源端子VPと基
準電圧発生回路のVref間で動作する反転増幅回路になっ
ており、その出力である回路点N24からは、前記内部電
源端子電圧VPPと前記基準電圧Vrefの高低に応じた電圧
が出力される。基準電圧発生回路の出力Vrefは、デプレ
ーション型トランジスタT21と同タイプのトランジスタT
22で構成されている。従来の回路は、ポリシリコンを用
いて抵抗を形成していたが本回路は、トランジスタのチ
ャネル長で基準レベルを発生させるトランジスタ化によ
りパターン面積を小さくするメリットがある。
電圧変換用トランジスタT29のソースはトランジスタT30
のドレインと接続し、回路点N26とする。トランジスタT
30のゲートに入力する信号IN22は、プログラム時には、
外部電源電圧（VP）よりも高い昇圧電位となり回路点N2
6は、内部電源電圧（VPP）とほぼ等しくなる。新号IN22
はリード時には0Vとなり、貫通電流をなくす。
また微細化による酸化膜破壊に対しては、トランジスタ
のゲート及びドレイン、ソースの電位差を少なくし、電
界を弱めている。具体的にいうと、入力信号IN21はリー
ド時に従来は0Vにしていたが、本回路においては、VCレ
ベル（例えば5V）とし、ドレイン側に接続する外部電源
電圧（VP）との電位差を少なくしている。
第23図は本発明の他の実施例であり、外部電源端子
（VP）をドレインに持ち、プログラム時に前記VPか、こ
れよりも高い昇圧電位となり、リード時にVCレベル（例
えば5V）となる入力信号IN21をゲートに持つデプレッシ
ョン型トランジスタT28とソース端子が異なるトランジ
スタT25が存在し、前記トランジスタT28のソース側とト
ランジスタT25のソース側にそれぞれデプレッション型
トランジスタT31とT32を接続し、そのゲートにはプログ
ラム時に前記VPか、これよりも高い昇圧電位となりリー
ド時に0Vとなる信号IN22が入力する。また前記トランジ
スタT31とトランジスタT32のそれぞれのソースは、電圧
変換用トランジスタT29のドレインと制御トランジスタT
36のドレインに接続される。
本回路の特徴は、デプレッション型トランジスタを用い
ることにより、信号IN21,IN22を昇圧しなくてもよいよ
うにしている。この例でもドレインとゲートの電位差を
小さくすることによって電界を弱くし、酸化膜が薄くな
ったとしても、破壊を起こさない回路となっている。
第24図は本発明の更に他の実施例で、信号IN21,IN22を
出力するための回路である。＜Ｈ＞はVPより作られる昇
圧された信号もしくはVPをそのまま用いる。この回路に
おいては、データ書き込み時が“0"になり、IN21,IN2
2には、＜Ｈ＞がそのまま出力され、それ以外の時は
は“1"でMOSFET T33がオンし、IN22は0V、IN21はVCより
トランジスタT38のしきい値電圧分だけ低い値になる。
このため例えば第24図においてはT38のドレインとゲー
トはVPとVC−Vth38の電位差となり従来のゲートが0Vの
時と比べるとVC−Vth38の分だけ電界が弱くなる。＜Ｈ
＞が高電圧であってもトランジスタT37のゲートとドレ
インも＜Ｈ＞とVC−Vth38の電位差となり、またMOSFET
T34もVCと＜Ｈ＞の電位差しかかからず、この第24図の
回路においてもゲートとドレイン間の電界は弱められて
いる。
以上説明したようにこの第22図、第24図の実施例によれ
ば、外部から供給される電源電圧が固定されているとい
う条件下で素子の微細化が図られた場合でも素子の酸化
膜破壊が起きず高い信頼性を持った半導体集積回路が提
供できる。
第25図に本発明の更に他の実施例を示す。この実施例
は、書き込むべきデータの状態によって、出力状態が異
なる書き込み制御信号発生回路2011〜201n、及び前記書
き込み制御信号発生回路の出力を受けて、不揮発性半導
体メモリセルにデータを書き込む為の書き込み電圧を発
生する書き込み負荷回路2021〜202n、及び不揮発性メモ
リセルアレイ203のデータ線を選択する為の第１次より
第ｘ次のの多段構成されたカラム選択回路2041〜204x,2
051〜205x、及び前記カラム選択回路を選択制御する第
１次から第ｘ次までの選択信号発生回路20611〜206m,20
6x1〜206l、及び不揮発性半導体メモリセルのドレイン
が共通接続されたデータ線に対して所定の書き込み電圧
を供給する為のスイッチ回路2071〜207n、及び前記カラ
ム選択回路及び前記スイッチ回路の基盤電位を書き込み
時と、非書き込み時で、異なった所定の電位を発生する
基盤電位発生回路208、及び、前記カラム選択回路の入
力を書き込み時以外の時に電位を放電する為の放電回路
20911〜2091n,209x1〜209xnによって構成される書き込
み回路を有し、次のことが特徴である。
書き込み制御信号発生回路2011の出力１及び１′が共に
高電圧（例えば15V程度）で、書き込み制御信号発生回
路201nの出力ｎが電源電圧（例えば5V）で、ｎ′が接地
電圧（例えば0V）であり、前記第１次選択信号発生回路
群のうち選択信号発生器20611のみが選択され、それ以
外の第１次選択信号発生回路群中の選択信号発生器が非
選択状態で、その代表を選択信号発生器206mとする時、
選択信号発生器20611の出力端11の電位は電源電圧（例
えば5V）に、選択信号発生器206mの出力端ｍは高電圧
（例えば15V程度）となる。書き込み制御信号発生器の
出力１及び１′が共に高電圧であり、その出力に制御さ
れる書き込み負荷回路2021の出力Y1は高電位（例えば11
V程度）となる。又、第１次カラム選択回路2041におい
て、第１次選択信号発生回路によって、選択されている
選択信号発生器20611の出力11が、そのゲートに供給さ
れるＰチャネルエンハンスメント型（以下PE型と称す）
トランジスタ211の出力端Y11は高電圧（例えば9V）であ
り、非選択である選択信号ｍが、そのゲートに供給され
るPE型トランジスタ212の出力端Y1mはフローティングと
なる。書き込み制御信号発生回路201nの出力ｎ及びｎ′
が供給される書き込み負荷回路202nの出力端Ynは、フロ
ーティングとなり、電圧は印加されない。
以上述べた如く、そのドレインに高電圧が印加される回
路において、強電界による素子の破線、劣化、誤動作を
防ぐ為に、例えば素子211のゲートを選択時5V（従来は0
V）とし、ゲート信号の出力状態を所定の電圧を持つ振
幅にする事により、素子のゲートとドレインに印加され
る電界を軽減させ、安定した回路を設定する事が出来る
ようにしたものである。
第26図は第25図の書き込み制御信号発生回路201と書き
込み負荷回路202の具体例である。この回路は、第10図
のものと等価であり、第10図のSW1,SW2がそれぞれ＜Ｈ
＞,VP/VCに対応する。第27図（ａ），（ｂ）は第26図の
信号波形図である。
第28図に本発明の更に他の実施例を示す。この実施例
は、書き込むべきデータの状態によって、出力状態が異
なる書き込み制御信号発生回路2011〜201n、及びその出
力を受けて、不揮発性半導体メモリ素子にデータを書き
込む為の所定の書き込み電圧を発生する書き込み負荷回
路2021〜202n、及びセルアレイ203にデータを書き込む
不揮発性メモリセルMCを選択する為の、第１次より第ｘ
次の多段構成されたカラム選択回路2041〜204x,2051〜2
05x、及び、第１次より第ｘ次までの選択信号発生回路2
0611〜206m,206x1〜206lのそれぞれの出力を受けて書き
込み制御信号発生回路例えば2011の出力１及びこの出力
例えば１をゲート入力とするトランジスタ、例えば220
で変調（制御）された次段への選択信号によって制御さ
れる信号をカラム選択回路の選択信号と成す選択信号変
調回路2211〜221n,2221〜222xによって構成される書き
込み回路を有し、また次の特徴がある。
書き込み制御信号１及び１′が高電圧（例えば15V程
度）で、又書き込み制御信号ｎが電源電圧（例えば5V）
で、ｎ′が接地電圧（例えば0V）に書き込み信号が出力
され、第１次選択信号発生回路群のうち、例えば選択信
号発生器20611が選択され、それ以外の第１次選択信号
が全て非選択状態で、その代表を選択信号発生器206mと
すると、選択信号発生器20611の出力端11及び11′が共
に高電圧（例えば15V程度）の選択状態にあり、選択信
号発生器206mの出力ｍが、電源電圧（例えば5V）で、
ｍ′が接地電圧（例えば0V）の非選択状態である時、第
１次カラム選択回路群を構成するＮチャネル・エンハン
スメント型（以下NE型と称す）トランジスタのうち123
（抵抗用）及び124（スイッチ用）のNE型トランジスタ
のゲートに入力される第１次選択信号変調回路の出力11
1及び111′が、前記選択信号発生器20611の出力及び、
前記書き込み制御信号発生回路2011の出力１を受けて、
共に高電圧（例えば15V程度）となり、前記書き込み制
御信号１及び１′を受けて、書き込み負荷回路2021の出
力端Y11が高電圧（例えば11V程度）である為、前記、第
１次カラム選択回路１の出力の１つであるNE型トランジ
スタ124のソースであるY1112が高電位（例えば10V程
度）となる。又、前記第１次カラム選択回路群を構成す
るNE型トランジスタのうち125及び126のNE型トランジス
タのゲートに入力される第１次選択信号変調回路2211の
出力m1及びm1′が、前記選択信号発生器206mの出力m1,m
1′及び前記書き込み制御信号発生回路2011の出力１を
受けて、NE型トランジスタ125のゲート端子m1が電源電
圧（例えば5V）で、m1′が接地電圧（例えば0V）となり
前記書き込み負荷回路１の出力端Y11が高電位（例えば1
1V程度）であっても、前記第１次カラム選択回路2041を
構成する、NE型トランジスタ125のゲートとドレインの
電界は弱められる。このトランジスタ125のソース端Y11
mは所定の電圧（例えば3V程度）となり、ゲートが0Vの
トランジスタ126のドレインとゲートの電界はさらに弱
められ、前記第１次カラム選択回路2041の出力の１つで
あるＮチャネルトランジスタ126のソースであるY11m2が
接地電圧（例えば0V）となる。又、書き込み制御信号発
生回路201nの出力ｎが電源電圧（例えば5V）でｎ′が接
地電圧（例えば0V）である時には、それらの書き込み制
御信号発生回路201nの出力を受けて、書き込み負荷回路
の出力であるYn1の出力は、接地電圧（例えば0V）であ
り、又書き込み制御信号発生回路の出力ｎが、電源電圧
（例えば5V）である為、選択状態にある11及び11′の電
位が高電圧であるにもかかわらず、第１次選択信号変調
回路群221nの出力11nは所定の電圧（例えば6V）程度で
あり、11n′は所定の電圧（例えば7V）となり、書き込
み行なわない時のゲートとチャネル間の電界も弱く出来
る。選択信号発生器206mの出力ｍ及びｍ′を受けて、第
１次選択信号変調回路の出力mnは所定の電圧（例えば2V
程度）mn′は接地電圧（例えば、0V）となり、第１次カ
ラム選択回路の出力である、Yn12,Ynm2等は全て接地電
圧となる。
以上の様に、トランジスタのドレインに高電圧が印加さ
れうる回路において、強電界より素子を破壊、劣化、誤
動作より保護する為、そのドレインにゲートを所定の電
圧（例えば5V）でバイアスされた素子を挿入する事で、
強電界を軽減し、安定した回路を設定する事が出来る手
段である。
第29図は書き込み制御信号発生回路201と書き込み負荷
回路202の具体例である。この回路は、第26図に示した
ものと同じものである。第30図（ａ），（ｂ）は第29図
の信号波形図である。
第11図は第26図、第29図の書き込み選択信号発生器例え
ば20611の具体例である。241はデコーダ部分、回路242
は書き込み信号発生器出力11,11′を発生する部分であ
る。
［発明の効果］ 以上説明した如く本発明によれば、書き込み用負荷トラ
ンジスタのドレインでのブレークダウン電圧が高まり、
また集積回路の微細化が図られた場合でも、ゲート絶縁
膜の破壊が生じにくくなり、信頼性の向上が図れるもの
である。
【図面の簡単な説明】
第１図ないし第10図はこの発明の途中で考えられた回路
の構成を示す回路図、第11図は後述の実施例の選択信号
発生回路図、第12図ないし第16図はこの発明の途中で考
えられた他の回路の構成を示す回路図、第17図は本発明
の一実施例の構成を示す回路図、第18図及び第19図は第
17図の信号波形図、第20図ないし第26図は本発明の他の
各実施例の回路図、第27図は第25図の回路の信号波形
図、第28図、第29図は本発明の更に異なる実施例の回路
図、第30図は第28図の回路の信号波形図、第31図、第32
図は従来例の回路図、第33図、第34図は同回路の信号波
形図、第35図、第36図は他の従来例の回路図、第37図は
同回路の信号波形図、第38図は更に他の従来例の回路図
である。 21……スイッチング用負荷トランジスタ、22……抵抗用
負荷トランジスタ、VC……集積回路電源、VP……プログ
ラム用電源、SW……昇圧電源、C1……キャパシタ、T11,
T13……保護用トランジスタ、T9……電圧変換用トラン
ジスタ、2011〜201n……書き込み制御信号発生回路、20
21〜202n……書き込み負荷回路、203……メモリセルア
レイ、2041〜205x……カラム選択回路、20611〜206l…
…選択信号発生器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤本 俊幸 東京都渋谷区渋谷１丁目13番９号 トスバ ックコンピューターシステム株式会社内 (72)発明者 成田 晃 東京都渋谷区渋谷１丁目13番９号 トスバ ックコンピューターシステム株式会社内 (56)参考文献 特開 昭62−6494（ＪＰ，Ａ) 特開 昭62−146486（ＪＰ，Ａ) 実開 昭58−165800（ＪＰ，Ｕ)

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】一端に発振器の出力が接続され、他端に第
    １の回路点が接続されたキャパシタ（例えばC1）と、ソ
    ースが前記第１の回路点に接続され、ゲート及びドレイ
    ンが第２の回路点が接続されたトランジスタ（例えばT
    4）と、ゲート及びドレインが前記第１の回路点に接続
    され、ソースが第３の回路点に接続されたトランジスタ
    （例えばT5）と、ソースが前記第２の回路点に接続さ
    れ、ゲートが前記第３の回路点に接続され、ドレインが
    第４の回路点に接続されたトランジスタ（例えばT1）
    と、ソースが前記第４の回路点に接続され、ドレインが
    外部高圧電源に接続され、ゲートに、プログラム時に
    は、前記外部高圧電源よりも高い昇圧レベル、リード時
    には、前記外部高圧電源よりも低く、０［Ｖ］よりも高
    い中間の電圧が供給されるトランジスタ（例えばT13）
    とを具備したことを特徴とする半導体集積回路。
  2. 【請求項２】第１の電源電圧（例えばＶPP）が与えられ
    る第１の電源電圧供給端と、データプログラムのため、
    この第１の電源電圧よりも高い電圧（例えばＶP）がが
    供給される第２の電源電圧供給端と、基準電圧（例えば
    ＶREF）を出力する手段と、電流通路の一端が前記第２
    の電源電圧供給端側に結合される電圧変換用のトランジ
    スタ（例えばT29）と、このトランジスタの電流通路の
    他端における電圧及び上記基準電圧が供給され、これら
    両電圧の高低に応じた電圧を発生し、この電圧を上記ト
    ランジスタのゲートに供給する制御手段（T27等）を具
    備し、上記トランジスタの電流通路の他端から上記第２
    の電源電圧よりも低い一定の第１の電源電圧を得るよう
    にした回路において、上記トランジスタの電流通路の一
    端と前記第２の電源電圧供給端との間には、更に保護用
    のトランジスタ（例えばT28）の電流通路が接続され、
    この保護用のトランジスタのゲートに接地電位より高い
    第１のレベルと前記第２の電源電圧よりも電位の高い第
    ２のレベルの電位を供給するゲート電圧印加手段を接続
    したことを特徴とする半導体集積回路。
  3. 【請求項３】前記制御手段は、前記第２の電源電圧供給
    端と前記基準電圧の出力端との間に各電流通路が直列接
    続された第１、第２の負荷トランジスタ（例えばT25、T
    32）及び駆動トランジスタ（例えばT27）を備え、前記
    駆動トランジスタのゲートは、前記電圧変換用のトラン
    ジスタの電流通路の前記第１の電源電圧を得る一端に接
    続され、かつ前記負荷トランジスタ及び駆動トランジス
    タの直列接続点は、前記電圧変換用のトランジスタのゲ
    ートに結合されてなることを特徴とする請求項２に記載
    の半導体集積回路。
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