JPH01112595A - 不揮発性シャドウ・メモリセル - Google Patents
不揮発性シャドウ・メモリセルInfo
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- JPH01112595A JPH01112595A JP63194288A JP19428888A JPH01112595A JP H01112595 A JPH01112595 A JP H01112595A JP 63194288 A JP63194288 A JP 63194288A JP 19428888 A JP19428888 A JP 19428888A JP H01112595 A JPH01112595 A JP H01112595A
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- memory cell
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
Landscapes
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、分離用トンネル素子の数とそれに関連して必
要とされるシリコン領域が50%少なく、しかも改良さ
れたレベルシフタを回路の入出力部分に使用することの
できる不揮発性のCM O、Sシャドウ・メモリセルま
たはNMOSシャドウ・メモリセルに関するものである
。
要とされるシリコン領域が50%少なく、しかも改良さ
れたレベルシフタを回路の入出力部分に使用することの
できる不揮発性のCM O、Sシャドウ・メモリセルま
たはNMOSシャドウ・メモリセルに関するものである
。
従来の技術
一般に、不揮発性メモリセルは関連する揮発性メモリセ
ルからのデータを記憶して、パワーをオフにしている間
にこのデータが消えないようにするのに用いられる。こ
のような不揮発性メモリセルは通常「シャドウ」セルと
呼ばれている。不揮発性メモリセルと揮発性メモリセル
の間の接続線は一般に双方向性である。すなわち、この
接続線は、不揮発性メモリセルへのデータストア(書き
込み)操作中は入力として機能し、不揮発性メモリセル
から揮発性メモリセルへのデータのリコール(読み出し
)操作中は出力として機能する。約10〜20Vという
比較的高圧の電源は、データ記憶操作中に不揮発性メモ
リセル内のファウラー−ノルドハイム(FN)形分離用
素子対の一方にトンネリングを誘起する。FN素子はト
ンネリング状態でないときには極めて大きなインピーダ
ンスを有するため、蓄積されている電荷はパワーをオフ
にしている間は回路の残りの部分と分離されている。
ルからのデータを記憶して、パワーをオフにしている間
にこのデータが消えないようにするのに用いられる。こ
のような不揮発性メモリセルは通常「シャドウ」セルと
呼ばれている。不揮発性メモリセルと揮発性メモリセル
の間の接続線は一般に双方向性である。すなわち、この
接続線は、不揮発性メモリセルへのデータストア(書き
込み)操作中は入力として機能し、不揮発性メモリセル
から揮発性メモリセルへのデータのリコール(読み出し
)操作中は出力として機能する。約10〜20Vという
比較的高圧の電源は、データ記憶操作中に不揮発性メモ
リセル内のファウラー−ノルドハイム(FN)形分離用
素子対の一方にトンネリングを誘起する。FN素子はト
ンネリング状態でないときには極めて大きなインピーダ
ンスを有するため、蓄積されている電荷はパワーをオフ
にしている間は回路の残りの部分と分離されている。
ロイツェナー(Leuschner)、グーターマン(
Gut−erman)、ブローブシニテインク(Pro
ebst ing)、ディアス(D、1as)に対して
付与されたアメリカ合衆国特許第4.510.584号
の不揮発性メモリセルの概略が従来技術として第1図に
示されている。トランジスタQ24のゲートに電荷を蓄
積させて分離するのに2つのファウラー−ノルドハイム
(FN)形トンネル素子20.22が使用されている。
Gut−erman)、ブローブシニテインク(Pro
ebst ing)、ディアス(D、1as)に対して
付与されたアメリカ合衆国特許第4.510.584号
の不揮発性メモリセルの概略が従来技術として第1図に
示されている。トランジスタQ24のゲートに電荷を蓄
積させて分離するのに2つのファウラー−ノルドハイム
(FN)形トンネル素子20.22が使用されている。
コンデンサC2Gが付加されてこの分離回路が完成して
いる。
いる。
コンデンサC2gはFETタイプの装置にすることがで
きる。FNトンネル素子20.22は、SiO□などか
らなる薄い(100人)誘電体層によって分離された2
つの導電層を用いて実現することが可能である。導電層
の伝導帯が彎曲するため、誘電体層に作用する電場が大
きくなるにつれて電子はより大きな確率でこの誘電体層
をトンネリングすることができるようになる。この挙動
は、式3式% (ただし、Jは電流密度(A/Cfn”)、Eは電場の
強度(V/cm2)、 aとbは定数、 eは2.71g、、、という値の数である)で表される
。
きる。FNトンネル素子20.22は、SiO□などか
らなる薄い(100人)誘電体層によって分離された2
つの導電層を用いて実現することが可能である。導電層
の伝導帯が彎曲するため、誘電体層に作用する電場が大
きくなるにつれて電子はより大きな確率でこの誘電体層
をトンネリングすることができるようになる。この挙動
は、式3式% (ただし、Jは電流密度(A/Cfn”)、Eは電場の
強度(V/cm2)、 aとbは定数、 eは2.71g、、、という値の数である)で表される
。
以下に記述する回路の説明にあたって、FN素子が、ア
ノード同士を接続した一対のツェナー・ダイオードに類
似した電圧トリガ式双方向スイッチであると仮定できる
ものとする。FN)ンネル素子の電位の絶対値がファウ
ラー−ノルドハイム電圧よりも小さい場合にはこの素子
は遮断され、この電位がファウラー−ノルドハイム電圧
を越えるとこの素子はインピーダンスが極めて小さ(な
って導通する。
ノード同士を接続した一対のツェナー・ダイオードに類
似した電圧トリガ式双方向スイッチであると仮定できる
ものとする。FN)ンネル素子の電位の絶対値がファウ
ラー−ノルドハイム電圧よりも小さい場合にはこの素子
は遮断され、この電位がファウラー−ノルドハイム電圧
を越えるとこの素子はインピーダンスが極めて小さ(な
って導通する。
第1図のメモリセルの利点は、ノードDSmを介して揮
発性記憶素子(図示せず)に容易に接続でき、しかもこ
の接続によってこの揮発性記憶素子の正常動作が妨げら
れないことである。従って、高速演算と不揮発性の両方
を実際に実現することができる。不揮発性データのリコ
ールはノード21を介して行われる。一般に、このノー
ドは入力端子DS″Vを備える揮発性シャドウ・メモリ
セルに接続されている。制御用トランジスタQ、4とフ
ローティングノード32がそれぞれ1つのみだと、相補
的な2つのデータ状態の間の最小電圧差を少なくとも2
〜3Vにする必要がある。というのは、センス用トラン
ジスタQ24が、一方のデータ状態で、揮発性素子が反
対の状態のときにもこの揮発他素子に打ち勝つのに十分
なだけ強くオンとなっていなければならないからである
。不揮発性素子の2つの相補的データ状態の間の電圧差
は、FNトンネル素子20.22を通過する電荷の量に
直接に関係している。
発性記憶素子(図示せず)に容易に接続でき、しかもこ
の接続によってこの揮発性記憶素子の正常動作が妨げら
れないことである。従って、高速演算と不揮発性の両方
を実際に実現することができる。不揮発性データのリコ
ールはノード21を介して行われる。一般に、このノー
ドは入力端子DS″Vを備える揮発性シャドウ・メモリ
セルに接続されている。制御用トランジスタQ、4とフ
ローティングノード32がそれぞれ1つのみだと、相補
的な2つのデータ状態の間の最小電圧差を少なくとも2
〜3Vにする必要がある。というのは、センス用トラン
ジスタQ24が、一方のデータ状態で、揮発性素子が反
対の状態のときにもこの揮発他素子に打ち勝つのに十分
なだけ強くオンとなっていなければならないからである
。不揮発性素子の2つの相補的データ状態の間の電圧差
は、FNトンネル素子20.22を通過する電荷の量に
直接に関係している。
一方、FN)ンネル素子20.22の信頼性は酸化物層
での電荷移動に直接に関係している。そこで、信頼性を
最大にするためにはトンネル素子による電荷移動を最小
にすることが望ましい。さらに、信頼性は酸化物層内の
電場/電流密度にも大きく依存する。従って、別の問題
は酸化物層内の電流密度を最小にすることである。
での電荷移動に直接に関係している。そこで、信頼性を
最大にするためにはトンネル素子による電荷移動を最小
にすることが望ましい。さらに、信頼性は酸化物層内の
電場/電流密度にも大きく依存する。従って、別の問題
は酸化物層内の電流密度を最小にすることである。
このような条件を満足させる目的で、モスチック社が市
販している部品番号MK4701の素子の一部をなす第
2図に示した回路が完成したと考えられている。なお、
この回路はこの素子内で参照用セルとして用いられる。
販している部品番号MK4701の素子の一部をなす第
2図に示した回路が完成したと考えられている。なお、
この回路はこの素子内で参照用セルとして用いられる。
第1図と第2図を比較することにより、第1図のメモリ
セルの大部分が第2図の2つの場所に現れていることが
わかる(第2図のそれぞれの半モジュールでは同じ数値
の参照番号が用いられており、下添字AとBは両方の半
モジュールのいずれの側で利用されているかを表す)。
セルの大部分が第2図の2つの場所に現れていることが
わかる(第2図のそれぞれの半モジュールでは同じ数値
の参照番号が用いられており、下添字AとBは両方の半
モジュールのいずれの側で利用されているかを表す)。
両方の半モジュールは、先の場合と同様にノードDと1
を介して揮発性記憶素子(今度も図示せず)に相補的に
接続されている。大きな違いは、第2図の回路において
はノードDとTのいずれもが入力ノードならびに出力ノ
ードとして機能することである。第2図の回路は相補的
であり、しかもメモリセルが対称であるため、第1図の
回路の場合とは異なり、ノード32Aと32Bに同時に
記憶される2つのデータ状態の電圧差を大きくする必要
がない。従って、トンネル電流を小さくしてFN)ンネ
ル素子2OA、22A、20B、22Bの信頼性を向上
させることができる。
を介して揮発性記憶素子(今度も図示せず)に相補的に
接続されている。大きな違いは、第2図の回路において
はノードDとTのいずれもが入力ノードならびに出力ノ
ードとして機能することである。第2図の回路は相補的
であり、しかもメモリセルが対称であるため、第1図の
回路の場合とは異なり、ノード32Aと32Bに同時に
記憶される2つのデータ状態の電圧差を大きくする必要
がない。従って、トンネル電流を小さくしてFN)ンネ
ル素子2OA、22A、20B、22Bの信頼性を向上
させることができる。
発明が解決しようとする課題
しかし、第1図と第2図の従来の回路ではメモリセルご
とに2つのトンネル素子(第1図の場合)または4つの
トンネル素子(第2図の場合)が用いられている。この
ようなメモリセルの歩留りと信頼性は各メモリセルに使
用されるトンネル素子の数と密接に関係しているため、
メモリセル1つごとのトンネル素子の数を減らすことが
望ましい。
とに2つのトンネル素子(第1図の場合)または4つの
トンネル素子(第2図の場合)が用いられている。この
ようなメモリセルの歩留りと信頼性は各メモリセルに使
用されるトンネル素子の数と密接に関係しているため、
メモリセル1つごとのトンネル素子の数を減らすことが
望ましい。
第1図と第2図の回路では、FN)ンネル素子20.2
2は高圧電源とグラウンドの間に直列経路を常に形成す
る。これは、電源の高電圧がトンネル素子のファウラー
−ノルドハイム電圧の2倍を決して越えないようにする
必要があることを意味する。というのは、この条件が満
たされない場合には両方の素子が導通し、大きな電流が
高電圧のノードからグラウンド側のノードに流れる可能
性があるからである。このように大きな電流が流れると
FN)ンネル素子の信頼性に大きな影響が及ぶ。
2は高圧電源とグラウンドの間に直列経路を常に形成す
る。これは、電源の高電圧がトンネル素子のファウラー
−ノルドハイム電圧の2倍を決して越えないようにする
必要があることを意味する。というのは、この条件が満
たされない場合には両方の素子が導通し、大きな電流が
高電圧のノードからグラウンド側のノードに流れる可能
性があるからである。このように大きな電流が流れると
FN)ンネル素子の信頼性に大きな影響が及ぶ。
FN)ンネル素子対の一方が破壊されると回路が機能し
なくなるのは明らかである。
なくなるのは明らかである。
従来の回路では、電流は所定のFN)ンネル素子を通っ
て常に同じ方向に流れる。この結果、従来からファウラ
ー−ノルドハイム電圧の「ウオークアウト」としてよく
知られている現象が発生する。これは、薄いトンネリン
グ媒体が破損して素子が破壊する前兆であることがわか
っている。
て常に同じ方向に流れる。この結果、従来からファウラ
ー−ノルドハイム電圧の「ウオークアウト」としてよく
知られている現象が発生する。これは、薄いトンネリン
グ媒体が破損して素子が破壊する前兆であることがわか
っている。
課題を解決するための手段
以下に説明する本発明では、改良されたレベルシフト回
路と、不揮発性シャドウ・メモリセルの設計に必要とさ
れるレベルシフト機能を実行する方法とを用いる。この
改良されたレベルシフト回路はPウェルCMO3または
NウェルCMO3によって実現することが可能である。
路と、不揮発性シャドウ・メモリセルの設計に必要とさ
れるレベルシフト機能を実行する方法とを用いる。この
改良されたレベルシフト回路はPウェルCMO3または
NウェルCMO3によって実現することが可能である。
いずれの場合にも従来の場合よりも優れていることが確
認されている。さらに、容量的な昇圧がなされていない
ため、回路はスタティックである。すなわち、回路は直
流結合であり、必要とされるシリコン領域が従来の回路
におけるよりもはるかに小さくなる。
認されている。さらに、容量的な昇圧がなされていない
ため、回路はスタティックである。すなわち、回路は直
流結合であり、必要とされるシリコン領域が従来の回路
におけるよりもはるかに小さくなる。
レベルシフト回路では一対の入力トランジスタにより駆
動されるラッチ回路が使用されている。これらトランジ
スタのドレインはラッチ回路のゲートとカップルしてい
る。このラッチ回路への入力はこれら2つの入力トラン
ジスタのゲートに接続されている。本発明の一実施例に
よれば、単一のFNトンネル素子を用いて不揮発性記憶
素子の充電と放電の両方を行わせることにより、この朱
子内の「ウオークアウト」の問題を小さくして信頼性を
向上させる。
動されるラッチ回路が使用されている。これらトランジ
スタのドレインはラッチ回路のゲートとカップルしてい
る。このラッチ回路への入力はこれら2つの入力トラン
ジスタのゲートに接続されている。本発明の一実施例に
よれば、単一のFNトンネル素子を用いて不揮発性記憶
素子の充電と放電の両方を行わせることにより、この朱
子内の「ウオークアウト」の問題を小さくして信頼性を
向上させる。
そこで、本発明の1つの目的は、不揮発性メモリセル用
の改良されたスタティック・レベルシフト回路を提供し
て、駆動用トランジスタのゲートの容量的な昇圧を行わ
ず、その結果として必要なシリコン領域を大幅に小さく
することである。
の改良されたスタティック・レベルシフト回路を提供し
て、駆動用トランジスタのゲートの容量的な昇圧を行わ
ず、その結果として必要なシリコン領域を大幅に小さく
することである。
゛本発明の別の目的は、高電圧電源が、長時間かかって
失われた電荷を元に戻すことのできる改良された不揮発
性シャドウ・メモリセル用レベルシフト回路を提供する
ことである。
失われた電荷を元に戻すことのできる改良された不揮発
性シャドウ・メモリセル用レベルシフト回路を提供する
ことである。
本発明のさらに別の目的は、よりサイズが小さく、従っ
てメモリセル内のシリコン領域がより狭くてよい改良さ
れた不揮発性シャドウ・メモリセル用レベルシフト回路
を提供することである。
てメモリセル内のシリコン領域がより狭くてよい改良さ
れた不揮発性シャドウ・メモリセル用レベルシフト回路
を提供することである。
本発明のさらに別の目的は、従来必要とされた数の半分
の分離用素子を用い、残された分離用素子には電流を双
方向に流してこれら残された分離用素子の信頼性を向上
させた不揮発性記憶素子を提供することである。
の分離用素子を用い、残された分離用素子には電流を双
方向に流してこれら残された分離用素子の信頼性を向上
させた不揮発性記憶素子を提供することである。
これらの利点ならびにこれ以外の利点は、添付の図面を
参照した以下の詳細な説明によりさらによく理解できよ
う。
参照した以下の詳細な説明によりさらによく理解できよ
う。
(本明細書では同じ数値の参照番号は常に本発明におけ
る同様な素子を表すことを指摘してふく。
る同様な素子を表すことを指摘してふく。
参照番号にアルファベットの添字が添えられている素子
は、常に、添字がない素子と同じ機能を実行する素子で
あることを意味する。参照番号が同じで2つの異なった
アルファベットの添字が用いられている場合には、常に
、指定されている2つの素子が2つの場所で同じ1つの
機能を実行するのに用いられていることを意味する。)
実施例 第3図の回路は、第1図のレベルシフト回路40の代わ
りに改良されたレベルシフト回路41を用いた場合を示
している。
は、常に、添字がない素子と同じ機能を実行する素子で
あることを意味する。参照番号が同じで2つの異なった
アルファベットの添字が用いられている場合には、常に
、指定されている2つの素子が2つの場所で同じ1つの
機能を実行するのに用いられていることを意味する。)
実施例 第3図の回路は、第1図のレベルシフト回路40の代わ
りに改良されたレベルシフト回路41を用いた場合を示
している。
レベルシフト回路41は、ゲートが入力端子−りに接続
されたFET Q44を含んでいる。FETQ、4のソ
ース電極はグラウンドに接続されており、ドレイン電極
はPチャネルFETQ、、の・ソース電極とPチャネル
FETQsoのゲート電極に接続されている。FETQ
46のドレイン電極とFETQ、。のドレイン電極は高
圧電源HVに接続されている。FETQ、6のゲート電
極は、FETQ48のドレイン電極と、FETQS2
のドレイン電極と、PチャネルFETQ5゜のソース電
極に接続されている(共通な接続部はノード54である
)。/−ド54はコンデンサC2Gの左側に接続されて
いる。F E T Q41のゲート電極は入力端子りに
接続されている。FET Q、、のソース電極はグラウ
ンドに接続されている。FETQS2のゲート電極はリ
コール端子RE CA L L60に接続されている。
されたFET Q44を含んでいる。FETQ、4のソ
ース電極はグラウンドに接続されており、ドレイン電極
はPチャネルFETQ、、の・ソース電極とPチャネル
FETQsoのゲート電極に接続されている。FETQ
46のドレイン電極とFETQ、。のドレイン電極は高
圧電源HVに接続されている。FETQ、6のゲート電
極は、FETQ48のドレイン電極と、FETQS2
のドレイン電極と、PチャネルFETQ5゜のソース電
極に接続されている(共通な接続部はノード54である
)。/−ド54はコンデンサC2Gの左側に接続されて
いる。F E T Q41のゲート電極は入力端子りに
接続されている。FET Q、、のソース電極はグラウ
ンドに接続されている。FETQS2のゲート電極はリ
コール端子RE CA L L60に接続されている。
FETQ、、のソース電極はグラウンドに接続されてい
る。
る。
FETQ48とQ5(+は、それぞれのソース電極から
他方のFETのゲート電極へのフィードバックされるラ
ッチ回路をなしている。
他方のFETのゲート電極へのフィードバックされるラ
ッチ回路をなしている。
ノード32への充電電流またはノード32からの放電電
流が中を流れる2つのFN)ンネル素子20.22がこ
の改良された回路に残されていることに注意されたい。
流が中を流れる2つのFN)ンネル素子20.22がこ
の改良された回路に残されていることに注意されたい。
ノード32はもちろん制御用トランジスタQ24のフロ
ーティングゲートに接続されている。
ーティングゲートに接続されている。
レベルシフト回路41は、第3図の改良された回路の不
揮発性メモリセル内で必要とされるプログラム電圧HV
を切り換える機能を有する。(端子D1Tに接続されて
はいるが、図示はしていない)揮発性素子の状態が端子
りではハイレベルであり端子でではロウレベルであると
すると、ノード54はNチャネルFETQ48によって
ロウレベルに保たれる。(ゲートがロウレベルである)
PチャネルFETQ4BはするとFETQS。のゲート
を電源HVに接続し、このFETQs。はオフになる。
揮発性メモリセル内で必要とされるプログラム電圧HV
を切り換える機能を有する。(端子D1Tに接続されて
はいるが、図示はしていない)揮発性素子の状態が端子
りではハイレベルであり端子でではロウレベルであると
すると、ノード54はNチャネルFETQ48によって
ロウレベルに保たれる。(ゲートがロウレベルである)
PチャネルFETQ4BはするとFETQS。のゲート
を電源HVに接続し、このFETQs。はオフになる。
カップリング用コンデンサC211の容量はノード32
の容量よりもかなり大きいため、ノード32は、FN)
ンネル素子20.22の一方が導通するまでノード54
の電圧変化に素早く追従する。FN)ンネル素子20の
電位がファウラー−ノルドハイム電圧に達すると、電子
がノード32から電源HVに向かってトンネリングし、
その結果コンデンサC2Bに最終的に正の電荷が蓄積す
る。
の容量よりもかなり大きいため、ノード32は、FN)
ンネル素子20.22の一方が導通するまでノード54
の電圧変化に素早く追従する。FN)ンネル素子20の
電位がファウラー−ノルドハイム電圧に達すると、電子
がノード32から電源HVに向かってトンネリングし、
その結果コンデンサC2Bに最終的に正の電荷が蓄積す
る。
リコール操作の間、ノード54はFETQS2を介して
グラウンドに接続される。このときコンデンサC26の
端子であるノード32は正に充電されているため、FE
TQ24は導通状態、すなわちオンである。
グラウンドに接続される。このときコンデンサC26の
端子であるノード32は正に充電されているため、FE
TQ24は導通状態、すなわちオンである。
これとは逆に端子DSTがそれぞれロウレベル、ハイレ
ベルであるときには、ノード54は、PチャネルFET
Qs。を介して電源HVのハイレベルにされている。こ
のFETQ5゜のゲートは、FETQ44によってロウ
レベルに維持されている。
ベルであるときには、ノード54は、PチャネルFET
Qs。を介して電源HVのハイレベルにされている。こ
のFETQ5゜のゲートは、FETQ44によってロウ
レベルに維持されている。
この場合も、ノード32はノード54の電圧変化に素早
く追従し、十分に大きな電圧がFN)ンネル素子22に
現れて電子がグラウンドからノード32にトンネリング
する。すると、ノード32が効率よくファウラー−ノル
ドハイム電圧に達するのに対し、コンデンサC2Bのノ
ード54側の端子の電圧は上昇し続ける。この結果、ノ
ード32に負の電荷が蓄積し、FETQ24 は遮断状
態、すなわちオフになる。従って制御用トランジスタQ
24は、導通状態(ノード32が最終的に正電荷の状態
)と遮断状態(ノード32が最終的に負電荷の状態)の
2つの状態を有する。
く追従し、十分に大きな電圧がFN)ンネル素子22に
現れて電子がグラウンドからノード32にトンネリング
する。すると、ノード32が効率よくファウラー−ノル
ドハイム電圧に達するのに対し、コンデンサC2Bのノ
ード54側の端子の電圧は上昇し続ける。この結果、ノ
ード32に負の電荷が蓄積し、FETQ24 は遮断状
態、すなわちオフになる。従って制御用トランジスタQ
24は、導通状態(ノード32が最終的に正電荷の状態
)と遮断状態(ノード32が最終的に負電荷の状態)の
2つの状態を有する。
第3図のメモリセルに記憶されたデータはノード21を
介して検出される。ノード21は、入力端子り、Tに信
号を供給するのと同じ揮発性記憶素子に接続することが
できる。不揮発性データを検出する操作は、リコール端
子60を介してFETQsaのゲートに高電圧を印加す
ることによって開始する。制御用トランジスタQ24が
導通状態だと電流はグラウンド側のノードに向かって流
れ、この制御用トランジスタQ24が遮断状態だと電流
は流れない。従って、第3図の回路は第1図の従来の回
路と同様にして不揮発性メモリセルに作用する。
介して検出される。ノード21は、入力端子り、Tに信
号を供給するのと同じ揮発性記憶素子に接続することが
できる。不揮発性データを検出する操作は、リコール端
子60を介してFETQsaのゲートに高電圧を印加す
ることによって開始する。制御用トランジスタQ24が
導通状態だと電流はグラウンド側のノードに向かって流
れ、この制御用トランジスタQ24が遮断状態だと電流
は流れない。従って、第3図の回路は第1図の従来の回
路と同様にして不揮発性メモリセルに作用する。
第3図に例として示したようなレベルシフト技術を利用
することの利点は多数ある。回路の動作が十分にスタテ
ィックになり、すなわちFETQ、。のゲートが容量的
な昇圧をされず、この回路が直流結合される。第1図に
示した従来の回路では、長期間にわたってノード62の
電圧が高電圧ノードHVとともに上昇することが期待さ
れるため、トランジスタQ2oとQ30の閾値電圧以下
でのリークとノード62の接合リークが問題である。さ
らに、第1図のコンデンサC38は、高電圧をトランジ
スタQ34のゲートに効果的にカップリングさせるため
に比較的大きなサイズの素子となっている。
することの利点は多数ある。回路の動作が十分にスタテ
ィックになり、すなわちFETQ、。のゲートが容量的
な昇圧をされず、この回路が直流結合される。第1図に
示した従来の回路では、長期間にわたってノード62の
電圧が高電圧ノードHVとともに上昇することが期待さ
れるため、トランジスタQ2oとQ30の閾値電圧以下
でのリークとノード62の接合リークが問題である。さ
らに、第1図のコンデンサC38は、高電圧をトランジ
スタQ34のゲートに効果的にカップリングさせるため
に比較的大きなサイズの素子となっている。
レベルシフト回路41はこれら問題点をすべて解決する
。この回路を用いると、高電圧ノードHVが、リークに
よってノード54から失われる電荷を元に戻すことがで
きる。また、カップリング用コンデンサC38に相当す
る素子がないため、第3図の4つのFETに必要とされ
るシリコン領域が狭くなる。
。この回路を用いると、高電圧ノードHVが、リークに
よってノード54から失われる電荷を元に戻すことがで
きる。また、カップリング用コンデンサC38に相当す
る素子がないため、第3図の4つのFETに必要とされ
るシリコン領域が狭くなる。
トランジスタQ5□は、揮発性記憶素子によるデータリ
コールの間に不揮発性データを正確に検出するのに必要
とされることがあるオプションの素子である。フローテ
ィングゲート・ノード32の電位は、カップリング用コ
ンデンサC26に蓄積されたFN誘起電荷に起因するコ
ンデンサC2Gの両端間の電圧差として簡単に定義され
る。トランジスタQ24のゲートの電位を規定するには
カップリング用コンデンサC28の反対側のノード54
の電位をまず最初に規定する必要がある。不揮発性記憶
素゛子を利用するにあたってメモリセルにパワーを最初
に投入するときに不揮発性データをリコールで揮発性記
憶素子に記憶させる必要があるのであれば、ノード54
の電圧をトランジスタQBを介して端子り、Trのよ・
うに規定せねばならず、一方、ノードHVはパワー投入
の際には巖初はロウレベルであろう。この条件でなけれ
ばノード54の電位が決まらないままになる。
コールの間に不揮発性データを正確に検出するのに必要
とされることがあるオプションの素子である。フローテ
ィングゲート・ノード32の電位は、カップリング用コ
ンデンサC26に蓄積されたFN誘起電荷に起因するコ
ンデンサC2Gの両端間の電圧差として簡単に定義され
る。トランジスタQ24のゲートの電位を規定するには
カップリング用コンデンサC28の反対側のノード54
の電位をまず最初に規定する必要がある。不揮発性記憶
素゛子を利用するにあたってメモリセルにパワーを最初
に投入するときに不揮発性データをリコールで揮発性記
憶素子に記憶させる必要があるのであれば、ノード54
の電圧をトランジスタQBを介して端子り、Trのよ・
うに規定せねばならず、一方、ノードHVはパワー投入
の際には巖初はロウレベルであろう。この条件でなけれ
ばノード54の電位が決まらないままになる。
第4図は、第3図で説明した原理を第2図の従来の差動
回路に適用した場合の図である。第4図の回路にはレベ
ルシフト技術の利点が多数現れている。というのは、2
組のトンネル素子2OA、20B、22A、22Bがあ
るにもかかわらず、レベルシフト回路を含む4つの素子
を使用する必要があるだけだからである。さらに、4つ
の素子、すなわちトランジスタ64A、64Bとコンデ
ンサ C311AsC38Bはもはや必要でないために
除去されている。
回路に適用した場合の図である。第4図の回路にはレベ
ルシフト技術の利点が多数現れている。というのは、2
組のトンネル素子2OA、20B、22A、22Bがあ
るにもかかわらず、レベルシフト回路を含む4つの素子
を使用する必要があるだけだからである。さらに、4つ
の素子、すなわちトランジスタ64A、64Bとコンデ
ンサ C311AsC38Bはもはや必要でないために
除去されている。
第5図は、第3図の回路を改良した本発明のさらに別の
改良例の回路図である。レベルシフト回路66が第3図
に示したもとの回路に付加されており、図示のように、
その入力端子がπに、電力供給端子がHVに、そして出
力端子がFN)ンネル素子20に接続されている。この
回路はさらに、FNトンネル素子22がないという点で
第1図と第3図の回路とは異なっている。FN)ンネル
素子2゜の上端はもはや高電圧ノードHVに直接には接
続されておらず、レベルシフト回路66の出力に接続さ
れている。
改良例の回路図である。レベルシフト回路66が第3図
に示したもとの回路に付加されており、図示のように、
その入力端子がπに、電力供給端子がHVに、そして出
力端子がFN)ンネル素子20に接続されている。この
回路はさらに、FNトンネル素子22がないという点で
第1図と第3図の回路とは異なっている。FN)ンネル
素子2゜の上端はもはや高電圧ノードHVに直接には接
続されておらず、レベルシフト回路66の出力に接続さ
れている。
第2のレベルシフト回路68は、入力端子がDに接続さ
れ、出力端子がノード54に接続され、電力供給端子が
HVに接続されている。このレベルシフト回路68はノ
ード54でコンデンサC2,6の左端に接続されている
ため、第3図と第3A図のレベルシフト回路41の代わ
りであると言える。
れ、出力端子がノード54に接続され、電力供給端子が
HVに接続されている。このレベルシフト回路68はノ
ード54でコンデンサC2,6の左端に接続されている
ため、第3図と第3A図のレベルシフト回路41の代わ
りであると言える。
ノード32の電荷を最終的に正にするためには、入力端
子りとTが上で説明した例と同じようにそれぞれハイレ
ベルとロウレベルになっていなくてはならない。高電圧
MVはレベルシフト回路66の出力に現れ、電子のトン
ネリングが先のようにFNトンネル素子20で起こる。
子りとTが上で説明した例と同じようにそれぞれハイレ
ベルとロウレベルになっていなくてはならない。高電圧
MVはレベルシフト回路66の出力に現れ、電子のトン
ネリングが先のようにFNトンネル素子20で起こる。
ノード32に最終的に負である電荷を蓄積させるために
は、入力端子りと−Dを先のように互いに反対の状態に
する。すると高電圧がレベルシフト回路68を介してノ
ード54に現れ、ノード54と強くカップリングしてい
るノード32は、ノードHVとノード54の電圧が大き
くなると電圧が上昇する。レベルシフト回路66は入力
がハイレベルであるとFN)ンネル素子20の上端をグ
ラウンド電位に維持する。従って、電子が同じFN)ン
ネル素子20内を通過してノード32に入る。第3図の
FN)ンネル素子22はもはや必要がないので除去され
ている。しランジスタQ24のフローティングゲートの
充電と放電はFN)ンネル素子20を介して両方向に充
電電流と放電電流を流すことにより実現されるので、こ
の回路での「ウオークアウト」効果が著しく小さくなる
。
は、入力端子りと−Dを先のように互いに反対の状態に
する。すると高電圧がレベルシフト回路68を介してノ
ード54に現れ、ノード54と強くカップリングしてい
るノード32は、ノードHVとノード54の電圧が大き
くなると電圧が上昇する。レベルシフト回路66は入力
がハイレベルであるとFN)ンネル素子20の上端をグ
ラウンド電位に維持する。従って、電子が同じFN)ン
ネル素子20内を通過してノード32に入る。第3図の
FN)ンネル素子22はもはや必要がないので除去され
ている。しランジスタQ24のフローティングゲートの
充電と放電はFN)ンネル素子20を介して両方向に充
電電流と放電電流を流すことにより実現されるので、こ
の回路での「ウオークアウト」効果が著しく小さくなる
。
第6図は、第5図の本発明の実施例を第2図と第4図の
差動回路に適用した場合の回路図である。
差動回路に適用した場合の回路図である。
素子の数がこの場合も減っている。というのは、レベル
シフト回路68A、68Bの機能が二重であるためにレ
ベルシフト回路66と同様な回路が必要なく、第2図と
第4図に示したFN)ンネル素子22A、22Bの半分
が除去されているからである。
シフト回路68A、68Bの機能が二重であるためにレ
ベルシフト回路66と同様な回路が必要なく、第2図と
第4図に示したFN)ンネル素子22A、22Bの半分
が除去されているからである。
第7図と第8図は、そ゛れぞれ、P型つェルCMO8技
術により実現した第5図と第6図の回路である。同じ参
照番号に対して第7図では添字「C」が付加され、第8
図では添字r[)J、「E」が付加されている。
術により実現した第5図と第6図の回路である。同じ参
照番号に対して第7図では添字「C」が付加され、第8
図では添字r[)J、「E」が付加されている。
第9図と第10図は、それぞれ、Nチャネル素子を用い
てNMO3技術により実現した第5図と第6図の回路で
ある。この場合、Pチャネルの素子は使用されていない
。この回路を実現するのにコンデンサc、、SC,,が
付加されている。上記の例と同じ参照番号が用いられて
いるが、第9図では添字「F」が、第10図では添字「
G」、r)(Jが付加されている。
てNMO3技術により実現した第5図と第6図の回路で
ある。この場合、Pチャネルの素子は使用されていない
。この回路を実現するのにコンデンサc、、SC,,が
付加されている。上記の例と同じ参照番号が用いられて
いるが、第9図では添字「F」が、第10図では添字「
G」、r)(Jが付加されている。
第11図と第12図は、それぞれ、NウェルCMO8技
術により実現した第5図と第6図の回路である。第4図
、第5図、第6図と同じ参照番号の素子と同じ機能を実
行する回路素子を表すのに同じ参照番号を用いているが
、第11図では添字「K」が、第12図では添字「L」
、rMJが付加されている。
術により実現した第5図と第6図の回路である。第4図
、第5図、第6図と同じ参照番号の素子と同じ機能を実
行する回路素子を表すのに同じ参照番号を用いているが
、第11図では添字「K」が、第12図では添字「L」
、rMJが付加されている。
第13図は、第1図の従来の回路の1つのメモリセルに
NウェルCMO3技術を適用した本発明の実施例の詳細
な回路図である。この回路では、本明細書において上記
の様々な図面を利用して説明した素子と同じ参照番号の
素子が同じ機能を実行する。
NウェルCMO3技術を適用した本発明の実施例の詳細
な回路図である。この回路では、本明細書において上記
の様々な図面を利用して説明した素子と同じ参照番号の
素子が同じ機能を実行する。
第14図は、第13図に示した本発明の実施例を第2図
の差動セルの適用した場合の詳細な回路図である。添字
r A J、「B」は、この変形例の回路に必要とされ
る2つの同等な素子を区別するのに用いられる。
の差動セルの適用した場合の詳細な回路図である。添字
r A J、「B」は、この変形例の回路に必要とされ
る2つの同等な素子を区別するのに用いられる。
第15図は、第13図に示した本発明の実施例をPウェ
ルCMO3技術で実現した別の例の詳細な回路図である
。この場合にも、第13図の素子と同様の機能を実行す
る素子には同じ参照番号が付与されている。
ルCMO3技術で実現した別の例の詳細な回路図である
。この場合にも、第13図の素子と同様の機能を実行す
る素子には同じ参照番号が付与されている。
第16図は、第14図に示した本発明の実施例をPウェ
ルCMO3技術で実現した別の例の詳細な回路図である
。第14図の素子と同様の機能を実行する素子には同じ
参照番号が付与されている。
ルCMO3技術で実現した別の例の詳細な回路図である
。第14図の素子と同様の機能を実行する素子には同じ
参照番号が付与されている。
発明の効果
第7図〜第12図に示した回路には第1図と第2図の従
来の回路よりも優れた点がいくつかある。
来の回路よりも優れた点がいくつかある。
本発明の十分に改良された回路には、高電圧ノードHV
からグラウンドまでに2つのFNトンネル素子20.2
2を経由した直列な経路がない。コンデンサは本発明の
改良された回路に1つのみ使用されるFN)ンネル素子
と常に直列になっているため、第1図と第2図の従来の
回路の場合に存在する高電圧の値の選択に関する設計上
の制約がなくなる。
からグラウンドまでに2つのFNトンネル素子20.2
2を経由した直列な経路がない。コンデンサは本発明の
改良された回路に1つのみ使用されるFN)ンネル素子
と常に直列になっているため、第1図と第2図の従来の
回路の場合に存在する高電圧の値の選択に関する設計上
の制約がなくなる。
使用するFN)ンネル素子の数が半分になるために集積
回路の歩留りが大きく向上する。使用可能な薄いトンネ
ル素子の歩留りは不揮発性記憶素子の製造にふける非常
に重要な点の1つである。
回路の歩留りが大きく向上する。使用可能な薄いトンネ
ル素子の歩留りは不揮発性記憶素子の製造にふける非常
に重要な点の1つである。
セルモジニール1つコトにFN)ンネル素子カ1つのみ
使用されるように十分に改良された本発明の回路では、
電流が充電期間と放電期間で逆向きになり、ファウラー
−ノルドハイム電圧の「ウオークアウト」の問題が小さ
くなる。
使用されるように十分に改良された本発明の回路では、
電流が充電期間と放電期間で逆向きになり、ファウラー
−ノルドハイム電圧の「ウオークアウト」の問題が小さ
くなる。
第8図、第10図、第12図に図示した差動メモリセル
の場合には、FN)ンネル素子が1つ破損してもメモリ
セルが動作し続けるという別の利点がある。レベルシフ
ト回路を使用し、しかも本明細書で説明した相互接続技
術を用いているため、2つのFN)ンネル素子のプログ
ラミングは独立になされる。一方のFN)ンネル素子が
破損しても(破損した素子の分岐路の抵抗が比較的低く
なることでわかる)生き残った素子の動作は影響を受け
ない。しかし、差動動作の利点は失われ、回路はすると
第5図の単一の回路のような挙動を示すようになること
に注意されたい。従って、動作マージンが狭くなる。
の場合には、FN)ンネル素子が1つ破損してもメモリ
セルが動作し続けるという別の利点がある。レベルシフ
ト回路を使用し、しかも本明細書で説明した相互接続技
術を用いているため、2つのFN)ンネル素子のプログ
ラミングは独立になされる。一方のFN)ンネル素子が
破損しても(破損した素子の分岐路の抵抗が比較的低く
なることでわかる)生き残った素子の動作は影響を受け
ない。しかし、差動動作の利点は失われ、回路はすると
第5図の単一の回路のような挙動を示すようになること
に注意されたい。従って、動作マージンが狭くなる。
本発明をここでは好ましい実施例を参照して説明したが
、当業者であれば本発明の精神や特許請求の範囲に記載
の本発明の範囲を逸脱することなく、ここに説明した本
発明の原理に基づいて本発明に様々な変更や変形を施す
ことができよう。従って、特許請求の範囲は、上で説明
した本発明の範囲に含まれる可能性のあるそのようなあ
らゆる等価な変形例をカバーしようとするものである。
、当業者であれば本発明の精神や特許請求の範囲に記載
の本発明の範囲を逸脱することなく、ここに説明した本
発明の原理に基づいて本発明に様々な変更や変形を施す
ことができよう。従って、特許請求の範囲は、上で説明
した本発明の範囲に含まれる可能性のあるそのようなあ
らゆる等価な変形例をカバーしようとするものである。
第1図は、アメリカ合衆国特許第4.510.584号
に記載された従来の回路の回路図である。 第2図は、モスチック社の従来からある部品番号MK4
701の素子の一部分の回路図である。 第3図は、改良したレベルシフト回路41を組み込んだ
本発明の回路の回路図である。 第3A図は、LS(レベルシフト回路)と表示されるレ
ベルシフト機構を備える第3図の回路の回路図をブロッ
クダイヤグラムで表した図である。 第4図は、第2図の回路にレベルシフト機構を備え付け
た回路図をブロックダイヤグラムで表した図である。 第5図は、本発明をNウェルCMO3技術で実現して第
1図の回路と同じような単一のメモリセルに適用した場
合の回路図であり、レベルシフト回路が1つだけ存在し
ているFN)ンネル素子とともにブロックダイヤグラム
で表されている。 第6図は本発明の差動セルの実施例の回路図であり、こ
の場合、差動回路のそれぞれの側に1つのFN)ンネル
素子が使用され、レベルシフト回路は全体がブロックダ
イヤグラムで表されている。 第7図は、第5図の単一のメモリセルをPウェルCMO
3技術で実現した別の実施例の詳細な回路図である。 第8図は、第6図の回路をPウェルCMO3技術で実現
した実施例の詳細な回路図である。 第9図は、第5図の回路をNMO3技術で実現した実施
例の詳細な回路図である。 第H図は、第6図の回路をNMO3技術で実現した実施
例の詳細な回路図である。 第11図は、第5図の回路をNウェルCMO3技術で実
現した実施例の詳細な回路図である。 第12図は、第6図の回路をNウェルCMO3技術で実
現した実施例の詳細な回路図である。 第13図は、第1図の従来の回路の単一のメモリセルに
NウェルCMO3技術を適用した本発明の実施例の詳細
な回路図である。 第14図は、第13図に示した本発明の実施例を第2図
の差動セルに適用した場合の詳細な回路図である。 第15図は、第13図の本発明の実施例をPウェルCM
O3技術で実現した別の例の詳細な回路図である。 第16図は、第14図の本発明の実施例をPウェルCM
O3技術で実現した別の例の詳細な回路図である。 (主な参照番号) 20・22・・ファウラー−ノルドハイム(FN))ン
ネル素子、 21.32.54・ ・ノード、 40.41.66.68・・レベルシフト回路、60・
・リコール端子、 C・・コンデンサ、 Dj7・・入力端子、 HV・・電源、Q・・トラン
ジスタ
に記載された従来の回路の回路図である。 第2図は、モスチック社の従来からある部品番号MK4
701の素子の一部分の回路図である。 第3図は、改良したレベルシフト回路41を組み込んだ
本発明の回路の回路図である。 第3A図は、LS(レベルシフト回路)と表示されるレ
ベルシフト機構を備える第3図の回路の回路図をブロッ
クダイヤグラムで表した図である。 第4図は、第2図の回路にレベルシフト機構を備え付け
た回路図をブロックダイヤグラムで表した図である。 第5図は、本発明をNウェルCMO3技術で実現して第
1図の回路と同じような単一のメモリセルに適用した場
合の回路図であり、レベルシフト回路が1つだけ存在し
ているFN)ンネル素子とともにブロックダイヤグラム
で表されている。 第6図は本発明の差動セルの実施例の回路図であり、こ
の場合、差動回路のそれぞれの側に1つのFN)ンネル
素子が使用され、レベルシフト回路は全体がブロックダ
イヤグラムで表されている。 第7図は、第5図の単一のメモリセルをPウェルCMO
3技術で実現した別の実施例の詳細な回路図である。 第8図は、第6図の回路をPウェルCMO3技術で実現
した実施例の詳細な回路図である。 第9図は、第5図の回路をNMO3技術で実現した実施
例の詳細な回路図である。 第H図は、第6図の回路をNMO3技術で実現した実施
例の詳細な回路図である。 第11図は、第5図の回路をNウェルCMO3技術で実
現した実施例の詳細な回路図である。 第12図は、第6図の回路をNウェルCMO3技術で実
現した実施例の詳細な回路図である。 第13図は、第1図の従来の回路の単一のメモリセルに
NウェルCMO3技術を適用した本発明の実施例の詳細
な回路図である。 第14図は、第13図に示した本発明の実施例を第2図
の差動セルに適用した場合の詳細な回路図である。 第15図は、第13図の本発明の実施例をPウェルCM
O3技術で実現した別の例の詳細な回路図である。 第16図は、第14図の本発明の実施例をPウェルCM
O3技術で実現した別の例の詳細な回路図である。 (主な参照番号) 20・22・・ファウラー−ノルドハイム(FN))ン
ネル素子、 21.32.54・ ・ノード、 40.41.66.68・・レベルシフト回路、60・
・リコール端子、 C・・コンデンサ、 Dj7・・入力端子、 HV・・電源、Q・・トラン
ジスタ
Claims (3)
- (1)不揮発性記憶素子と、少なくとも1つの不揮発性
記憶素子の充電と放電を行わせるための少なくとも1つ
の分離素子とを備える不揮発性シャドウ・メモリセルで
あって、 前記不揮発性記憶素子の充電および放電を行うレベルシ
フト回路を備え、このレベルシフト回路はさらに、 −第1と第2の入力駆動端子を有し、一方の入力駆動端
子が出力端子であるラッチ回路と、−このラッチ回路の
前記出力端子と上記不揮発性記憶素子の制御用電極の間
に接続されたカップリング用コンデンサと、 −ゲート電極が第1の論理信号源に接続された第1の駆
動用トランジスタと、 −ゲート電極が前記第1の論理信号源とは相補的な第2
の論理信号源に接続された第2の駆動用トランジスタと
を備え、 上記第1の駆動用トランジスタは、上記ラッチ回路の第
1の入力端子に接続された第1の電極とグラウンドに接
続された第2の電極とを備え、上記第2の駆動用トラン
ジスタは、上記ラッチ回路の第2の入力端子に接続され
た第1の電極とグラウンドに接続された第2の電極とを
備えることを特徴とする不揮発性シャドウ・メモリセル
。 - (2)上記の少なくとも1つの分離素子が、少なくとも
1つのファウラーーノルドハイム・トンネル素子を備え
ることを特徴とする請求項1に記載の不揮発性シャドウ
・メモリセル。 - (3)上記の少なくとも1つの不揮発性記憶素子を充電
ならびに放電する上記分離素子の少なくとも1つが、上
記充電電流と上記放電電流の両方を供給するのに適した
単一の分離素子を備えることを特徴とする請求項1また
は2に記載の不揮発性シャドウ・メモリセル。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/081,037 US4787066A (en) | 1987-08-03 | 1987-08-03 | Non-volatile shadow storage cell with improved level shifting circuit and reduced tunnel device count for improved reliability |
US81,037 | 1987-08-03 | ||
US07/081,037 | 1987-08-03 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01112595A true JPH01112595A (ja) | 1989-05-01 |
JP3080624B2 JP3080624B2 (ja) | 2000-08-28 |
Family
ID=22161716
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---|---|---|---|
JP19428888A Expired - Fee Related JP3080624B2 (ja) | 1987-08-03 | 1988-08-03 | 不揮発性シャドウ・メモリセル |
Country Status (4)
Country | Link |
---|---|
US (1) | US4787066A (ja) |
EP (1) | EP0302779B1 (ja) |
JP (1) | JP3080624B2 (ja) |
DE (1) | DE3881296T2 (ja) |
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