JPH08315569A - 半導体記憶装置、及びデータ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、セルフリフレッシュ機能を
搭載する半導体記憶装置の歩留りの向上を図ることにあ
る。 【構成】 タイマ周期情報の外部設定を可能とするレジ
スタをＳＤＲＡＭ３２に設け、ＳＤＲＡＭ３２がデータ
処理装置に搭載された状態で、リフレッシュタイマ２２
１の周期設定を可能とする。それにより、ＳＤＲＡＭ３
２のプローブ検査工程において、ヒューズ熔断によるリ
フレッシュタイマ周期調整が不要とされて、ＳＤＲＡＭ
３２の歩留りの向上が達成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、さら
にはマトリクス配置されたダイナミック型メモリセルを
含む半導体記憶装置のリフレッシュ制御技術に関し、例
えば外部クロックに同期動作可能なＳＤＲＡＭ（シンク
ロナス・ダイナミック・ランダム・アクセス・メモ
リ）、及びそれを含むデータ処理装置に適用して有効な
技術に関する。

【０００２】

【従来の技術】半導体記憶装置の一例とされるＤＲＡＭ
は、昭和５９年１１月３０日に株式会社オーム社から発
行された「ＬＳＩハンドブック（第４８６頁〜）」にも
記載されているように、アドレスバッファ、デコーダ、
センス増幅器などの周辺回路にはクロックに同期して動
作するダイナミック型の回路が用いられ、消費電力の低
下が図られている。ＤＲＡＭでは、１〜３相の外部クロ
ックが必要とされ、これらのクロックに基づいて内部回
路クロックを発生させて周辺回路を制御、あるいは駆動
するようにしている。そのようなＤＲＡＭにおいては、
ランダムアクセスが主体であり、アクセス毎にロウアド
レス、カラムアドレスの読み込みを順次行うことによ
り、メモリセルが選択される。周辺回路の各部は、メモ
リセルの情報破壊を防ぐため、行選択、メモリセル情報
の検出、列選択の手順に従うように内部クロックによっ
て制御される。通常のＤＲＡＭはシステムに搭載された
状態で、システムクロックに非同期で、リードライト動
作が行われるが、それに対して、システムクロックに同
期して動作される半導体記憶装置として、ＳＤＲＡＭが
ある。このＳＤＲＡＭは、クロックに同期してデータ、
アドレス、制御信号を入出力できるため、ＤＲＡＭと同
様の大容量メモリをＳＲＡＭに匹敵する高速動作させる
ことが可能であり、また、選択された１本のワード線に
対して幾つのデータをアクセスするかをバーストレング
スによって指定することによって、内蔵カラムアドレス
カウンタで順次カラム系の選択状態を切換えていって複
数個のデータを連続的にリード又はライトできる。この
ようなＳＤＲＡＭやＤＲＡＭにおいては、メモリセルと
して、ダイナミック型メモリセルが採用されているた
め、記憶情報保持のためにリフレッシュ動作が必要とさ
れる。

【０００３】

【発明が解決しようとする課題】リフレッシュ動作の一
つに、セルフリフレッシュがある。半導体記憶装置にお
いては、セルフリフレッシュ時の消費電力の低減を図る
ため、リフレッシュタイマの周期を、標準の周期より長
めに調整できるようになっている。この調整は、プロー
ブ検査工程において、予め形成されたヒューズを選択的
に熔断することによって可能とされる。つまり、ヒュー
ズを熔断しない場合には、タイマ周期は標準の周期とさ
れるが、ヒューズの選択的な熔断により、このタイマ周
期を標準よりも長くなるように設定することができ、そ
れによって、セルフリフレッシュ時の消費電力の低減が
図られる。

【０００４】上記プローブ検査工程においては、リフレ
ッシュタイマの周期調整の他に、欠陥ビット（リフレッ
シュ不良を含む）救済が行われる。すなわち、欠陥ビッ
トに代えて冗長ビットが選択されるように設定すること
で、欠陥ビットの救済が行われる。この欠陥救済も、上
記リフレッシュタイマの周期調整の場合と同様に、ヒュ
ーズ熔断によって行われる。

【０００５】上記のようなリフレッシュタイマの周期調
整や、欠陥ビット救済において、タイマ周期の設定後
に、欠陥ビット救済が行われた場合、救済ビットのリフ
レッシュの実力がタイマ周期より低い場合には、その救
済ビットはリフレッシュ不良となってしまう。しかしな
がら、その時点で生じたリフレッシュ不良は、欠陥救済
やタイマ周期調整がヒューズ熔断によって行われている
ので、もはや救済不可能であり、このことが、セルフリ
フレッシュ機能を搭載する半導体記憶装置の歩留りの低
下を招いている。

【０００６】本発明の目的は、セルフリフレッシュ機能
を搭載する半導体記憶装置の歩留りの向上を図ることに
ある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、設定されたタイマ周期情報に基
づいてダイナミック型メモリセルのリフレッシュ周期を
制御するためのリフレッシュタイマ（２２１）を含んで
半導体記憶装置（３２）が形成されるとき、上記タイマ
周期情報の外部設定を可能とするレジスタ（３００Ａ）
を設けるものである。

【００１０】また、外部からの各種情報設定が可能なモ
ードレジスタ（３００）と、このモードレジスタの設定
情報に従って各部の動作制御を行うコントロール系回路
（８５）とを含んで半導体記憶装置（３２）が形成され
るとき、上記モードレジスタに形成されたタイマ周期情
報設定エリア（８〜１１）と、このタイマ周期設定アリ
アに設定されたタイマ周期情報に従って、ダイナミック
型メモリセルのリフレッシュ周期を制御するリフレッシ
ュタイマ（２２１）とを設けるものである。

【００１１】さらに、上記構成の半導体記憶装置（３
２）を含んでデータ処理装置を形成することができる。

【００１２】

【作用】上記した第１手段によれば、半導体記憶装置が
システムに搭載された状態で、システムから上記レジス
タへのタイマ周期設定が可能とされ、このことが、プロ
ーブ検査工程においてヒューズ熔断によるリフレッシュ
タイマ周期調整を不要として、セルフリフレッシュ機能
を搭載する半導体記憶装置の歩留りの向上を達成する。

【００１３】また、上記した第２手段によれば、半導体
記憶装置がシステムに搭載された状態で、システムから
上記モードレジスタに形成されたタイマ周期情報設定エ
リアへのタイマ周期設定が可能とされ、このことが、プ
ローブ検査工程においてヒューズ熔断によるリフレッシ
ュタイマ周期調整を不要として、セルフリフレッシュ機
能を搭載する半導体記憶装置の歩留りの向上を達成す
る。

【００１４】

【実施例】図３には本発明の一実施例であるデータ処理
装置が示される。

【００１５】このデータ処理装置は、システムバスＢＵ
Ｓを介して、ＣＰＵ（中央処理装置）３１、ＳＤＲＡＭ
３２、ＳＲＡＭ３３、ＲＯＭ（リード・オンリ・メモ
リ）３４、周辺装置制御部３５、表示系３６などが、互
いに信号のやり取り可能に結合され、予め定められたプ
ログラムに従って所定のデータ処理を行うコンピュータ
システムとして構成される。上記ＣＰＵ３０は、本シス
テムの論理的中核とされ、主として、アドレス指定、情
報の読出しと書込み、データの演算、命令のシーケン
ス、割り込の受付け、記憶装置と入出力装置との情報交
換の起動等の機能を有し、演算制御部や、バス制御部、
メモリアクセス制御部などから構成される。上記ＳＤＲ
ＡＭ３２や、ＳＲＡＭ３３、及びＲＯＭ３４は内部記憶
装置として位置付けられている。そして、ＳＤＲＡＭ３
２やＳＲＡＭ３３には、ＣＰＵ３０での計算や制御に必
要なプログラムやデータが格納される。周辺装置制御部
３５によって、外部憶装置３８の動作制御や、キーボー
ド３９などからの情報入力制御が行われる。また、上記
表示系３６によって、ＣＲＴディスプレイ４０への情報
表示制御が行われる。

【００１６】図１には上記ＳＤＲＡＭ３２の構成例が示
される。

【００１７】同図に示されるＳＤＲＡＭ３２は、特に制
限されないが、公知の 半導体集積回路製造技術によっ
て単結晶シリコンのような一つの半導体基板に形成され
る。このＳＤＲＡＭ３２は、メモリバンクＡを構成する
メモリアレイ２００ＡとメモリバンクＢを構成するメモ
リアレイ２００Ｂを備える。それぞれのメモリアレイ２
００Ａ，２００Ｂは、マトリクス配置されたダイナミッ
ク型のメモリセルを備え、図に従えば、同一列に配置さ
れたメモリセルの選択端子は列毎のワード線（図示せ
ず）に結合され、同一行に配置されたメモリセルのデー
タ入出力端子は行毎に相補データ線（図示せず）に結合
される。

【００１８】上記メモリアレイ２００Ａの図示しないワ
ード線はロウデコーダ２０１Ａによるロウアドレス信号
のデコード結果に従って１本が選択レベルに駆動され
る。メモリアレイ２００Ａの図示しない相補データ線は
センスアンプ及びカラム選択回路２０２Ａに結合され
る。センスアンプ及びカラム選択回路２０２Ａにおける
センスアンプは、メモリセルからのデータ読出しによっ
てそれぞれの相補データ線に現れる微小電位差を検出し
て増幅する増幅回路である。それにおけるカラムスイッ
チ回路は、相補データ線を各別に選択して相補共通デー
タ線２０４に導通させるためのスイッチ回路である。カ
ラムスイッチ回路はカラムデコーダ２０３Ａによるカラ
ムアドレス信号のデコード結果に従って選択動作され
る。メモリアレイ２００Ｂ側にも同様にロウデコーダ２
０１Ｂ，センスアンプ及びカラム選択回路２０２Ｂ，カ
ラムデコーダ２０３Ｂが設けられる。上記相補共通デー
タ線２０４は入力バッファ２１０の出力端子及び出力バ
ッファ２１１の入力端子に接続される。入力バッファ２
１０の入力端子及び出力バッファ２１１の出力端子は１
６ビットのデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に接
続される。

【００１９】アドレス入力端子Ａ０〜Ａ１１から供給さ
れるロウアドレス信号とカラムアドレス信号はカラムア
ドレスバッファ２０５とロウアドレスバッファ２０６に
アドレスマルチプレクス形式で取り込まれる。供給され
たアドレス信号はそれぞれのバッファが保持する。ロウ
アドレスバッファ２０６は、リフレッシュ動作モードに
おいて、後述するリフレッシュ制御回路２２２からのア
ドレス切換え信号ＡＤＳに従って、リフレッシュカウン
タ２０８から出力されるリフレッシュアドレス信号をロ
ウアドレス信号として取り込む。カラムアドレスバッフ
ァ２０５の出力はカラムアドレスカウンタ２０７のプリ
セットデータとして供給され、カラムアドレスカウンタ
２０７は、動作モードに応じて、上記プリセットデータ
としてのカラムアドレス信号、又はそのカラムアドレス
信号を順次インクリメントした値を、カラムデコーダ２
０３Ａ，２０３Ｂに向けて出力する。

【００２０】コントローラ２１２は、特に制限されない
が、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫ
Ｅ、チップセレクト信号ＣＳ＊（記号＊はこれが付され
た信号がローイネーブルの信号であることを意味す
る）、カラムアドレスストローブ信号ＣＡＳ＊、ロウア
ドレスストローブ信号ＲＡＳ＊、及びライトイネーブル
信号ＷＥ＊などの外部制御信号と、アドレス入力端子Ａ
０〜Ａ１１からの制御データなどが供給され、それら信
号のレベルや変化のタイミングなどに基づいてＳＤＲＡ
Ｍの動作モード及び上記回路ブロックの動作を制御する
ための内部タイミング信号を形成するもので、そのため
のコントロールロジック（図示せず）とモードレジスタ
３００を備える。上記クロック信号ＣＬＫ、クロックイ
ネーブル信号ＣＫＥや、チップセレクト信号ＣＳ＊など
の各種制御信号は、ＣＰＵ３１からシステムバスＢＵＳ
を介して伝達される。

【００２１】クロック信号ＣＬＫはＳＤＲＡＭ３２のマ
スタクロックとされ、その他の外部入力信号は当該クロ
ック信号ＣＬＫの立ち上がりエッジに同期して有意とさ
れる。チップセレクト信号ＣＳ＊はそのローレベルによ
ってコマンド入力サイクルの開始を指示する。チップセ
レクト信号がハイレベルのとき（チップ非選択状態）、
その他の信号入力は意味を持たない。ただし、後述する
メモリバンクの選択状態やバースト動作などの内部動作
はチップ非選択状態への変化によって影響されない。Ｒ
ＡＳ＊，ＣＡＳ＊，ＷＥ＊の各信号は通常のＤＲＡＭに
おける対応信号とは機能が異なり、コマンドサイクルを
定義するときに有意の信号とされる。クロックイネーブ
ル信号ＣＫＥは次のクロック信号の有効性を指示する信
号であり、当該信号ＣＫＥがハイレベルであれば次のク
ロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロ
ーレベルのときは無効とされる。さらに、図示はしない
がリードモードにおいて出力バッファ２１１に対するア
ウトプットイネーブルの制御を行う外部制御信号もコン
トローラ２１２に供給され、その信号が例えばハイレベ
ルのときは出力バッファ２１１は高出力インピーダンス
イ状態にされる。

【００２２】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫの立ち上がりエッジに同期するロウアドレスストロ
ーブ・バンクアクティブコマンドサイクルにおけるＡ０
〜Ａ１１のレベルによって定義される。

【００２３】Ａ１１からの入力は、上記ロウアドレスス
トローブ・バンクアクティブコマンドサイクルにおいて
バンク選択信号とみなされる。すなわち、Ａ１１の入力
がローレベルの時はメモリバンクＡが選択され、ハイレ
ベルの時はメモリバンクＢが選択される。メモリバンク
の選択制御は、特に制限されないが、選択メモリバンク
側のロウデコーダのみの活性化、非選択メモリバンク側
のカラムスイッチ回路の全非選択、選択メモリバンク側
のみの入力バッファ２１０及び出力バッファ２１１への
接続などの処理によって行うことができる。

【００２４】プリチャージコマンドサイクルにおけるＡ
１１の入力は相補データ線などに対するプリチャージ動
作の態様を指示し、そのハイレベルはプリチャージの対
象が双方のメモリバンクであることを指示し、そのロー
レベルは、Ａ１１で指示されている一方のメモリバンク
がプリチャージ対象であることを指示する。

【００２５】上記カラムアドレス信号は、クロック信号
ＣＬＫの立ち上がりエッジに同期するリード又はライト
コマンドサイクルにおけるＡ０〜Ａ７のレベルによって
定義される。そして、このようにして定義されたカラム
アドレスはバーストアクセスのスタートアドレスとされ
る。

【００２６】次に、ダイナミック型メモリセルの情報保
持のためのリフレッシュについて説明する。

【００２７】モードレジスタ３００には、タイマ周期情
報設定エリアが形成される。このタイマ周期エリアに設
定されたタイマ周期情報に従って、ダイナミック型メモ
リセルのリフレッシュ周期を制御するためのリフレッシ
ュタイマ２２１が設けられる。セルフリフレッシュモー
ド、又はオートリフレッシュモードに入った場合、コン
トローラ２１２によって、セルフリフレッシュ信号ＳＦ
Ｒ、又はオートリフレッシュ信号ＡＴＲがアサートされ
る。この信号を受けて、リフレッシュ制御回路２２２で
は、アドレス切換え信号ＡＤＳによってロウアドレスバ
ッファ２０６に取込まれるアドレスの経路切換えが制御
される。つまり、セルフリフレッシュ信号ＳＦＲ、又は
オートリフレッシュ信号ＡＴＲがアサートされた場合に
は、リフレッシュカウンタ２０８の出力アドレスがロー
アドレスバッファ２０６を介してロウデコーダ２０１Ａ
又は２０１Ｂに伝達される。また、リフレッシュ制御回
路２２２では、オートリフレッシュ信号ＡＴＲと、リフ
レッシュタイマ２２１からのセルフリフレッシュ起動信
号ＳＲＳとの論理和が求められ、それがリフレッシュ動
作起動信号ＲＦＳとしてコントローラ２１２に伝達され
る。このリフレッシュ動作起動信号ＲＦＳがアサートさ
れた場合にコントローラ２１２の制御によりリフレッシ
ュ動作が開始される。さらに、セルフリフレッシュモー
ドの場合、上記リフレッシュ制御回路２２２によりリフ
レッシュカウンタ２０８のカウントアンプが指示され
る。

【００２８】図２にはモードレジスタ３００の構成例が
示される。

【００２９】特に制限されないが、モードレジスタ３０
０は、動作モードレジスタ３００Ａ、及びテストモード
レジスタ３００Ｂを含み、モードセット信号がローレベ
ルにアサートされることによって、情報のセット（保
持）が可能とされる。特に制限されないが、動作モード
レジスタ３００Ａ、テストモードレジスタ３００Ｂはい
ずれも１２ビット構成とされる。７番目の信号Ａ７はイ
ネーブルビットとされ、このイネーブルビットの状態に
よって、テストモードレジスタ３００Ｂへの設定と、動
作モードレジスタ３００Ａへの設定が選択される。例え
ば、チップセレクト信号ＣＳ＊、ロウアドレスストロー
ブ信号ＲＡＳ＊、カラムアドレスストローブ信号ＣＡＳ
＊、ライトイネーブル信号ＷＥ＊、及び信号Ａ７の全て
がローレベルの場合、動作モードレジスタ３００Ａへの
設定が可能とされる。このとき、テストモードレジスタ
３００Ｂはリセットされる。また、チップセレクト信号
ＣＳ＊、ロウアドレスストローブ信号ＲＡＳ＊、カラム
アドレスストローブ信号ＣＡＳ＊、ライトイネーブル信
号ＷＥ＊がローレベルとされ、信号Ａ７がハイレベルの
場合、テストモードレジスタ３００Ｂへの設定が可能と
される。

【００３０】動作モードレジスタ３００Ａにおいて、特
に制限されないが、ビット０〜６までが動作モード設定
エリアとされる。動作モード設定エリアに設定される動
作モード情報としては、バースト長、バーストタイプ
（ＢＴ）、及びカラムアドレスストローブ信号ＣＡＳ＊
がアサートされてから何サイクル目にデータ出力が行わ
れるかを示すＣＡＳレイテンシなどが含まれる。バース
ト長は最大８種類とされ、バーストタイプは最大２種類
とされ、ＣＡＳレイテンシは最大８種類とされる。バー
スト長は、ビット０〜２にセットされ、バーストタイプ
はビット３に設定され、ＣＡＳレイテンシはビット４〜
６にセットされる。セットされた動作モード情報はコン
トロール系回路８５に伝達される。このコントロール系
回路８５は、図１に示されるコントローラ２１２の一部
とされ、上記動作モードレジスタ３００Ａにセットされ
た動作モード情報に基づいて、本実施例シンクロナスＤ
ＲＡＭの各部の動作制御を行う。

【００３１】上記動作モードレジスタ３００Ａにおい
て、ビット８〜１１までは、通常、リザーブビットとさ
れる。しかし、本実施例ではこのリザーブビットをタイ
マ周期情報設定エリアとして積極的に使用している。つ
まり、このビット８〜１１に設定された情報は、リフレ
ッシュタイマ２２１に伝達されるようになっており、リ
フレッシュタイマ２２１では、この伝達されたタイマ周
期情報に基づいてリフレッシュ周期が制御されるように
なっている。そのように本実施例では、タイマ周期情報
の設定が動作モードレジスタ３００Ａのリザーブビット
（８〜１１）を利用して行われるようになっているた
め、タイマ周期設定のためのヒューズ回路は設けられて
いない。従って、プローブ検査工程においては、冗長構
成による欠陥ビット救済は行われるが、ヒューズ熔断に
よるタイマ周期調整は行われない。

【００３２】上記モードレジスタ３００への情報セット
は、このＳＤＲＡＭ３２がデータ処理装置に搭載された
状態で、図１に示されるＣＰＵ３１によって行われる。
従って、ＳＤＲＡＭ３２のセルフリフレッシュ時におけ
る消費電力の低減を図るためにリフレッシュタイマ２２
１の周期を標準の周期より長めに設定したい場合、ＳＤ
ＲＡＭ３２がデータ処理装置に搭載された状態で容易に
その設定が可能とされる。

【００３３】尚、テストモードレジスタ３００Ｂにセッ
トされるテストモード情報としては、特に制限されない
が、回路特性チェックのための第１縮約テストや、メモ
リセルアレイのフェイルチェックのための第２縮約テス
ト、メモリセルのプレートストレステスト、セルフリフ
レッシュタイマチェックなどが含まれる。そのようなテ
ストは最大１６種類とされる。

【００３４】上記実施例によれば、以下の作用効果を得
ることができる。

【００３５】（１）ＳＤＲＡＭ３２のセルフリフレッシ
ュ時における消費電力の低減を図るためにリフレッシュ
タイマ２２１の周期を標準の周期より長めに設定したい
場合、ＳＤＲＡＭ３２がデータ処理装置に搭載された状
態で容易にその設定が可能とされるから、ＳＤＲＡＭ３
２のプローブ検査工程において、リフレッシュタイマの
周期調整が不要とされる。勿論、リフレッシュタイマの
周期調整のためのヒューズ回路をチップに形成する必要
もない。このため、ＳＤＲＡＭの歩留りの向上を図るこ
とができる。

【００３６】（２）上記（１）の作用効果を得るため
に、動作モードレジスタ３００Ａにおけるリザーブビッ
トを利用してタイマ周期情報を設定するようにしたの
で、このタイマ周期情報設定のためのレジスタを新たに
形成する必要がなく、チップ占有面積の増大を抑えるこ
とができる。

【００３７】（３）ＳＤＲＡＭ３２を搭載するデータ処
理装置においては、ＣＰＵ３１によってＳＤＲＡＭ３２
のセルフリフレッシュ周期の設定、及びその変更が可能
とされるので、データ処理装置の使用状況に応じてユー
ザが任意にＳＤＲＡＭ３２のセルフリフレッシュ周期を
調整することができる。

【００３８】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００３９】例えば、上記実施例では、動作モードレジ
スタ３００Ａにおけるリザーブビットを利用してタイマ
周期情報を設定するようにしたが、このタイマ周期情報
を設定するための専用レジスタを、動作モードレジスタ
３００Ａとは別に新たに設けるようにしても良い。特
に、システムクロックとは非同期で動作される通常のＤ
ＲＡＭにおいては、リザーブビットを備えた動作モード
レジスタに相当するものが存在しないので、タイマ周期
情報を設定するための専用レジスタを設け、この専用レ
ジスタに、外部ピンを介してタイマ周期情報を設定可能
に構成すると良い。

【００４０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＤＲ
ＡＭに適用した場合について説明したが、本発明はそれ
に限定されるものではなく、外部クロックとは非同期で
動作する通常のＤＲＡＭにも適用することができる。

【００４１】本発明は、少なくともダイナミック型メモ
リセルを含むことを条件に適用することができる。

【００４２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４３】すなわち、半導体記憶装置がシステムに搭
載された状態で、システムからレジスタへのタイマ周期
設定が可能とされるので、ヒューズ熔断によるタイマ周
期調整が不要とされ、それにより、セルフリフレッシュ
機能を搭載する半導体記憶装置の歩留りの向上を図るこ
とができる。また、ＳＤＲＡＭにおいては、それが搭載
されたシステムからモードレジスタへのタイマ周期設定
が可能とされるので、ＳＤＲＡＭのヒューズ熔断による
タイマ周期調整が不要とされ、それにより、ＳＤＲＡＭ
の歩留りの向上を図ることができる。さらに、上記半導
体記憶装置を含むデータ処理装置においては、このデー
タ処理装置の使用状況に応じてユーザが任意にセルフリ
フレッシュ周期を調整することができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるデータ処理装置に搭載
されるＳＤＲＡＭの全体的な構成ブロック図である。

【図２】上記ＳＤＲＡＭに含まれるモードレジスタの構
成例説明図である。

【図３】上記データ処理装置の全体的な構成例ブロック
図である。

【符号の説明】

３１ ＣＰＵ ３２ ＳＤＲＡＭ ３３ ＳＲＡＭ ３４ ＲＯＭ ３５ 周辺装置制御部 ３６ 表示系 ３８ 外部記憶装置 ３９ キーボード ４０ ＣＲＴディスプレイ ８５ コントロール系回路 ２０１Ａ，２０１Ｂ ロウデコーダ ２０２Ａ，２０２Ｂ センスアンプ及びカラム選択回路 ２０３Ａ，２０３Ｂ カラムデコーダ ２０５ カラムアドレスバッファ ２０６ ロウアドレスバッファ ２０７ カラムアドレスカウンタ ２０８ リフレッシュカウンタ ２１０ 入力バッファ ２１１ 出力バッファ ２１２ コントローラ ２２１ リフレッシュタイマ ２２２ リフレッシュ制御回路 ３００ モードレジスタ ３００Ａ 動作モードレジスタ ３００Ｂ テストモードレジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 マトリクス配置されたダイナミック型メ
   モリセルと、設定されたタイマ周期情報に基づいて上記
   ダイナミック型メモリセルのリフレッシュ周期を制御す
   るリフレッシュタイマとを含む半導体記憶装置におい
   て、 上記タイマ周期情報の外部設定を可能とするレジスタを
   含むことを特徴とする半導体記憶装置。
2. 【請求項２】 マトリクス配置されたダイナミック型メ
   モリセルと、外部からの各種情報設定が可能なモードレ
   ジスタと、上記モードレジスタの設定情報に従って各部
   の動作制御を行うコントロール系回路とを含み、外部ク
   ロックに同期動作可能な半導体記憶装置において、 上記モードレジスタに形成されたタイマ周期情報設定エ
   リアと、 上記タイマ周期設定アリアに設定されたタイマ周期情報
   に従って、上記ダイナミック型メモリセルのリフレッシ
   ュ周期を制御するリフレッシュタイマとを含むことを特
   徴とする半導体記憶装置。
3. 【請求項３】 請求項１又は２記載の半導体記憶装置
   と、上記半導体記憶装置をアクセス可能な中央処理装置
   とを含むデータ処理装置。