JPH1092175A - シンクロナスｄｒａｍのｃａｓ信号発生器 - Google Patents
シンクロナスｄｒａｍのｃａｓ信号発生器Info
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 本発明は、二つ以上のバンク（Bank）をSDRA
Mでテスト モード動作の際、 RAS発生時とCAS発生時の
バンク選定アドレスの不一致を解決した SDRAMのCAS信
号発生器を提供する。 【構成】 本発明のSDRAMは、動作信号がアクティブ状
態に進入するようにするＣＡＳ アクティブ入力手段
と、ＣＡＳ動作信号がプリチャージ状態に進入するよう
にするＣＡＳ プリチャージ入力手段と、リフレッシュ
カウンターをテストするためのテスト モート信号が非
動作状態にある時は外部から入力するバンク選定アドレ
スを入力し、テスト モード信号が動作状態にある時に
はリフレッシュカウンターより提供されるロー アドレ
ス中から、バンク選定アドレスに該当する信号を入力と
するバンク選定アドレス入力手段を備える。
Mでテスト モード動作の際、 RAS発生時とCAS発生時の
バンク選定アドレスの不一致を解決した SDRAMのCAS信
号発生器を提供する。 【構成】 本発明のSDRAMは、動作信号がアクティブ状
態に進入するようにするＣＡＳ アクティブ入力手段
と、ＣＡＳ動作信号がプリチャージ状態に進入するよう
にするＣＡＳ プリチャージ入力手段と、リフレッシュ
カウンターをテストするためのテスト モート信号が非
動作状態にある時は外部から入力するバンク選定アドレ
スを入力し、テスト モード信号が動作状態にある時に
はリフレッシュカウンターより提供されるロー アドレ
ス中から、バンク選定アドレスに該当する信号を入力と
するバンク選定アドレス入力手段を備える。
Description
【０００１】
【発明の属する技術分野】本発明はシンクロナスＤＲＡ
Ｍ（Synchronous DRAM ；以下‘SDRAM’という）に関
し、特に二つ以上のバンク（Bank）を有するＳＤＲＡＭ
でテスト モード動作の際、ＲＡＳ発生時とＣＡＳ発生
時のバンク選定アドレスの不一致を解決したＳＤＲＡＭ
のＣＡＳ信号発生器に関する。
Ｍ（Synchronous DRAM ；以下‘SDRAM’という）に関
し、特に二つ以上のバンク（Bank）を有するＳＤＲＡＭ
でテスト モード動作の際、ＲＡＳ発生時とＣＡＳ発生
時のバンク選定アドレスの不一致を解決したＳＤＲＡＭ
のＣＡＳ信号発生器に関する。
【０００２】
【従来の技術】通常、ＳＤＲＡＭの自動リフレッシュ
（Auto Refresh）動作は従来のDRAMにおいて、ＣＡＳ−
before−ＲＡＳ(ＣＢＲ)リフレッシュと同じものであ
り、チップ内部のリフレッシュ カウンターからロー ア
ドレスを入力してリフレッシュ サイクルを進める。
（Auto Refresh）動作は従来のDRAMにおいて、ＣＡＳ−
before−ＲＡＳ(ＣＢＲ)リフレッシュと同じものであ
り、チップ内部のリフレッシュ カウンターからロー ア
ドレスを入力してリフレッシュ サイクルを進める。
【０００３】ＳＤＲＡＭの自動リフレッシュ動作の特徴
は次の通りである。一番目に、自動リフレッシュ命令
（Auto Ref）入力の後、バンク選択（Bank Select）に
該当するＲＡＳ信号が動作し、内部に既に設けられてい
るディレイ時間の後、自動的にプリチャージ状態に戻る
セルフ−タイムド(self-timed)ＲＡＳ信号方式なので、
自動リフレッシュ出口（Exit）命令が不要であるという
ことと、二番目に、バンク選択アドレス（Bank Select
Address‘ＢＳ’という）に該当するカウンター ビット
が、リフレッシュ カウンターの最下位ビット（ＬＳ
Ｂ）としてＢＳを含むリフレッシュ サイクルの場合、
毎自動リフレッシュ サイクルごとにＢＳがトグルされ
るということである。
は次の通りである。一番目に、自動リフレッシュ命令
（Auto Ref）入力の後、バンク選択（Bank Select）に
該当するＲＡＳ信号が動作し、内部に既に設けられてい
るディレイ時間の後、自動的にプリチャージ状態に戻る
セルフ−タイムド(self-timed)ＲＡＳ信号方式なので、
自動リフレッシュ出口（Exit）命令が不要であるという
ことと、二番目に、バンク選択アドレス（Bank Select
Address‘ＢＳ’という）に該当するカウンター ビット
が、リフレッシュ カウンターの最下位ビット（ＬＳ
Ｂ）としてＢＳを含むリフレッシュ サイクルの場合、
毎自動リフレッシュ サイクルごとにＢＳがトグルされ
るということである。
【０００４】本明細書の理解のため、一般のＳＤＲＡＭ
と関連した信号の意味を先に説明する。
と関連した信号の意味を先に説明する。
【０００５】ＣＬＫは、システム クロック ピン（syst
em clock pin）を意味しＳＤＲＡＭでは全ての命令動作
がクロックに同期して進められる。Bankは、アドレス
フィールド（address field）を異にするメモリ領域を
意味し、各自、独立的に動作可能な周辺回路部を有する
ことになり、一つのバンクが命令遂行を行う間、他のバ
ンク等は他の命令の遂行が選択的に可能である。
em clock pin）を意味しＳＤＲＡＭでは全ての命令動作
がクロックに同期して進められる。Bankは、アドレス
フィールド（address field）を異にするメモリ領域を
意味し、各自、独立的に動作可能な周辺回路部を有する
ことになり、一つのバンクが命令遂行を行う間、他のバ
ンク等は他の命令の遂行が選択的に可能である。
【０００６】command信号は、／ＣＳ、／ＲＡＳ、／Ｃ
ＡＳ、／Ｗｅ信号の組合せにより決定される命令語であ
る。Auto Refreshは、自動リフレッシュ命令入力で従来
ＤＲＡＭのＣＡＳ―ｂｅｆｏｒｅ―ＲＡＳリフレッシュ
と類似する。ｘｃｎｔ［0:n］は、0−nまでのロー アド
レスに該当するリフレッシュ カウンター出力信号であ
る。
ＡＳ、／Ｗｅ信号の組合せにより決定される命令語であ
る。Auto Refreshは、自動リフレッシュ命令入力で従来
ＤＲＡＭのＣＡＳ―ｂｅｆｏｒｅ―ＲＡＳリフレッシュ
と類似する。ｘｃｎｔ［0:n］は、0−nまでのロー アド
レスに該当するリフレッシュ カウンター出力信号であ
る。
【０００７】xcnt［BS］は、バンク選定アドレス（Bank
Select Address：ＢＳ）に該当するリフレッシュ カウ
ンター出力信号であり、シンクロノス メモリでリフレ
ッシュ カウンターの最下位ビット（LSB）に該当する。
Select Address：ＢＳ）に該当するリフレッシュ カウ
ンター出力信号であり、シンクロノス メモリでリフレ
ッシュ カウンターの最下位ビット（LSB）に該当する。
【０００８】xcntineは、リフレッシュ カウンターから
順次増加された信号であり、自動リフレッシュ サイク
ル毎に発生する。
順次増加された信号であり、自動リフレッシュ サイク
ル毎に発生する。
【０００９】RAS_Bk［0：1］は、バンク（Bank）０又は
バンク１に該当するRAS動作信号であり、二つのバンク
を有する１６M SDRAMの各バンク（０又は１）を制御
し、従来の／RAS入力バッファの出力と同様にロー サイ
クルを開始して選定されたワードラインを動作させビッ
トライン センシング動作を起こす。
バンク１に該当するRAS動作信号であり、二つのバンク
を有する１６M SDRAMの各バンク（０又は１）を制御
し、従来の／RAS入力バッファの出力と同様にロー サイ
クルを開始して選定されたワードラインを動作させビッ
トライン センシング動作を起こす。
【００１０】MRSは、‘モード レジスタ セット（Mode
Register Set）’命令信号の略語であり、シンクロノス
メモリに必要なモード レジスタの状態をプログラムす
るサイクルを意味する。
Register Set）’命令信号の略語であり、シンクロノス
メモリに必要なモード レジスタの状態をプログラムす
るサイクルを意味する。
【００１１】test modeは、モード レジスタ（Mode Reg
ister）のビット７に該当するOP−codeの一つであり、
‘Ｈ’にセットされるとテスト モードに設定されリフ
レッシュ カウンター テスト サイクルに進入する。
ister）のビット７に該当するOP−codeの一つであり、
‘Ｈ’にセットされるとテスト モードに設定されリフ
レッシュ カウンター テスト サイクルに進入する。
【００１２】WT or RDは、バースト ライト（Write）或
いはリード(Read)命令入力で、全てのレジストにプログ
ラムされたバースト長さに該当するクロック数ほどバー
ストモードに進められる。
いはリード(Read)命令入力で、全てのレジストにプログ
ラムされたバースト長さに該当するクロック数ほどバー
ストモードに進められる。
【００１３】Bk［i］、［j］は、複数個のバンクの中、
任意のバンク状態を示す。tRCDは、RASアクティブから
バースト命令までの必要時間を意味する。tRPは、RASプ
リチャージ最小時間を意味する。
任意のバンク状態を示す。tRCDは、RASアクティブから
バースト命令までの必要時間を意味する。tRPは、RASプ
リチャージ最小時間を意味する。
【００１４】PCG_A11は、‘Precharge All Banks’の略
語であり、シンクロノス メモリ内の全てのバンクを同
時にプリチャージ状態に作る信号である。tRRDは、RAS
アクティブからRASアクティブまでの最小時間、即ち各
バンクの間のRASアクティブ時間差を意味する。BSは、
バンク選定アドレスの外部入力で、構成図の‘アドレス
［BS］’を意味する。YAは、バースト モードが進めら
れるカラム アドレスの入力で、一般のテストモードの
際、一定のYAで固定するのが通例である。
語であり、シンクロノス メモリ内の全てのバンクを同
時にプリチャージ状態に作る信号である。tRRDは、RAS
アクティブからRASアクティブまでの最小時間、即ち各
バンクの間のRASアクティブ時間差を意味する。BSは、
バンク選定アドレスの外部入力で、構成図の‘アドレス
［BS］’を意味する。YAは、バースト モードが進めら
れるカラム アドレスの入力で、一般のテストモードの
際、一定のYAで固定するのが通例である。
【００１５】次に、従来技術に伴うSDRAMのリフレッシ
ュ カウンター及び自動リフレッシュ命令の動作タイミ
ングと、さらにテスト モード進入及びリフレッシュ カ
ウンターのテスト サイクルの動作タイミングが示され
た図１乃至図４を参照して説明する。
ュ カウンター及び自動リフレッシュ命令の動作タイミ
ングと、さらにテスト モード進入及びリフレッシュ カ
ウンターのテスト サイクルの動作タイミングが示され
た図１乃至図４を参照して説明する。
【００１６】図１は、従来技術によるSDRAMのリフレッ
シュ カウンターの構成図を示したもので、自動リフレ
ッシュ サイクル毎に発生するアドレス信号（xcntinc）
を入力として前記自動リフレッシュ サイクルにトグル
される最下位ビットのバンク選択アドレス信号（xcnt
［BS］）を出力する第１カウンター回路部（１１）と、
前記第１カウンター回路部（１１）に直列に連結されロ
ー（ＲＯＷ） アドレスに該当するアドレス信号を出力
するn個のカウンター回路部で構成される。
シュ カウンターの構成図を示したもので、自動リフレ
ッシュ サイクル毎に発生するアドレス信号（xcntinc）
を入力として前記自動リフレッシュ サイクルにトグル
される最下位ビットのバンク選択アドレス信号（xcnt
［BS］）を出力する第１カウンター回路部（１１）と、
前記第１カウンター回路部（１１）に直列に連結されロ
ー（ＲＯＷ） アドレスに該当するアドレス信号を出力
するn個のカウンター回路部で構成される。
【００１７】図２は、従来技術による自動リフレッシュ
命令の動作タイミング図である。チップ選択信号（／C
S）、ラスバ（／RAS）信号、カスバ（／CAS）信号、ラ
イト イネーブル（／We）信号の組合せにより自動リフ
レッシュ命令（b）が入力されれば、（図１のリフレッ
シュ カウンターから）バンク選択アドレス（BS）に該
当するリフレッシュ第１カウンター回路部の出力（xcnt
［BS］）(d) が毎自動リフレッシュ サイクルごとにト
グルされ発生する。また、バンク１に該当するRAS動作
信号（RAS_Bkl）(f) が一番目の自動リフレッシュ命令
信号により一定期間の間、ローからハイに遷移する。そ
の後、二番目の自動リフレッシュ命令が入力されれば、
バンク０に該当するRAS動作信号（RAS_Bk）(g) が一定
期間の間、ローからハイに遷移する。
命令の動作タイミング図である。チップ選択信号（／C
S）、ラスバ（／RAS）信号、カスバ（／CAS）信号、ラ
イト イネーブル（／We）信号の組合せにより自動リフ
レッシュ命令（b）が入力されれば、（図１のリフレッ
シュ カウンターから）バンク選択アドレス（BS）に該
当するリフレッシュ第１カウンター回路部の出力（xcnt
［BS］）(d) が毎自動リフレッシュ サイクルごとにト
グルされ発生する。また、バンク１に該当するRAS動作
信号（RAS_Bkl）(f) が一番目の自動リフレッシュ命令
信号により一定期間の間、ローからハイに遷移する。そ
の後、二番目の自動リフレッシュ命令が入力されれば、
バンク０に該当するRAS動作信号（RAS_Bk）(g) が一定
期間の間、ローからハイに遷移する。
【００１８】図３（Ａ）及び図３（Ｂ）は、従来技術に
よるSDRAMのRAS及びCAS信号発生器の構成図を示したも
のである。
よるSDRAMのRAS及びCAS信号発生器の構成図を示したも
のである。
【００１９】図３（Ａ）に示すRAS発生器は、各バンクに
該当するRAS動作信号発生器であり、RAS動作信号がアク
ティブ状態で入力するようにするRAS_active入力端と、
RAS動作信号がプリチャージ状態で入力するようにするR
AS_precharge入力端と、指定されたバンク選定アドレス
が一致する場合、動作するようにするBS入力端で構成さ
れロー サイクルを調節するRAS_BK〔i〕、RAS_BK〔j〕
を出力する。
該当するRAS動作信号発生器であり、RAS動作信号がアク
ティブ状態で入力するようにするRAS_active入力端と、
RAS動作信号がプリチャージ状態で入力するようにするR
AS_precharge入力端と、指定されたバンク選定アドレス
が一致する場合、動作するようにするBS入力端で構成さ
れロー サイクルを調節するRAS_BK〔i〕、RAS_BK〔j〕
を出力する。
【００２０】前記RAS_ active入力端は、ROW_ active命
令又は自動リフレッシュ命令によりRAS動作信号を‘ロ
ー’から‘ハイ’にライジング（rising）する。前記RA
S_precharge入力端は、プリチャージ命令又は、リフレ
ッシュ サイクルの中でビットライン センシング動作の
完了後チップ内で自動発生する‘Self−timed Delay’
信号により動作し、RAS動作信号が‘ハイ’から‘ロ
ー’にポーリング（falling）する。しかし、テスト モ
ード（test mode）の際には自動リフレッシュ命令サイ
クルにおいてもプリチャージ命令により動作し、RAS動
作信号を‘ハイ’から‘ロー’にフォーリングさせる。
令又は自動リフレッシュ命令によりRAS動作信号を‘ロ
ー’から‘ハイ’にライジング（rising）する。前記RA
S_precharge入力端は、プリチャージ命令又は、リフレ
ッシュ サイクルの中でビットライン センシング動作の
完了後チップ内で自動発生する‘Self−timed Delay’
信号により動作し、RAS動作信号が‘ハイ’から‘ロ
ー’にポーリング（falling）する。しかし、テスト モ
ード（test mode）の際には自動リフレッシュ命令サイ
クルにおいてもプリチャージ命令により動作し、RAS動
作信号を‘ハイ’から‘ロー’にフォーリングさせる。
【００２１】また、前記BS入力端はROW_active命令によ
り動作する正常状態の場合には、バンク選択アドレス
［BS］を外部から入力する‘アドレス［BS］’を選択し
て入力し、自動リフレッシュ命令の際（テスト モード
含む）にはリフレッシュ カウンターからの‘xcnt［B
S］’が入力される。
り動作する正常状態の場合には、バンク選択アドレス
［BS］を外部から入力する‘アドレス［BS］’を選択し
て入力し、自動リフレッシュ命令の際（テスト モード
含む）にはリフレッシュ カウンターからの‘xcnt［B
S］’が入力される。
【００２２】前記BS入力端は、指定されたBSが一致する
場合に動作するようになりRAS_prechare状態が入力され
てもバンク選定アドレスに該当しなければ発生器の動作
は抑制される。
場合に動作するようになりRAS_prechare状態が入力され
てもバンク選定アドレスに該当しなければ発生器の動作
は抑制される。
【００２３】図３（Ｂ）に示すCAS発生器は各バンクに
該当するCAS動作信号発生器であり、CAS動作信号がアク
ティブ状態で入力するようにするCAS_active入力端と、
CAS動作信号がプリチャージ状態で入力するようにするC
AS_precharge入力端と、指定されたバンク選定アドレス
が一致する場合に、動作するようにするBS入力端で備え
られ、ライト（write）又はリード(read)のカラム サイ
クルを調節するCAS_BK［i］、CAS_active［j］を出力す
る。
該当するCAS動作信号発生器であり、CAS動作信号がアク
ティブ状態で入力するようにするCAS_active入力端と、
CAS動作信号がプリチャージ状態で入力するようにするC
AS_precharge入力端と、指定されたバンク選定アドレス
が一致する場合に、動作するようにするBS入力端で備え
られ、ライト（write）又はリード(read)のカラム サイ
クルを調節するCAS_BK［i］、CAS_active［j］を出力す
る。
【００２４】前記CAS_active入力端は、バースト ライ
ト（Burst write）命令又はバーストリード（Burst rea
d）命令によりCAS動作信号が‘ロー’から‘ハイ’にラ
イジング（rising）する。前記CAS_precharge入力端
は、図示するように指定されたバースト命令の バース
ト長さ（Burst Length）が充足すれば、自動的にCAS_pr
echargeを命令する‘バースト長さ中断（Burst Length
End）’信号とバースト命令進行中に任意のバースト中
止命令に該当する‘Burst Stop’信号により動作する。
ト（Burst write）命令又はバーストリード（Burst rea
d）命令によりCAS動作信号が‘ロー’から‘ハイ’にラ
イジング（rising）する。前記CAS_precharge入力端
は、図示するように指定されたバースト命令の バース
ト長さ（Burst Length）が充足すれば、自動的にCAS_pr
echargeを命令する‘バースト長さ中断（Burst Length
End）’信号とバースト命令進行中に任意のバースト中
止命令に該当する‘Burst Stop’信号により動作する。
【００２５】前記BS入力端はバンク選定アドレスに該当
する入力端であり、指定されたBSが一致する場合に動作
するようになりCAS_active、又はCAS_precharge状態が
入力されてもバンク選択アドレスに該当しなければ発生
器の動作は抑制される。図４は、図３に示すRAS及びCAS
信号発生器によるテスト モード進入命令及びリフレッ
シュ カウンターのテスト モード サイクルの動作タイ
ム図である。
する入力端であり、指定されたBSが一致する場合に動作
するようになりCAS_active、又はCAS_precharge状態が
入力されてもバンク選択アドレスに該当しなければ発生
器の動作は抑制される。図４は、図３に示すRAS及びCAS
信号発生器によるテスト モード進入命令及びリフレッ
シュ カウンターのテスト モード サイクルの動作タイ
ム図である。
【００２６】‘モード レジスタ セット（Mode Registe
r set）’命令と、これに伴うOP−codeのテスト モード
選択ビットを介してテスト モードに進入することにな
れば、正常状態の際の自動リフレッシュ動作とは異なりs
elf−timed RAS機能が遮断され、ハ゛ースト ライト又はリード
サイクル進行後外部から‘precharge’命令（例示では
全てのバンクを同時にプリチャージ状態にする‘PCG_AL
L’命令を示す）を介しBAS信号がプリチャージ状態に戻
る。
r set）’命令と、これに伴うOP−codeのテスト モード
選択ビットを介してテスト モードに進入することにな
れば、正常状態の際の自動リフレッシュ動作とは異なりs
elf−timed RAS機能が遮断され、ハ゛ースト ライト又はリード
サイクル進行後外部から‘precharge’命令（例示では
全てのバンクを同時にプリチャージ状態にする‘PCG_AL
L’命令を示す）を介しBAS信号がプリチャージ状態に戻
る。
【００２７】ここで、SDRAMは従来のDRAMとは別にカラ
ム サイクルに該当するバースト 命令の際に、チップ内
部のマルチ−バンク（multi−bank）中の一つを選定す
るためのBS入力が伴わなければならないが、従来にはCA
S発生器のバンク選択入力端であるBS部に外部から入力
する‘address［BS］’が連結されている。
ム サイクルに該当するバースト 命令の際に、チップ内
部のマルチ−バンク（multi−bank）中の一つを選定す
るためのBS入力が伴わなければならないが、従来にはCA
S発生器のバンク選択入力端であるBS部に外部から入力
する‘address［BS］’が連結されている。
【００２８】
【発明が解決しようとする課題】しかし、図示のように
自動リフレッシュ命令の際、BSは内部のリフレッシュカ
ウンターからxcnt［BS］状態が提供され（例示のように
Bank［i］が指定）、バースト命令はバースト命令の際
に共に入力されたaddress［BS］に該当するBankのCAS信
号（例示のようにBank［j］が指定）が動作するので、
もし一つの自動リフレッシュ命令サイクル内で指定され
たxcnt［BS］状態とバースト命令の際のaddress［BS］
が異なれば、望むバースト ライト（Burst write）又は
リード（read）動作が生じない問題がある。
自動リフレッシュ命令の際、BSは内部のリフレッシュカ
ウンターからxcnt［BS］状態が提供され（例示のように
Bank［i］が指定）、バースト命令はバースト命令の際
に共に入力されたaddress［BS］に該当するBankのCAS信
号（例示のようにBank［j］が指定）が動作するので、
もし一つの自動リフレッシュ命令サイクル内で指定され
たxcnt［BS］状態とバースト命令の際のaddress［BS］
が異なれば、望むバースト ライト（Burst write）又は
リード（read）動作が生じない問題がある。
【００２９】従って、本発明では二つ以上のバンクを有
するSDRAMでテスト モード動作の際、RAS発生時とCAS発
生時のバンク選定アドレスの不一致を解決したSDRAMのC
AS信号発生器を提供することにその目的がある。
するSDRAMでテスト モード動作の際、RAS発生時とCAS発
生時のバンク選定アドレスの不一致を解決したSDRAMのC
AS信号発生器を提供することにその目的がある。
【００３０】
【課題を解決するための手段】前記目的を達成するた
め、本発明によるSDRAMのCAS信号発生器ではＣＡＳ動作
信号がアクティブ状態に進入するようにするＣＡＳ ア
クティブ入力手段と、ＣＡＳ動作信号がプリチャージ状
態で進入するようにするＣＡＳ プリチャージ入力手段
と、リフレッシュ カウンターをテストするためのテス
ト モード信号が非動作状態にある時は外部から入力さ
れるバンク選定アドレスを入力し、テストモード信号が
動作状態の時にはリフレッシュ カウンターより提供さ
れるロー アドレス中から、バンク選定アドレスに該当
する信号を入力とするバンク選定アドレス入力手段を備
えた。
め、本発明によるSDRAMのCAS信号発生器ではＣＡＳ動作
信号がアクティブ状態に進入するようにするＣＡＳ ア
クティブ入力手段と、ＣＡＳ動作信号がプリチャージ状
態で進入するようにするＣＡＳ プリチャージ入力手段
と、リフレッシュ カウンターをテストするためのテス
ト モード信号が非動作状態にある時は外部から入力さ
れるバンク選定アドレスを入力し、テストモード信号が
動作状態の時にはリフレッシュ カウンターより提供さ
れるロー アドレス中から、バンク選定アドレスに該当
する信号を入力とするバンク選定アドレス入力手段を備
えた。
【００３１】
【発明の実施の形態】以下、添付図面を参照して本発明
の一実施例を詳細に説明する。図５（Ａ）及び図５
（Ｂ）は、本発明の一実施例によるSDRAMのRAS及びCAS
信号発生器の構成図である。図５（Ａ）に示すRAS信号
発生器は、従来の図３（Ａ）のものとその構成及び動作
が同様のものであり、ここでは省略することにする。
の一実施例を詳細に説明する。図５（Ａ）及び図５
（Ｂ）は、本発明の一実施例によるSDRAMのRAS及びCAS
信号発生器の構成図である。図５（Ａ）に示すRAS信号
発生器は、従来の図３（Ａ）のものとその構成及び動作
が同様のものであり、ここでは省略することにする。
【００３２】図５（Ｂ）に示すCAS信号発生器は、CAS動
作信号がアクティブ状態で進入するようにするCAS_acti
ve入力端と、CAS動作信号がプリチャージ状態で進入す
るようにするCAS_precharge入力端と、指定されたバン
ク選定アドレスが一致する場合に動作するようにするBS
入力端で備えられ、ライト（write）又はリード（rea
d）のカラム サイクルを調節するCAS_BK［i］、CAS_BK
［j］を出力する。
作信号がアクティブ状態で進入するようにするCAS_acti
ve入力端と、CAS動作信号がプリチャージ状態で進入す
るようにするCAS_precharge入力端と、指定されたバン
ク選定アドレスが一致する場合に動作するようにするBS
入力端で備えられ、ライト（write）又はリード（rea
d）のカラム サイクルを調節するCAS_BK［i］、CAS_BK
［j］を出力する。
【００３３】前記CAS_active入力端とCAS_precharge入
力端の構成及び動作は、従来の図３（Ｂ）と同様のもの
であり、ここでは本発明の実施例で示された前記ＢＳ入
力端１００の構成及び動作に対してのみ説明することに
する。
力端の構成及び動作は、従来の図３（Ｂ）と同様のもの
であり、ここでは本発明の実施例で示された前記ＢＳ入
力端１００の構成及び動作に対してのみ説明することに
する。
【００３４】前記ＢＳ入力端１００は二つの入力、addr
ess［BS］とxcnt［bs］を選択的に入力するためのマル
チプレクサ装置であり、第１伝達スイッチ（S3）はテス
トモードの際にイネーブルされるtest_mode信号が非動
作状態（例示でロー状態）の時、選択的に外部入力addr
ess［BS］を出力するようにし、第２伝達スイッチ（S
5）はテスト モードの際にイネーブルされるtest_mode
信号が動作状態（例示でハイ状態）の時にのみ、選択的
にリフレッシュ カウンターのロー アドレスのうちBSに
該当するxcnt［BS］のレジスタ出力を伝える。
ess［BS］とxcnt［bs］を選択的に入力するためのマル
チプレクサ装置であり、第１伝達スイッチ（S3）はテス
トモードの際にイネーブルされるtest_mode信号が非動
作状態（例示でロー状態）の時、選択的に外部入力addr
ess［BS］を出力するようにし、第２伝達スイッチ（S
5）はテスト モードの際にイネーブルされるtest_mode
信号が動作状態（例示でハイ状態）の時にのみ、選択的
にリフレッシュ カウンターのロー アドレスのうちBSに
該当するxcnt［BS］のレジスタ出力を伝える。
【００３５】前記した第１、第２伝達スイッチ（S3、S
5）の出力端を共通点にして各バンクに対応するCAS発生
器のBS入力端で接続される。
5）の出力端を共通点にして各バンクに対応するCAS発生
器のBS入力端で接続される。
【００３６】以下に、図６に示すテスト モードの際の
タイミング図を引用し本発明の原理を利用したCAS発生
器の動作方法と、従来技術が有していたRAS発生器とCAS
発生器間のバンク指定不一致問題の解決方法を説明す
る。
タイミング図を引用し本発明の原理を利用したCAS発生
器の動作方法と、従来技術が有していたRAS発生器とCAS
発生器間のバンク指定不一致問題の解決方法を説明す
る。
【００３７】SDRAM内部にある全てのレジスタは、SDRAM
の主要特徴中の一つであるバーストモードの際の連続動
作するクロックの数を制限するバースト長さ；１、２、
４、８、…、バースト モードの際のカウンター方式、
バースト リードの命令入力後、初データがDQピンに乗
せられるまでのクロック遅延数を現すCAS長さ；１、
２、３、４、…及びリフレッシュ カウンターの正常動
作可否をテストするためのテスト モード指定等のOP−c
ode（operation code）がプログラムされるようになっ
ている。このようなモード レジスタのプラグラム内容
を変更するためにはタイミング図のT0サイクルに位置し
たモード レジスタ セット（Mode Register Set（MR
S））命令の実施が必要である。この際、プログラム内
容に該当するOP−codeはアドレス入力ピン等のaddress
［0：n］を利用して入力される。
の主要特徴中の一つであるバーストモードの際の連続動
作するクロックの数を制限するバースト長さ；１、２、
４、８、…、バースト モードの際のカウンター方式、
バースト リードの命令入力後、初データがDQピンに乗
せられるまでのクロック遅延数を現すCAS長さ；１、
２、３、４、…及びリフレッシュ カウンターの正常動
作可否をテストするためのテスト モード指定等のOP−c
ode（operation code）がプログラムされるようになっ
ている。このようなモード レジスタのプラグラム内容
を変更するためにはタイミング図のT0サイクルに位置し
たモード レジスタ セット（Mode Register Set（MR
S））命令の実施が必要である。この際、プログラム内
容に該当するOP−codeはアドレス入力ピン等のaddress
［0：n］を利用して入力される。
【００３８】テスト モード進入のためOP−code中、テ
スト モード指定がT0サイクルに行われればテスト モー
ド状態信号のTEST_MODEがローからハイに遷移してイネ
ーブルされる。TEST_MODE信号により前記したCAS発生器
のBS入力端（１００）からaddress［BS］を選択的に出
力する第１伝達スイッチ（S3）はオフ状態になり、xcnt
［BS］を選択的に出力する第2伝達スイッチ（S5）がタ
ーンオン状態となり、二つ以上のCAS発生器のBS入力端
でxcnt［BS］のレジスタ通過出力を伝える。
スト モード指定がT0サイクルに行われればテスト モー
ド状態信号のTEST_MODEがローからハイに遷移してイネ
ーブルされる。TEST_MODE信号により前記したCAS発生器
のBS入力端（１００）からaddress［BS］を選択的に出
力する第１伝達スイッチ（S3）はオフ状態になり、xcnt
［BS］を選択的に出力する第2伝達スイッチ（S5）がタ
ーンオン状態となり、二つ以上のCAS発生器のBS入力端
でxcnt［BS］のレジスタ通過出力を伝える。
【００３９】T2サイクルで自動リフレッシュ命令、Auto
Refが入力されるとチップ内部ではパルス信号、リフレ
ッシュがアクティブされこの時のxcnt［BS］が指定する
BankのBAS信号（例示のRAS_Bk［i］）をアクティブさせ
る。アクティブ状態の時のリフレッシュ信号によりCAS
発生器のBS入力端１００のレジスタがこの時のxcnt［B
S］状態をレジスタでライトすることになる。
Refが入力されるとチップ内部ではパルス信号、リフレ
ッシュがアクティブされこの時のxcnt［BS］が指定する
BankのBAS信号（例示のRAS_Bk［i］）をアクティブさせ
る。アクティブ状態の時のリフレッシュ信号によりCAS
発生器のBS入力端１００のレジスタがこの時のxcnt［B
S］状態をレジスタでライトすることになる。
【００４０】パルス信号、リフレッシュがローにディス
エーブルすると、xcntinc信号端を介してリフレッシュ
カウンターのカウントがなされ次ぎの自動リフレッシュ
命令に備える。CAS発生器のBS入力端１００のxcnt［B
S］入力端にレジスタを位置した理由は、リフレッシュ
カウンターのカウント状態が直ちにCAS発生器のBS入力
端１００に伝えられる場合、BAS信号発生のため指定さ
れたxcnt［BS］のバンク選定がCAS発生器指定の際にも
維持されるようにするための装置である。
エーブルすると、xcntinc信号端を介してリフレッシュ
カウンターのカウントがなされ次ぎの自動リフレッシュ
命令に備える。CAS発生器のBS入力端１００のxcnt［B
S］入力端にレジスタを位置した理由は、リフレッシュ
カウンターのカウント状態が直ちにCAS発生器のBS入力
端１００に伝えられる場合、BAS信号発生のため指定さ
れたxcnt［BS］のバンク選定がCAS発生器指定の際にも
維持されるようにするための装置である。
【００４１】T4サイクルのバースト ライト又はリード
命令、WT又はRDの際に従来とは別にバンク選定のための
外部入力、address［BS］はドントキャア(don't care)
状態に与えられ、CAS発生器のBS入力端（１）では先行
されたRAS信号発生に対応するxcnt［BS］の状態がレジ
スタを介して維持され伝えられるため、CAS動作の際
に、外部入力に依存した従来の方式が有する‘バンク指
定不一致問題’可能性が除去される。
命令、WT又はRDの際に従来とは別にバンク選定のための
外部入力、address［BS］はドントキャア(don't care)
状態に与えられ、CAS発生器のBS入力端（１）では先行
されたRAS信号発生に対応するxcnt［BS］の状態がレジ
スタを介して維持され伝えられるため、CAS動作の際
に、外部入力に依存した従来の方式が有する‘バンク指
定不一致問題’可能性が除去される。
【００４２】
【発明の効果】以上で説明したように、本発明によるSD
RAMのCAS信号発生器は二つ以上のバンクを有するSDRAM
でテスト モード動作の際、RAS発生時とCAS発生時のバ
ンク選定アドレスの不一致を解決することによりリフレ
ッシュ カウンターのテスト モード機能を簡単に行なう
ことができる効果がある。
RAMのCAS信号発生器は二つ以上のバンクを有するSDRAM
でテスト モード動作の際、RAS発生時とCAS発生時のバ
ンク選定アドレスの不一致を解決することによりリフレ
ッシュ カウンターのテスト モード機能を簡単に行なう
ことができる効果がある。
【図１】従来技術によるSDRAMのリフレッシュ カウンタ
ーの構成図。
ーの構成図。
【図２】図１に示すリフレッシュ カウンターによる自
動リフレッシュ命令の動作タイミング図。
動リフレッシュ命令の動作タイミング図。
【図３】従来技術によるSDRAMのRAS及びCAS信号発生器
の構成図。
の構成図。
【図４】図３に示すRAS及びCAS信号発生器によるテスト
モード進入命令、及びリフレッシュ カウンターのテス
ト モード サイクルの動作タイミング図。
モード進入命令、及びリフレッシュ カウンターのテス
ト モード サイクルの動作タイミング図。
【図５】本発明の実施例によるSDRAMのRAS及びCAS信号
発生器の構成図。
発生器の構成図。
【図６】図５に示すRAS及びCAS信号発生器によるテスト
モード進入命令、及びリフレッシュ カウンターのテス
ト モード サイクルの動作タイミング図。
モード進入命令、及びリフレッシュ カウンターのテス
ト モード サイクルの動作タイミング図。
１００…BS入力端
Claims (2)
- 【請求項１】 少なくとも二つ以上の内部バンクを有す
るシンクロナスＤＲＡＭにおいて、 ＣＡＳ動作信号がアクティブ状態に移行するようにする
ＣＡＳ アクティブ入力手段と、 ＣＡＳ動作信号がプリチャージ状態に移行するようにす
るＣＡＳ プリチャージ入力手段と、 リフレッシュ カウンターをテストするためのテスト モ
ード信号が非動作状態にあるときは、外部から入力され
るバンク選定アドレスを受信し、テスト モード信号が
動作状態にあるときには、リフレッシュ カウンターよ
り提供されるロー（ＲＯＷ） アドレス中で、バンク選
定アドレスに該当する信号を受信するバンク選定アドレ
ス入力手段を備え、 テストモード動作の際、ＲＡＳ指定バンクとＣＡＳ指定
バンクとが一致することを特徴とするシンクロナス Ｄ
ＲＡＭのＣＡＳ信号発生器。 - 【請求項２】 前記リフレッシュ カウンターより前記
バンク選定アドレス入力手段で提供される信号は、ラス
信号発生の際に指定されるバンク選定アドレスに該当す
るリフレッシュ カウンターの出力信号を維持すること
を特徴とする請求項１記載のシンクロナス ＤＲＡＭの
ＣＡＳ信号発生器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960010214A KR100218733B1 (ko) | 1996-04-04 | 1996-04-04 | 싱크로노스 디램의 카스신호 발생기 |
| KR1996P-10214 | 1996-04-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1092175A true JPH1092175A (ja) | 1998-04-10 |
| JP2987809B2 JP2987809B2 (ja) | 1999-12-06 |
Family
ID=19455084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9086816A Expired - Fee Related JP2987809B2 (ja) | 1996-04-04 | 1997-04-04 | シンクロナスｄｒａｍのｃａｓ信号発生器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6108248A (ja) |
| JP (1) | JP2987809B2 (ja) |
| KR (1) | KR100218733B1 (ja) |
| GB (1) | GB2311883B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333888B1 (en) | 1999-04-23 | 2001-12-25 | Nec Corporation | Semiconductor memory device |
| US6532184B2 (en) | 2001-05-10 | 2003-03-11 | Hynix Semiconductor Inc. | Precharge control signal generator, and semiconductor memory device using the same |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414734B1 (ko) * | 2001-12-21 | 2004-01-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR100802075B1 (ko) | 2006-08-31 | 2008-02-12 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR100864624B1 (ko) * | 2007-03-31 | 2008-10-22 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
| KR100881134B1 (ko) * | 2007-06-27 | 2009-02-02 | 주식회사 하이닉스반도체 | 컬럼 엑세스 제어 장치 |
| US20100325333A1 (en) * | 2008-10-14 | 2010-12-23 | Texas Instruments Incorporated | Method Allowing Processor with Fewer Pins to Use SDRAM |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960003526B1 (ko) * | 1992-10-02 | 1996-03-14 | 삼성전자주식회사 | 반도체 메모리장치 |
| ATE8544T1 (de) * | 1979-05-15 | 1984-08-15 | Mostek Corporation | Verfahren und schaltung zum pruefen der arbeitsweise eines internen regenerierungszaehlers in einem speicher mit wahlfreiem zugriff. |
| JPH087995B2 (ja) * | 1985-08-16 | 1996-01-29 | 富士通株式会社 | ダイナミツク半導体記憶装置のリフレツシユ方法および装置 |
| CA2118662C (en) * | 1993-03-22 | 1999-07-13 | Paul A. Santeler | Memory controller having all dram address and control signals provided synchronously from a single device |
| JP3244340B2 (ja) * | 1993-05-24 | 2002-01-07 | 三菱電機株式会社 | 同期型半導体記憶装置 |
| JPH0887883A (ja) * | 1994-09-19 | 1996-04-02 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| KR0142795B1 (ko) * | 1994-12-01 | 1998-08-17 | 문정환 | 디램 리프레쉬 회로 |
| US5926827A (en) * | 1996-02-09 | 1999-07-20 | International Business Machines Corp. | High density SIMM or DIMM with RAS address re-mapping |
| US5895481A (en) * | 1996-05-22 | 1999-04-20 | Cypress Semiconductor Corp. | Programmable VESA unified memory architecture (VUMA) row address strobe (RAS) |
-
1996
- 1996-04-04 KR KR1019960010214A patent/KR100218733B1/ko not_active IP Right Cessation
-
1997
- 1997-04-03 GB GB9706736A patent/GB2311883B/en not_active Expired - Fee Related
- 1997-04-04 US US08/828,494 patent/US6108248A/en not_active Expired - Lifetime
- 1997-04-04 JP JP9086816A patent/JP2987809B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333888B1 (en) | 1999-04-23 | 2001-12-25 | Nec Corporation | Semiconductor memory device |
| KR100368105B1 (ko) * | 1999-04-23 | 2003-01-15 | 닛본 덴기 가부시끼가이샤 | 반도체메모리장치 |
| US6532184B2 (en) | 2001-05-10 | 2003-03-11 | Hynix Semiconductor Inc. | Precharge control signal generator, and semiconductor memory device using the same |
| US6643218B1 (en) | 2001-05-10 | 2003-11-04 | Hynix Semiconductor Inc. | Precharge control signal generator, and semiconductor memory device using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US6108248A (en) | 2000-08-22 |
| GB2311883B (en) | 2000-04-26 |
| KR970071805A (ko) | 1997-11-07 |
| GB2311883A (en) | 1997-10-08 |
| GB9706736D0 (en) | 1997-05-21 |
| KR100218733B1 (ko) | 1999-09-01 |
| JP2987809B2 (ja) | 1999-12-06 |
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