JP2017157258A - セルフリフレッシュ制御装置及び揮発性半導体記憶装置 - Google Patents

Abstract

【課題】従来例に比較してウェハテストのトリミング前にセルフリフレッシュテストを実施ことで、ウェハテストにおける歩留まりを大幅に改善する。【解決手段】セルフリフレッシュタイマからの第１の制御信号に基づいて、揮発性半導体記憶装置のセルフリフレッシュを制御するためのセルフリフレッシュ制御回路を備えた揮発性半導体記憶装置のためのセルフリフレッシュ制御装置であって、テストモードにおいて、外部セルフリフレッシュ要求信号を上記セルフリフレッシュ制御回路に入力させる論理回路を備える。ここで、上記論理回路は、テストモードにおいて、上記第１の制御信号に代えて、上記外部セルフリフレッシュ要求信号を上記セルフリフレッシュ制御回路に入力させる。また、上記論理回路は、上記第１の制御信号に代えて、上記外部セルフリフレッシュ要求信号を上記セルフリフレッシュ制御回路に入力させることで上記セルフリフレッシュタイマの動作を無効にする。【選択図】図５

Description

本発明は、例えばダイナミックアクセスメモリ（以下、ＤＲＡＭという）などの揮発性半導体記憶装置のためのセルフリフレッシュ制御装置と、当該セルフリフレッシュ制御回路を用いた揮発性半導体記憶装置とに関する。

最近、携帯電話などのパーソナル電子機器が普及しており、これらの電子機器は一般的にバッテリで動作させている。パーソナル電子機器内のＤＲＡＭは、上記バッテリによってセルフリフレッシュを用いて格納されたデータを保持する必要がある。従って、セルフリフレッシュ機能を、より低減された電力消費量で実行できる電子機器を提供する必要がある。

一般的に、ＤＲＡＭにおいて冗長メモリによるリペアをする前にセルフリフレッシュのテストを行うことができない。なぜならば、セルフリフレッシュタイマはオンチップのタイマ回路を対してヒューズ回路のリペアを行うことにより最適化する必要があるからである。従って、セルフリフレッシュを保証する唯一の方法は、ポーズテストによりテストを行うことであった。

米国特許出願公開第２００５／００６８８２９号明細書 特開平５−２７４８７３号公報 特開平８−３１５５６９号公報 特開２００１−１５５４８２号公報 特開平１１−３３９４６７号公報

図１は従来例にかかるウェハテストの処理フローを示すフローチャートである。図１において、ウェハテストは、低温時テスト（Ｓ１）と、高温時テスト（Ｓ２）と、冗長メモリによるリペア処理（Ｓ３）と、高温時テスト（Ｓ４）とを含む。

セルフリフレッシュにおいては、ステップＳ２の高温時テストにおいてデフォルトのタイマサイクルを測定し、ステップＳ３のリペア処理において測定されたタイマサイクルに基づいて予想タイマサイクル（期待値）を調整することによりセルフリフレッシュタイマをリペアする。そして、ステップＳ４において高温時テストを行った後、フェイルチップを廃棄する。また、ポーズテスト及び他の機能においては、低温時テスト（Ｓ１）及び高温時テスト（Ｓ２）を行って冗長データに基づいてフェイルビットをリペアする。そして、ステップＳ４において高温時テストを行った後、フェイルチップを廃棄する。

しかし、セルフリフレッシュタイマのヒューズ回路が最適化されてリペアされていないために、従来例のウェハテストではセルフリフレッシュを行うことができず、図１のようにセルフリフレッシュの代わりにポーズテストを行っている。

図２は図１のウェハテストにおいてセルフリフレッシュタイマを最適化する場合のフローチャートである。図２に示すように、高温時テスト（Ｓ２）においてデフォルトのセルフリフレッシュタイマサイクルを測定し、測定されたセルフリフレッシュタイマサイクルに基づいて予想タイマサイクル（期待値）を調整するためのヒューズリペア情報を計算して、ステップＳ３においてヒューズのリペア処理を行う。そして、ステップＳ４では、高温時テストを行い、タイマサイクルを最適化した後、セルフリフレッシュをテストできる。図２において、デフォルトのタイマサイクルがタイマサイクルの期待値よりも速くなるように設定され、各半導体チップのデフォルトのタイマサイクルはバラツキを有しており、セルフリフレッシュテストではデフォルトのタイマサイクルを使用することができない。

図３は従来例においてセルフリフレッシュタイマがリペアされた後のセルフリフレッシュ動作を示すタイミングチャートである。図３において、クロックＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥに基づいて、内部信号として、最適化後のセルフリフレッシュタイマ出力指示信号ＳＥＫＦＲ及びセルフリフレッシュ要求信号ＳＥＬＦＡを発生してセルフリフレッシュを制御する。セルフリフレッシュ期間の最初においてセルフリフレッシュタイマが開始され（ｔ１１）、その最後においてセルフリフレッシュタイマが停止される（ｔ１５）。このセルフリフレッシュ期間内において、最適化後のセルフリフレッシュタイマ出力指示信号ＳＥＫＦＲ毎にセルフリフレッシュの開始がトリガーされ（ｔ２１，ｔ２２，ｔ２３）、セルフリフレッシュのＸアドレスは順次インクリメントされる。

図４は従来例においてセルフリフレッシュとポーズテストとの間の相違点について説明するタイミングチャートである。セルフリフレッシュ（ＳＲ）モードでは、セルフリフレッシュ期間中に複数のリフレッシュを活性化させるが、ポーズテストでは、機能動作を何も実行しない。セルフリフレッシュの間では、セルフリフレッシュ時の電力消費量を低減するために、いくつかの内部電圧発生器はスタンバイモードにされる。ポーズテストとセルフリフレッシュテストの異なる動作ノイズと内部電圧供給状態からポーズテストだけではなく、セルフリフレッシュテストもテストすることが望ましい。

なお、例えば特許文献１〜５では、ウェハテストのトリミング前ではセルフリフレッシュをしない、もしくは、ウェハテストにおいてセルフリフレッシュをしないことが開示されている。

本発明の目的は以上の問題点を解決し、従来例に比較してウェハテストのトリミング前にセルフリフレッシュテストを実施するため、ウェハテストにおける歩留まりを大幅に改善することができるセルフリフレッシュ制御装置及び、当該セルフリフレッシュ制御装置を用いた揮発性半導体記憶装置を提供することにある。

第１の発明に係る揮発性半導体記憶装置のためのセルフリフレッシュ制御装置は、セルフリフレッシュタイマからの第１の制御信号に基づいて、揮発性半導体記憶装置のセルフリフレッシュを制御するためのセルフリフレッシュ制御回路を備えた揮発性半導体記憶装置のためのセルフリフレッシュ制御装置であって、
テストモードにおいて、外部セルフリフレッシュ要求信号を上記セルフリフレッシュ制御回路に入力させる論理回路を備えたことを特徴とする。

上記セルフリフレッシュ制御装置において、上記論理回路は、テストモードにおいて、上記第１の制御信号に代えて、上記外部セルフリフレッシュ要求信号を上記セルフリフレッシュ制御回路に入力させることを特徴とする。

また、上記論理回路は、上記第１の制御信号に代えて、上記外部セルフリフレッシュ要求信号を上記セルフリフレッシュ制御回路に入力させることで上記セルフリフレッシュタイマの動作を無効にすることを特徴とする。

さらに、上記セルフリフレッシュ制御装置において、上記セルフリフレッシュ制御回路は周期的にセルフリフレッシュを実行することを特徴とする。

またさらに、上記セルフリフレッシュ制御装置において、所定の外部信号に基づいて、上記セルフリフレッシュタイマを制御する第２の制御信号を発生して上記セルフリフレッシュタイマに出力するコマンド制御及びテストモード設定回路をさらに備えたことを特徴とする。

第２の発明に係る揮発性半導体記憶装置は、上記セルフリフレッシュ制御装置を備えたことを特徴とする。

従って、本発明によれば、従来例に比較してウェハテストのトリミング前にセルフリフレッシュテストを実施するため、ウェハテストにおける歩留まりを大幅に改善することができる。

従来例にかかるウェハテストの処理フローを示すフローチャートである。 図１のウェハテストにおいてセルフリフレッシュタイマを最適化する場合のフローチャートである。 従来例においてセルフリフレッシュタイマがリペアされた後のセルフリフレッシュ動作を示すタイミングチャートである。 従来例においてセルフリフレッシュとポーズテストとの間の相違点について説明するタイミングチャートである。 本発明の一実施形態にかかる、ＤＲＡＭのためのセルフリフレッシュ制御装置の回路構成例を示す回路図である。 図５のセルフリフレッシュ制御装置の動作例を示すタイミングチャートである。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

図５は本発明の一実施形態にかかる、ＤＲＡＭのためのセルフリフレッシュ制御装置の回路構成例を示す回路図である。ＤＲＡＭは複数のワード線及び複数のビット線を有し、各ワード線と各ビット線の交差するところにそれぞれ揮発性メモリ素子が接続される。ＤＲＡＭの複数の揮発性メモリ素子は周期的にセルフリフレッシュされるが、本実施形態では、テストモードの設定からオンチップのセルフリフレッシュタイマ１２を使用せずに、冗長ヒューズのリペア前に、例えばメモリテスタなどの外部回路から外部セルフリフレッシュ要求信号ＥＸＳＥＬＦを発行し、当該外部セルフリフレッシュ要求信号ＥＸＳＥＬＦに基づいてセルフリフレッシュをテストすることを特徴としている。

図５において、本実施形態に係るセルフリフレッシュ制御装置は、コマンド制御及びテストモード設定回路１０と、タイマサイクル調整用ヒューズ回路１１と、セルフリフレッシュタイマ１２と、入力バッファ１３と、ＤＲＡＭのセルフリフレッシュを実行するセルフリフレッシュ制御回路１４と、ナンドゲート２１〜２３と、ノアゲート２４と、インバータ２５とを備えて構成される。

コマンド制御及びテストモード設定回路１０には、クロックＣＫ，／ＣＫと、クロックイネーブル信号ＣＫＥと、チップセレクト信号／ＣＳと、ロウアドレスストローブ信号・ＲＡＳと、カラムアドレスストローブ信号／ＣＡＳと、ライトイネーブル信号／ＷＥと、バンクアドレスＢＡと、アドレスＡｄｄとが入力される。コマンド制御及びテストモード設定回路１０は入力される信号に基づいて、セルフリフレッシュタイマの動作開始時にセルフリフレッシュ開始信号ＳＥＬＦＴを発生した後、セルフリフレッシュタイマの動作終了時にセルフリフレッシュ停止信号ＳＥＬＦＳを発生する。

セルフリフレッシュ開始信号ＳＥＬＦＴ及びセルフリフレッシュ停止信号ＳＥＬＦＳはナンドゲート２１に入力され、セルフリフレッシュ停止信号ＳＥＬＦＳはまたナンドゲート２２及びノアゲート２４に入力される。ナンドゲート２１の出力信号はセルフリフレッシュタイマ１２に入力され、その動作を制御する。セルフリフレッシュタイマ１２の周期は、リペア前は所定のデフォルト値に設定され、リペア後はタイマサイクル調整用ヒューズ回路１１からの設定値に設定される。セルフリフレッシュタイマ１２は上記設定された周期でセルフリフレッシュ信号を発生してナンドゲート２２に出力する。ナンドゲート２２の出力信号はナンドゲート２３に入力される。

一方、例えばメモリテスタなどの外部回路からの外部セルフリフレッシュ要求信号ＥＸＳＥＬＦは入力バッファ１３を介してノアゲート２４及びインバータ２５を介してナンドゲート２３に出力する。ナンドゲート２３は入力される２つの信号に基づいてセルフリフレッシュ要求信号ＳＥＬＦＡを発生してセルフリフレッシュ制御回路１４に出力して当該セルフリフレッシュ制御回路１４のセルフリフレッシュ動作を制御する。

以上のように構成されたセルフリフレッシュ制御装置において、テストモードに入った後、セルフリフレッシュタイマ１２はセルフリフレッシュ停止信号ＳＥＬＦＳによりその動作が停止される。テストモードでは、セルフリフレッシュは、外部セルフリフレッシュ指示信号ＥＸＳＥＬＦによって発生されたセルフリフレッシュ要求信号ＳＥＬＦＡが入力バッファ１３、ナンドゲート２４、インバータ２５及びナンドゲート２３を介してセルフリフレッシュ制御回路１４に入力されるので、セルフリフレッシュをテストすることが可能になる。このとき、従来のセルフリフレッシュに係る信号（セルフリフレッシュタイマ１２からの出力信号）はナンドゲート２３（論理回路）によりセルフリフレッシュ制御回路１４への入力が阻止される。これにより、セルフリフレッシュタイマ１２を使用せず、その動作が無効になる。

図６は図５のセルフリフレッシュ制御装置の動作例を示すタイミングチャートである。図６において、以下の時刻は下記のことを示す。
（１）ｔ０：テストモードの開始、
（２）ｔ１：セルフリフレッシュの開始、
（３）ｔ２，ｔ４：外部セルフリフレッシュ要求信号ＥＸＳＥＬＦの入力、
（４）ｔ３，ｔ５：セルフリフレッシュ動作の開始。

図６から明らかなように、テストモードでは、セルフリフレッシュは、外部セルフリフレッシュ指示信号ＥＸＳＥＬＦに基づいてセルフリフレッシュをテストすることができる。

以上のように構成された本実施形態の作用効果について以下に説明する。

従来例にかかるウェハテストにおいて、セルフリフレッシュタイマ１２の最適化の前にセルフリフレッシュ動作条件の下でセルフリフレッシュをテストすることはできなかった。しかし、本実施形態のセルフリフレッシュ制御装置を用いることで、以下の効果を有する。
（１）ウェハテスト歩留まりを大幅に向上できる。セルフリフレッシュをテストすることができ、セルフリフレッシュによるフェイルビットを冗長セルに置き換えることができる。
（２）メモリチップの出荷前に実行されるファイナルテストの歩留まりを大幅に向上できる。外部セルフリフレッシュ指示信号ＥＸＳＥＬＦによって容易に外部回路からセルフリフレッシュ期間を変更することができる。プロセスのばらつきに起因する、セルフリフレッシュタイマ１２及びメモリセルのホールド時間のバラツキを考慮したマージンを有するセルフリフレッシュタイマ１２のタイマ値を設定することができる。

以上説明したように本実施形態によれば、ファイナルテストとウェハテストの歩留まりを考慮すれば、適切なセルフリフレッシュ期間を適切に設定することができる。本実施形態では、従来例に比較して小さなゲート素子２３，２４，２５の論理回路、入力バッファ１３及びその入力パッドを追加するのみでこれらはチップサイズに対してほとんど影響を与えない、また、例えば２００ミリ秒程度の追加のウェハテスト時間を必要とするが、テストモードによるセルフリフレッシュは、もともとセルフリフレッシュ機能を保証するためにテストすべきことであると考えられる。

本発明と特許文献１〜５との相違点．
（１）特許文献１
特許文献１では、ヒューズのトリミング手順においてセルフリフレッシュタイマに対して予想されるタイマサイクルを設定する。ファイナルテストの結果に基づいて電気的なヒューズ回路を用いてセルフリフレッシュサイクルを再設定する。従って、特許文献１に係る発明は、ウェハテストでトリミングタイマ前に自己リフレッシュをテストするものではない。

（２）特許文献２
特許文献２では、ポーズテストを行うことでセルフリフレッシュのためのホールド時間を補償するものである。セルフリフレッシュタイマのヒューズはポーズテストの結果に基づいて設定される。従って、特許文献２に係る発明は、ウェハテストでセルフリフレッシュをテストするものではない。

（３）特許文献３
特許文献３では、システム側からセルフリフレッシュタイマをセットする。このことは、セルフリフレッシュタイマが半導体記憶装置のアッセンブリの後に設定されることを意味する。ここで、セルフリフレッシュタイマは、テストモードを使用してアドレス端子で設定されたモードレジスタを有する。従って、特許文献３に係る特許は、セルフリフレッシュをテストせず、ウェハテストでセルフリフレッシュタイマを設定しない。

（４）特許文献４
特許文献４では、ヒューズトリミング手順においてセルフリフレッシュタイマを予想されるタイマサイクルに設定する。ファイナルテストでは、テストモードで電気的なヒューズ回路を使用してセルフリフレッシュ期間を再設定する。このことは、ウェハ出荷業務を利用することができない。従って、特許文献４に係る発明は、ウェハテストでセルフリフレッシュをテストするものではない。

（５）特許文献５
特許文献５に係る回路は、内部セルフリフレッシュサイクルを外部パッドに出力する回路を有し、ウェハテスタのメモリテスタはセルフリフレッシュサイクルを測定する。その測定値は期待値よりも速い、もしくは遅いときに、セルフリフレッシュタイマのトリミングヒューズをカットする。特許文献５に係る発明では、ウェハテストでセルフリフレッシュをテストするものではない。

以上説明したように、本発明に係る実施形態によれば、以下の点でユニークである。
（１）ウェハテストの歩留まりを向上させるために、最適化されていないセルフリフレッシュタイマを使用しない状態でセルフリフレッシュテストをすることができる。
（２）ファイナルテストの歩留まりを向上するために、テストモードを用いたセルフリフレッシュタイマサイクルは、ファイナルテスト及びウェハテストの歩留まりを考慮して変更することができる。

以上詳述したように本発明によれば、従来例に比較してウェハテストのトリミング前にセルフリフレッシュテストを実施するため、ウェハテストにおける歩留まりを大幅に改善することができるセルフリフレッシュ制御装置及び、当該セルフリフレッシュ制御装置を用いた揮発性半導体記憶装置を提供することができる。

１０…コマンド制御及びテストモード設定回路、
１１…タイマサイクル調整用ヒューズ回路、
１２…セルフリフレッシュタイマ、
１３…入力バッファ、
１４…セルフリフレッシュ制御回路、
２１，２２，２３…ナンドゲート、
２４…ノアゲート、
２５…インバータ、
Ｓ１…低温時テスト、
Ｓ２…高温時テスト、
Ｓ３…冗長メモリによるリペア処理、
Ｓ４…高温時テスト。

Claims (6)

1. セルフリフレッシュタイマからの第１の制御信号に基づいて、揮発性半導体記憶装置のセルフリフレッシュを制御するためのセルフリフレッシュ制御回路を備えた揮発性半導体記憶装置のためのセルフリフレッシュ制御装置であって、
   テストモードにおいて、外部セルフリフレッシュ要求信号を上記セルフリフレッシュ制御回路に入力させる論理回路を備えたことを特徴とするセルフリフレッシュ制御装置。
2. 上記論理回路は、テストモードにおいて、上記第１の制御信号に代えて、上記外部セルフリフレッシュ要求信号を上記セルフリフレッシュ制御回路に入力させることを特徴とする請求項１記載のセルフリフレッシュ制御装置。
3. 上記論理回路は、上記第１の制御信号に代えて、上記外部セルフリフレッシュ要求信号を上記セルフリフレッシュ制御回路に入力させることで上記セルフリフレッシュタイマの動作を無効にすることを特徴とする請求項２記載のセルフリフレッシュ制御装置。
4. 上記セルフリフレッシュ制御回路は周期的にセルフリフレッシュを実行することを特徴とする請求項１〜３のうちのいずれか１つに記載のセルフリフレッシュ制御装置。
5. 所定の外部信号に基づいて、上記セルフリフレッシュタイマを制御する第２の制御信号を発生して上記セルフリフレッシュタイマに出力するコマンド制御及びテストモード設定回路をさらに備えたことを特徴とする請求項１〜４のうちのいずれか１つに記載のセルフリフレッシュ制御装置。
6. 請求項１〜５のうちのいずれか１つに記載のセルフリフレッシュ制御装置を備えたことを特徴とする揮発性半導体記憶装置。

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