CN107146637A - 自刷新控制装置以及易失性半导体存储器装置 - Google Patents

自刷新控制装置以及易失性半导体存储器装置 Download PDF

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Abstract

一种自刷新控制装置以及易失性半导体存储器装置。该自刷新控制装置，用于具备自刷新控制电路的易失性半导体存储器装置，所述自刷新控制电路用于基于来自自刷新计时器的第1控制信号来控制易失性半导体存储器装置的自刷新，所述自刷新控制装置包括：逻辑电路，在测试模式下，使外部自刷新请求信号输入至所述自刷新控制电路。此处，所述逻辑电路在测试模式下，取代所述第1控制信号而使所述外部自刷新请求信号输入至所述自刷新控制电路。而且，所述逻辑电路取代所述第1控制信号而使所述外部自刷新请求信号输入至所述自刷新控制电路，藉此来使所述自刷新计时器的动作无效。

Description

自刷新控制装置以及易失性半导体存储器装置
技术领域
本发明例如涉及一种用于动态存取存储器(dynamic access memory)(以下称作DRAM)等易失性半导体存储器装置的自刷新(self refresh)控制装置、以及使用该自刷新控制电路的易失性半导体存储器装置。
背景技术
近来，移动电话等个人电子机器正在普及，这些电子机器一般利用电池(battery)来工作。个人电子机器内的DRAM必须藉由所述电池来保持使用自刷新而保存的数据。因而，必须提供一种能以进一步降低的耗电量来执行自刷新功能的电子机器。
一般而言，在DRAM中，在藉由冗余存储器来进行修复(repair)之前无法进行自刷新的测试(test)。其原因在于，自刷新计时器(refresh timer)必须藉由对芯片上(onchip)的计时器电路进行保险丝(fuse)电路的修复来最佳化。因而，保证自刷新的唯一方法是藉由暂停测试(pause test)来进行测试。
[现有技术文献]
[专利文献]
[专利文献1]美国专利申请公开第2005/0068829号说明书
[专利文献2]日本专利特开平5-274873号公报
[专利文献3]日本专利特开平8-315569号公报
[专利文献4]日本专利特开2001-155482号公报
[专利文献5]日本专利特开平11-339467号公报
[发明所欲解决的课题]
图1是表示已知例的晶圆测试的处理流程的流程图。图1中，晶圆测试包含低温时测试(S1)、高温时测试(S2)、藉由冗余存储器的修复处理(S3)以及高温时测试(S4)。
在自刷新时，在步骤S2的高温时测试中，测量预设(default)的计时器周期(timercycle)，在步骤S3的修复处理中，基于测量出的计时器周期来调整预期计时器周期(期待值)，藉此来修复自刷新计时器。并且，在步骤S4中进行高温时测试后，废弃失效芯片(failchip)。而且，在暂停测试及其他功能中，进行低温时测试(S1)及高温时测试(S2)后，基于冗余数据来修复失效位(fail bit)。并且，在步骤S4中进行高温时测试后，废弃失效芯片。
然而，由于自刷新计时器的保险丝电路未经修复而最佳化，因而在已知例的晶圆测试中无法进行自刷新，如图1般，进行暂停测试来取代自刷新。
图2是在图1的晶圆测试中对自刷新计时器进行最佳化时的流程图。如图2所示，在高温时测试(S2)中测量预设的自刷新计时器周期，基于测量出的自刷新计时器周期，来计算用于调整预期计时器周期(期待值)的保险丝修复信息，在步骤S3中进行保险丝的修复处理。并且，在步骤S4中，进行高温时测试，对计时器周期进行最佳化之后，可测试自刷新。在图2中，预设的计时器周期被设定为快于计时器周期的期待值，各半导体芯片的预设的计时器周期存在偏差，在自刷新测试中无法使用预设的计时器周期。
图3是表示在已知例中，自刷新计时器得以修复后的自刷新动作的时序图(timingchart)。在图3中，基于时钟CK、/CK及时钟致能(clock enable)信号CKE，作为内部信号而产生最佳化后的自刷新计时器输出指示信号SELFR及自刷新请求信号SELFA，以控制自刷新。在自刷新期间的最初，开始自刷新计时器(t11)，在自刷新期间的最后，停止自刷新计时器(t15)。在该自刷新期间内，对应于每个最佳化后的自刷新计时器输出指示信号SELFR，触发(trigger)开始进行自刷新(t21、t22、t23)，自刷新的X地址(address)依序增量(increment)。
图4是对已知例中自刷新与暂停测试之间的不同点进行说明的时序图。自刷新(SR)模式下，在自刷新期间内使多个刷新活性化，但在暂停测试下，不执行任何功能动作。在自刷新的期间内，为了降低自刷新时的耗电量，将若干个内部电压产生器设为备用(standby)模式。由于暂停测试与自刷新测试之间有不同的动作噪声(noise)与内部电压供给状态，因此理想的是，不仅进行暂停测试，亦要测试自刷新测试。
另外，例如专利文献1～专利文献5中揭示有：在晶圆测试的修整(trimming)前，不进行自刷新，或者在晶圆测试中不进行自刷新。
发明内容
本发明的目的在于解决以上的问题，提供一种自刷新控制装置及使用该自刷新控制装置的易失性半导体存储器装置，所述自刷新控制装置比起已知例，在晶圆测试的修整前实施自刷新测试，因此可大幅改善晶圆测试中的良率。
[解决课题的手段]
第1发明的用于易失性半导体存储器装置的自刷新控制装置用于具备自刷新控制电路的易失性半导体存储器装置，所述自刷新控制电路用于基于来自自刷新计时器的第1控制信号来控制易失性半导体存储器装置的自刷新，所述自刷新控制装置的特征在于包括：
逻辑电路，在测试模式下，使外部自刷新请求信号输入至所述自刷新控制电路。
所述自刷新控制装置中，所述逻辑电路在测试模式下，取代所述第1控制信号而使所述外部自刷新请求信号输入至所述自刷新控制电路。
而且，所述逻辑电路取代所述第1控制信号而使所述外部自刷新请求信号输入至所述自刷新控制电路，藉此来使所述自刷新计时器的动作无效。
进而，所述自刷新控制装置中，所述自刷新控制电路周期性地执行自刷新。
进而，所述自刷新控制装置还包括：指令控制及测试模式设定电路，基于规定的外部信号来产生对所述自刷新计时器进行控制的第2控制信号并输出至所述自刷新计时器。
第2发明的易失性半导体存储器装置的特征在于包括所述自刷新控制装置。
[发明的效果]
因此，根据本发明，比起已知例，可在晶圆测试的修整前实施自刷新测试，因此可大幅改善晶圆测试中的良率。
附图说明
图1是表示已知例的晶圆测试的处理流程的流程图。
图2是在图1的晶圆测试中对自刷新计时器进行最佳化时的流程图。
图3是表示在已知例中对自刷新计时器进行修复后的自刷新动作的时序图。
图4是对已知例中自刷新与暂停测试之间的不同点进行说明的时序图。
图5是表示本发明的一实施形态的用于DRAM的自刷新控制装置的电路结构例的电路图。
图6是表示图5的自刷新控制装置的动作例的时序图。
【符号说明】
10：指令控制及测试模式设定电路
11：计时器周期调整用保险丝电路
12：自刷新计时器
13：输入缓冲器
14：自刷新控制电路
21、22、23：与非门
24：或非门
25：反相器
Add：地址
BA：存储器库地址
CK、/CK：时钟
CKE：时钟致能信号
EXSELF：外部自刷新请求信号
S1～S4：步骤
SELFA：自刷新请求信号
SELFS：自刷新停止信号
SELFT：自刷新开始信号
SELFR：自刷新计时器输出指示信号
t0～t5、t11～t15、t21～t23：时刻
/CAS：列地址选通信号
/CS：芯片选择信号
/RAS：行地址选通信号
/WE：写入致能信号
具体实施方式
以下，参照附图来说明本发明的实施形态。另外，在以下的各实施形态中，对于同样的构成要素标注相同的符号。
图5是表示本发明的一实施形态的用于DRAM的自刷新控制装置的电路结构例的电路图。DRAM具有多条字线(word line)及多条位线(bit line)，在各字线与各位线的交叉处分别连接易失性存储器元件。DRAM的多个易失性存储器元件周期性地进行自刷新，但在本实施形态中，其特征在于：从测试模式的设定开始不使用芯片上的自刷新计时器12，在冗余保险丝的修复前，例如从存储器测试器(memory tester)等外部电路发布外部自刷新请求信号EXSELF，基于该外部自刷新请求信号EXSELF来测试自刷新。
图5中，本实施形态的自刷新控制装置是具备指令控制及测试模式设定电路10、计时器周期调整用保险丝电路11、自刷新计时器12、输入缓冲器(buffer)13、执行DRAM的自刷新的自刷新控制电路14、与非门(NAND gate)21～23、或非门(NOR gate)24以及反相器(inverter)25而构成。
对于指令控制及测试模式设定电路10，输入时钟CK、时钟/CK、时钟致能信号CKE、芯片选择(chip select)信号/CS、行地址选通(row address strobe)信号/RAS、列地址选通信号/CAS、写入致能(write enable)信号/WE、存储器库地址(bank address)BA以及地址Add。指令控制及测试模式设定电路10基于所输入的信号，在自刷新计时器的动作开始时产生自刷新开始信号SELFT后，在自刷新计时器的动作结束时产生自刷新停止信号SELFS。
自刷新开始信号SELFT及自刷新停止信号SELFS被输入至与非门21，自刷新停止信号SELFS还被输入至与非门22和或非门24。与非门21的输出信号被输入至自刷新计时器12，以控制其动作。自刷新计时器12的周期在修复前被设定为规定的预设值，在修复后，被设定为来自计时器周期调整用保险丝电路11的设定值。自刷新计时器12以所述设定的周期来产生自刷新信号并输出至与非门22。与非门22的输出信号被输入至与非门23。
另一方面，例如来自存储器测试器等外部电路的外部自刷新请求信号EXSELF经由输入缓冲器13，并经由或非门24及反相器25而输出至与非门23。与非门23基于所输入的2个信号来产生自刷新请求信号SELFA并输出至自刷新控制电路14，以控制该自刷新控制电路14的自刷新动作。
在以上述方式构成的自刷新控制装置中，在进入测试模式后，自刷新计时器12藉由自刷新停止信号SELFS来停止其动作。在测试模式下，自刷新是将由外部自刷新请求信号EXSELF所产生的自刷新请求信号SELFA经由输入缓冲器13、或非门24、反相器25和与非门23而输入至自刷新控制电路14，因此可测试自刷新。此时，以往的与自刷新相关的信号(来自自刷新计时器12的输出信号)被与非门23(逻辑电路)阻止向自刷新控制电路14的输入。藉此，不使用自刷新计时器12，其动作变得无效。
图6是表示图5的自刷新控制装置的动作例的时序图。
图6中，以下的时刻表示下述情况。
(1)t0：测试模式的开始，
(2)t1：自刷新的开始，
(3)t2、t4：外部自刷新请求信号EXSELF的输入，
(4)t3、t5：自刷新动作的开始。
由图6可明确的是，在测试模式下，自刷新可基于外部自刷新请求信号EXSELF来测试自刷新。
以下，对以上述方式构成的本实施形态的作用效果进行说明。
在已知例的晶圆测试中，在自刷新计时器12的最佳化之前，在自刷新动作条件下无法测试自刷新。然而，藉由使用本实施形态的自刷新控制装置，具有以下的效果。
(1)可大幅提高晶圆测试良率。可测试自刷新，且可将自刷新产生的失效位置换为冗余胞元。
(2)可大幅提高在存储器芯片出货前执行的最终测试(final test)的良率。可藉由外部自刷新请求信号EXSELF而容易地从外部电路变更自刷新期间。可设定自刷新计时器12的计时器值，使所述自刷新计时器12具有将因为工艺(process)的偏差引起的自刷新计时器12及存储器胞元的保持(hold)时间的偏差而考虑到的容限(margin)。
如以上所说明般，根据本实施形态，若考虑到最终测试与晶圆测试的良率，则可适当地设定适当的自刷新期间。本实施形态中，仅追加比已知例小的栅极元件(与非门23、或非门24、反相器25)的逻辑电路、输入缓冲器13及其输入焊垫(pad)，这些部分几乎不会对芯片尺寸造成影响，而且，尽管需要例如200毫秒左右的追加的晶圆测试时间，但考虑到测试模式下的自刷新原本便是为了保证自刷新功能而应进行测试的。
本发明与专利文献1～专利文献5的不同点.
(1)专利文献1
专利文献1中，在保险丝的修整程序中，对自刷新计时器设定预期的计时器周期。基于最终测试的结果，使用电性保险丝电路来再次设定自刷新周期。因此，专利文献1的发明并非在晶圆测试中，在修整计时器前自身测试自刷新。
(2)专利文献2
专利文献2中，藉由进行暂停测试来补偿用于自刷新的保持时间。自刷新计时器的保险丝是基于暂停测试的结果来设定。因此，专利文献2的发明并非在晶圆测试中测试自刷新。
(3)专利文献3
专利文献3中，从***侧设置自刷新计时器。这意味着自刷新计时器是在半导体存储器装置的组装(assembly)之后被设定。此处，自刷新计时器具有使用测试模式并在地址端子进行设定的模式寄存器(mode register)。因此，专利文献3的专利并未测试自刷新，未在晶圆测试中设定自刷新计时器。
(4)专利文献4
专利文献4中，在保险丝修整程序中，将自刷新计时器设定为预期的计时器周期。最终测试中，在测试模式下使用电性保险丝电路来再次设定自刷新期间。这无法利用晶圆出货业务。因此，专利文献4的发明并非在晶圆测试中测试自刷新。
(5)专利文献5
专利文献5的电路具有将内部自刷新周期输出至外部焊垫的电路，晶圆测试器的存储器测试器测量自刷新周期。该测量值快于或慢于期待值时，切断(cut)自刷新计时器的修整保险丝。专利文献5的发明中，并非在晶圆测试中测试自刷新。
如以上所说明般，根据本发明的实施形态，在以下方面是独有的。
(1)为了提高晶圆测试的良率，可在不使用未经最佳化的自刷新计时器的状态下进行自刷新测试。
(2)为了提高最终测试的良率，使用测试模式的自刷新计时器周期可考虑最终测试及晶圆测试的良率来变更。
[产业上的可利用性]
如以上所详述般，根据本发明，可提供一种自刷新控制装置及使用该自刷新控制装置的易失性半导体存储器装置，所述自刷新控制装置比起已知例，在晶圆测试的修整前实施自刷新测试，因此可大幅改善晶圆测试中的良率。

Claims (6)

1.一种自刷新控制装置，用于具备自刷新控制电路的易失性半导体存储器装置，所述自刷新控制电路用于基于来自自刷新计时器的第1控制信号来控制所述易失性半导体存储器装置的自刷新，所述自刷新控制装置的特征在于包括：
逻辑电路，在测试模式下，使外部自刷新请求信号输入至所述自刷新控制电路。
2.如权利要求1所述的自刷新控制装置，其中
所述逻辑电路在所述测试模式下，取代所述第1控制信号而使所述外部自刷新请求信号输入至所述自刷新控制电路。
3.如权利要求2所述的自刷新控制装置，其中
所述逻辑电路取代所述第1控制信号而使所述外部自刷新请求信号输入至所述自刷新控制电路，藉此来使所述自刷新计时器的动作无效。
4.如权利要求1至3项中任一所述的自刷新控制装置，其中
所述自刷新控制电路周期性地执行所述自刷新。
5.如权利要求1至3项中任一所述的自刷新控制装置，还包括：
指令控制及测试模式设定电路，基于规定的外部信号来产生对所述自刷新计时器进行控制的第2控制信号并输出至所述自刷新计时器。
6.一种易失性半导体存储器装置，其特征在于包括如权利要求1至5项中任一所述的自刷新控制装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114121074A (zh) * 2020-08-31 2022-03-01 长鑫存储技术有限公司 存储阵列自刷新频率测试方法与存储阵列测试设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08315569A (ja) * 1995-05-16 1996-11-29 Hitachi Ltd 半導体記憶装置、及びデータ処理装置
US20080239852A1 (en) * 2007-03-28 2008-10-02 Reza Jazayeri Test feature to improve DRAM charge retention yield
US20090003099A1 (en) * 2007-06-28 2009-01-01 Safvi Anwar Memory test mode for charge retention testing
CN102479543A (zh) * 2010-11-30 2012-05-30 三星电子株式会社 验证半导体存储器器件的多周期自刷新操作及其测试
CN103377684A (zh) * 2012-04-18 2013-10-30 力晶科技股份有限公司 半导体存储装置及其id 码及上位地址写入方法
CN105280220A (zh) * 2015-11-16 2016-01-27 西安华芯半导体有限公司 改善dram存储器自刷新退出的dll锁定过程电路和锁定方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05189960A (ja) * 1992-01-10 1993-07-30 Sharp Corp 半導体記憶装置
JP2864922B2 (ja) * 1992-12-09 1999-03-08 日本電気株式会社 ダイナミックｒａｍ装置
JP3964491B2 (ja) * 1997-03-25 2007-08-22 株式会社ルネサステクノロジ 半導体記憶装置及び半導体記憶装置の欠陥救済方法
JP4500389B2 (ja) * 1999-11-18 2010-07-14 株式会社 沖マイクロデザイン ダイナミック・ランダムアクセスメモリ
JP3949331B2 (ja) * 1999-12-24 2007-07-25 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
US20050068829A1 (en) * 2003-09-25 2005-03-31 Infineon Technologies North America Corp. Refresh rate adjustment
KR100641953B1 (ko) * 2004-06-29 2006-11-02 주식회사 하이닉스반도체 내부신호 측정장치 및 그 방법
US7484140B2 (en) * 2004-07-07 2009-01-27 Freescale Semiconductor, Inc. Memory having variable refresh control and method therefor
JP2008065971A (ja) * 2006-08-10 2008-03-21 Fujitsu Ltd 半導体メモリおよびメモリシステム
KR100845810B1 (ko) * 2007-08-14 2008-07-14 주식회사 하이닉스반도체 웨이퍼 번인 테스트 회로
KR101094915B1 (ko) * 2009-10-29 2011-12-15 주식회사 하이닉스반도체 반도체 메모리 장치의 셀프 리프레쉬 테스트 회로

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08315569A (ja) * 1995-05-16 1996-11-29 Hitachi Ltd 半導体記憶装置、及びデータ処理装置
US20080239852A1 (en) * 2007-03-28 2008-10-02 Reza Jazayeri Test feature to improve DRAM charge retention yield
US20090003099A1 (en) * 2007-06-28 2009-01-01 Safvi Anwar Memory test mode for charge retention testing
CN102479543A (zh) * 2010-11-30 2012-05-30 三星电子株式会社 验证半导体存储器器件的多周期自刷新操作及其测试
CN103377684A (zh) * 2012-04-18 2013-10-30 力晶科技股份有限公司 半导体存储装置及其id 码及上位地址写入方法
CN105280220A (zh) * 2015-11-16 2016-01-27 西安华芯半导体有限公司 改善dram存储器自刷新退出的dll锁定过程电路和锁定方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114121074A (zh) * 2020-08-31 2022-03-01 长鑫存储技术有限公司 存储阵列自刷新频率测试方法与存储阵列测试设备
WO2022041920A1 (zh) * 2020-08-31 2022-03-03 长鑫存储技术有限公司 存储阵列自刷新频率测试方法与存储阵列测试设备
US11482297B2 (en) 2020-08-31 2022-10-25 Changxin Memory Technologies, Inc. Test method for self-refresh frequency of memory array and memory array test device
CN114121074B (zh) * 2020-08-31 2023-09-01 长鑫存储技术有限公司 存储阵列自刷新频率测试方法与存储阵列测试设备

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Publication number Publication date
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