JP4579247B2 - 半導体メモリ - Google Patents
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Description
一方、近年、擬似SRAM(Pseudo-SRAM)と呼ばれる半導体メモリが開発されている。擬似SRAMは、DRAMのメモリセル(ダイナミックメモリセル)を有し、メモリセルのリフレッシュ動作を内部で自動的に実行することでSRAMとして動作する。擬似SRAMに使用されるダイナミックメモリセルは、面積が小さい。このため、ビットコストが低く、大容量の擬似SRAMを開発できる。
本発明の半導体メモリの一形態における好ましい例では、リセット禁止制御回路は、エントリ生成回路およびフリップフロップを有している。エントリ生成回路は、リフレッシュ要求に応答するエントリ信号を複数のタイミング信号を用いて生成する。タイミング信号の一部は、互いに非同期に生成されるため、タイミングがずれるとエントリ信号のパルス幅(有効期間)が細くなる場合がある。フリップフロップは、所定の閾値電圧を有するトランジスタで構成されている。フリップフロップは、エントリ信号に同期してリセット禁止信号を活性化し、アクセス要求に同期してリセット禁止信号を非活性化する。フリップフロップ内において、エントリ信号からリセット禁止信号を活性化し、入力に帰還される信号経路に存在するトランジスタの少なくともいずれかの閾値電圧(絶対値)は、他のトランジスタの閾値電圧(絶対値)より低く設定されている。このため、フリップフロップは、エントリ信号のパルス幅が細い場合にも自身の状態を高速に確定させることができる。したがって、フリップフロップが不安定な状態になることを防止でき、半導体メモリの誤動作を防止できる。
ヒューズ回路34は、ロウブロックRBLK0−15の冗長メインワード線RMWLXのアドレスをそれぞれプログラムするヒューズ部FUSを有している。各ヒューズ部FUSは、ロウアドレスRA0−12Zがプログラムされたアドレスと一致するときに、冗長選択信号RWSZ(RWS0Z−RWS15Zのいずれか)および冗長ヒット信号RHITX(RHIT0X−RHIT15Xのいずれか)を活性化する。
まず、アービタ/動作制御回路16は、アクセスコマンド(読み出しコマンドまたは書き込みコマンド)に応答して、アクセス信号ACTPZを活性化する(図7(a))。アクセス信号ACTPZの活性化に同期してメインワードアドレスX67Z、X89Z、X101112Z(プリデコード信号)が活性化され(図7(b))、リセット信号RSTXが活性化される(図7(c))。また、ロウブロックアドレスX01Z、X23Z(プリデコード信号)により選択されるロウブロックRBLKのロウブロック選択信号RBLKSELZが活性化される(図7(d))。ロウブロック選択信号RBLKSELZの活性化に同期してブロックリセット信号SRSTXが活性化され(図7(e))、メインワードデコーダMWDのpMOSトランジスタがオンし、リフレッシュ動作を実行するために選択し続けているメインワード線MWLXが非選択される(図7(f))。すなわち、読み出し動作または書き込み動作(アクセス動作)を実行するロウブロックRBLKのみメインワード線MWLXが非選択される。
アクセス動作が完了し、タイミング信号WLENZが非活性化され(図7(j))、プリデコード信号RX67Zが非活性化される(図7(k))。プリデコード信号RX67Zが非活性化された後、メインワード線MWLXの選択状態は、ラッチ回路により保持される。また、基本タイミング信号RASZの非活性化に同期して、リセット信号RSTXおよびブロックリセット信号SRSTXが活性化される(図7(l))。ブロックリセット信号SRSTXの活性化に同期してデコーダ部DECのpMOSトランジスタがオンし、アクセス動作のために選択されていたメインワード線MWLXが非活性化される(図7(m))。外部アドレスEAL0−12Zの供給が停止されてブロック選択信号RBLKSELZが非活性化され(図7(n))、ブロックリセット信号SRSTXが再び非活性化される(図7(o))。そして、アクセスサイクルが完了する。
次に、バースト書き込み要求が供給され、コマンドラッチ信号CMDLPZが活性化される(図9(g))。バースト書き込み要求の直後に3番目のリフレッシュ要求が発生する(図9(h))。このリフレッシュ要求に対応するリフレッシュ動作は、バースト書き込み動作の間に実行される。ここでは、説明を簡単にするため、バースト動作が2回の書き込み動作により実行される例を示している。リセット制御回路18は、バースト書き込み動作中に、リフレッシュ動作のための基本タイミング信号RASZの活性化期間より広い活性化期間を有するバーストフラグ信号WLCHCTLZを受ける(図9(i))。このため、リセット禁止信号NORSTZは、リフレッシュ動作が実行されても活性化されない(図9(j))。リセット信号RSTXは、リセット禁止信号NORSTZの非活性化中、基本タイミング信号RASZの非活性化に同期して活性化される(図9(k))。
リフレッシュアドレス発生回路14が生成する内部アドレスIALの下位2ビット(実際には、下位4ビット)にロウブロックRBLKが割り当てられているため、リフレッシュ動作REFは、リフレッシュ要求毎にロウブロックRBLKの番号を1つずつインクリメントして実行される。この例では、3番目のリフレッシュ動作REFの直後に、リフレッシュ動作REFを実行しているロウブロックRBLK2のアクセス動作ACTが実行される。また、6番目のリフレッシュ動作REFの後に、リフレッシュ動作REFを実行したロウブロックRBLK1と異なるロウブロックRBLK3のアクセス動作ACTが実行される。
エントリパルス信号ENTPXをリフレッシュ動作の開始に同期して生成することで、フリップフロップ40の誤動作を防止でき、リセット禁止信号NORSTZを確実に活性化または非活性化できる。
メインワード線MWLXに接続されるサブワード線SWL0−3のうち最後にリフレッシュされるサブワード線SWL3の選択期間に、すなわち、リフレッシュアドレスのビットIAL4−5Z(RA4−5Z)がともに高レベルの期間に、リセット禁止信号NORSTZを非活性化することで、サブワード線SWL3のリフレッシュ動作の完了に同期して、選択する必要が無くなったメインワード線MWLXを非選択できる。したがって、リフレッシュアドレスの更新によりメインワード線MWLXが切り替わるときに、2つのメインワード線MWLXが同時に非選択および選択することを防止でき、メインワード線MWLXの切り替え制御を簡単にできる。
リフレッシュ用に選択されているメインワード線MWLXを、ヒューズ回路34から出力される冗長ヒット信号RHITXに同期して非活性化することで、冗長メインワード線RMWLXを有する擬似SRAMにおいても、リフレッシュ動作により選択されたメインワード線MWLXの選択状態を保持し、冗長メインワード線RMWLXへのアクセス時に対応するメインワード線MWLXを非選択できる。
図12は、本発明の半導体メモリの第2の実施形態の要部を示している。第1の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは、シリコン基板上にCMOSプロセスを使用して擬似SRAMとして形成されている。擬似SRAMは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。この実施形態は、第1の実施形態のフリップフロップ40(図2)の代わりにフリップフロップ40Aを有している。その他の構成は、第1の実施形態と同じである。
図13は、本発明の半導体メモリの第3の実施形態の要部を示している。第1の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは、シリコン基板上にCMOSプロセスを使用して擬似SRAMとして形成されている。擬似SRAMは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。この実施形態は、第1の実施形態のフィルタ42(図2)の代わりにフィルタ42Bを有している。その他の構成は、第1の実施形態と同じである。
図14は、本発明の半導体メモリの第4の実施形態を示している。第1の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは、シリコン基板上にCMOSプロセスを使用して擬似SRAMとして形成されている。擬似SRAMは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。
図21および図22は、本発明の半導体メモリの第5の実施形態の要部を示している。第1および第4の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは、シリコン基板上にCMOSプロセスを使用して擬似SRAMとして形成されている。擬似SRAMは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。この実施形態では、アドレスラッチ回路ADLT、メインワードデコーダMWDおよび冗長メインワードデコーダRMWDが、第4の実施形態と相違している。その他の構成は、第1の実施形態と同じである。メインワードデコーダMWDおよび冗長メインワードデコーダRMWDの動作と、メモリコアCOREの動作は、第4の実施形態(図18−図20)と同じである。
図27は、図26に示したバンクBANK0−1の詳細を示している。各バンクBANK0−1は、第6の実施形態と同じタイミング制御回路48と、第4の実施形態と同じブロックリセット制御回路RSTCを有している。プリデコーダ28Eは、バンクBANK0−1に共通のプリデコーダ28E−1と、各バンクBANK0−1に形成されたプリデコーダ28E−2とで構成されている。プリデコーダ28E−1は、ロウアドレスRA2−3Zをプリデコードし、デコード信号X23Z<0:3>を生成する。デコード信号X23Z<0:3>は、第4の実施形態のデコード信号X23PZ<0:3>と異なり、パルス信号でない。プリデコーダ28E−2は、バンクアクティブ信号BACTP0Z(またはBACTP1Z)の高レベル期間にロウアドレスRA0−1Zを受信し、バンクデコード信号BX01Z<0:3>を生成する。そして、バンクデコード信号X01Z<0:3>とプリデコード信号X23Z<0:3>とのAND論理によりロウブロック選択信号RBLKSELPZが選択される。各バンクBANK0−1では、ブロックリセット制御回路RSTCが、ロウブロック選択信号RBLKSELPZに同期してアドレスラッチ信号AINZ、AINXを生成する。
以上、第7の実施形態においても第1、第4、第6の実施形態と同様の効果を得ることができる。さらに、バンクアドレスBA0に応じて選択されたバンクBANKのアドレスラッチ回路ADLTのみが、外部アドレスEALをラッチすることで、バンクBANK毎に独立してメインワード線MWLXを選択/非選択できる。アクセス要求に関与しないバンクBANKにおいて、メインワード線MWLXの不要な非選択を防止できるため、消費電力を削減できる。
図35は、本発明の半導体メモリの第9の実施形態の要部を示している。第1、第4および第8の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは、シリコン基板上にCMOSプロセスを使用して擬似SRAMとして形成されている。擬似SRAMは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。この実施形態は、第4の実施形態のリフレッシュアドレス発生回路14の代わりにリフレッシュアドレス発生回路14Aを有している。リフレッシュアドレス発生回路14Aは、第8の実施形態と同じである。また、ワードデコーダWDECが第4の実施形態と相違している。その他の構成は、第4の実施形態と同じである。
なお、上述した実施形態では、本発明を、階層構造のワード線MWLX、SWLを有する擬似SRAMに適用する例について述べた。すなわち、リフレッシュ動作のために選択し続けているメインワード線MWLXを、ロウブロックRBLK毎にアクセス要求に応答して非選択する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図41および図42に示すように、本発明を、階層化されていないワード線WL(または冗長ワード線RWL)を有する擬似SRAMに適用してもよい。すなわち、プリデコード信号を受け、デコード信号WDSを生成する第1ワードデコーダWD1と、デコード信号WDSおよびロウアドレスRA4−5Zを受け、ワード線WLのいずれかを選択する第2ワードデコーダWD2とを有する擬似SRAMにおいて、リフレッシュ動作のために選択し続けているデコード信号WDSを、ロウブロックRBLK毎にアクセス要求に応答して非選択してもよい。なお、階層化されていないワード線WLは、一般に、メモリセルMCのトランスファトランジスタのゲートを構成するためのポリシリコン配線と、ポリシリコン配線上を併走するメタル配線とで構成される。
(付記1)
複数のメモリセルおよびメモリセルに接続された複数のワード線をそれぞれ有する複数のメモリブロックと、
前記メモリブロックにそれぞれ形成され、所定数のワード線を含む複数のワード線グループと、
メモリセルをリフレッシュするためのリフレッシュ要求を所定の周期で発生するリフレッシュ要求発生回路と、
リフレッシュするメモリセルに接続されたワード線を示すリフレッシュアドレスを、前記リフレッシュ要求に応答して順次生成するリフレッシュアドレス発生回路と、
前記ワード線グループに対応してそれぞれ形成され、前記ワード線グループ内のワード線のいずれかを前記リフレッシュアドレスまたは外部アドレスに応じて選択するために、ワード線選択信号線を選択する第1ワードデコーダと、
前記ワード線にそれぞれ対応して形成され、前記ワード線選択信号線の選択に応答して、前記ワード線グループ内のワード線のいずれかを前記リフレッシュアドレスまたは外部アドレスに応じて選択する第2ワードデコーダと、
前記リフレッシュアドレスに対応して前記メモリブロック毎に選択されたワード線選択信号線の選択状態をリフレッシュ動作後に保持するとともに、アクセス要求に応答してこのアクセス要求に対応する前記外部アドレスが示すメモリブロックのワード線選択信号線のみを非選択するワード制御回路とを備え、
前記リフレッシュアドレス生成回路が生成する前記リフレッシュアドレスの最下位の少なくとも1ビットは、前記メモリブロックを選択するために割り当てられていることを特徴とする半導体メモリ。
(付記2)
付記1記載の半導体メモリにおいて、
前記ワード制御回路は、
前記リフレッシュ要求に応答してリセット禁止信号を活性化(リセット禁止状態)し、前記アクセス要求に応答して前記リセット禁止信号を非活性化(リセット許可状態)するリセット禁止制御回路と、
前記メモリブロック毎に形成され、前記アクセス要求に対応する外部アドレスが示すメモリブロック内で選択されているワード線選択信号線を非選択するためのブロックリセット信号を、前記リセット禁止信号の非活性化に応答して前記第1ワードデコーダに出力するブロックリセット制御回路とを備えていることを特徴とする半導体メモリ。
(付記3)
付記2記載の半導体メモリにおいて、
アクセス要求に応答してアクセス動作が実行されるメモリブロックにおいて、リフレッシュのために前記ワード線選択信号線を選択し続けている第1ワードデコーダが、このワード線選択信号線を非選択した後、前記外部アドレスにより選択される第1ワードデコーダが、前記ブロックリセット信号に応答してワード線選択信号線を選択することを特徴とする半導体メモリ。
(付記4)
付記2記載の半導体メモリにおいて、
1回のアクセス要求に応答して、読み出し動作または書き込み動作を連続して実行するバーストアクセス機能を備え、
前記リセット禁止制御回路は、前記バーストアクセス中に前記リセット禁止信号の活性化をマスクする活性化マスク回路を備えていることを特徴とする半導体メモリ。
(付記5)
付記2記載の半導体メモリにおいて、
リフレッシュ動作は、前記リフレッシュアドレスに従って、まず前記メモリブロックを順次切り替えて実行され、次に前記ワード線の選択アドレスを順次切り替えて実行され、さらに前記ワード線グループを順次切り替えて実行され、
前記リセット禁止制御回路は、前記ワード線グループが切り替わる直前に前記メモリブロックのリフレッシュ動作が一巡する期間中、前記リセット禁止信号を非活性化することを特徴とする半導体メモリ。
(付記6)
付記2記載の半導体メモリにおいて、
前記リセット禁止制御回路は、
前記アクセス要求の非受信中に、リフレッシュ動作の開始を示すタイミング信号に同期してエントリ信号を生成するエントリ生成回路と、
前記エントリ信号に同期して前記リセット禁止信号を活性化し、前記アクセス要求に同期して前記リセット禁止信号を非活性化するフリップフロップとを備えていることを特徴とする半導体メモリ。
(付記7)
付記2記載の半導体メモリにおいて、
前記リセット禁止制御回路は、半導体メモリのパワーオン時に、前記ワード線選択信号線を非選択するために前記リセット禁止信号を非活性化することを特徴とする半導体メモリ。
(付記8)
付記2記載の半導体メモリにおいて、
前記リセット禁止制御回路は、
前記リフレッシュ要求に応答するエントリ信号を一部の信号が互いに非同期な複数のタイミング信号を用いて生成するエントリ生成回路と、
所定の閾値電圧を有するトランジスタで構成され、前記エントリ信号に同期して前記リセット禁止信号を活性化し、前記アクセス要求に同期して前記リセット禁止信号を非活性化するフリップフロップとを備え、
前記フリップフロップ内において、前記エントリ信号から前記リセット禁止信号を活性化し、入力に帰還される信号経路に存在するトランジスタの少なくともいずれかの閾値電圧(絶対値)は、他のトランジスタの閾値電圧(絶対値)より低く設定されていることを特徴とする半導体メモリ。
(付記9)
付記2記載の半導体メモリにおいて、
バンクアドレスに応じて選択され、互いに独立に動作する複数のメモリバンクを備え、
前記各メモリバンクは、複数の前記メモリブロック、複数の前記ワード線グループ、複数の前記第1および第2ワードデコーダを備え、
前記リセット禁止制御回路は、前記アクセス要求に応答する前記リセット禁止信号の非活性化を前記バンクアドレスに応じて選択されたメモリバンクのみに伝達することを特徴とする半導体メモリ。
(付記10)
付記1記載の半導体メモリにおいて、
前記各メモリブロックに形成され、前記リフレッシュアドレスまたは前記外部アドレスによるメモリブロックの選択に応答してアドレスラッチ信号を生成するアドレスラッチ制御回路と、
前記第1ワードデコーダを選択するためのアドレス信号線にそれぞれ対応して形成され、対応する前記アドレスラッチ信号に同期して前記リフレッシュアドレスまたは前記外部アドレスをラッチし、ラッチしたアドレスを前記第1ワードデコーダに出力するアドレスラッチ回路とを備えていることを特徴とする半導体メモリ。
(付記11)
付記10記載の半導体メモリにおいて、
テストモード中に前記アドレスラッチ制御回路に共通の第1テスト信号を出力する第1テスト制御回路を備え、
前記各アドレスラッチ制御回路は、前記第1テスト信号の出力に同期して前記アドレスラッチ信号を生成することを特徴とする半導体メモリ。
(付記12)
付記10記載の半導体メモリにおいて、
テストモード中に前記第1ワードデコーダに共通の第2テスト信号を出力する第2テスト制御回路を備え、
前記各第1ワードデコーダは、前記第2テスト信号の出力に同期して前記ワード線選択信号線を選択することを特徴とする半導体メモリ。
(付記13)
付記10記載の半導体メモリにおいて、
前記各アドレスラッチ回路は、ラッチしたアドレスの高レベル電圧を昇圧電圧に変換するレベルシフタを備え、
前記第1ワードデコーダは、昇圧電圧を高レベル電源として受け、前記ワード線選択信号線の高レベル電圧を昇圧電圧に設定することを特徴とする半導体メモリ。
(付記14)
付記10記載の半導体メモリにおいて、
バンクアドレスに応じて選択され、互いに独立に動作する複数のメモリバンクを備え、
前記各メモリバンクは、複数の前記メモリブロック、複数の前記ワード線グループ、複数の前記第1および第2ワードデコーダを備え、
前記バンクアドレスに応じて選択されたメモリバンクの前記アドレスラッチ回路のみが、前記アクセス要求に対応する前記外部アドレスをラッチすることを特徴とする半導体メモリ。
(付記15)
付記1記載の半導体メモリにおいて、
前記メモリブロックにそれぞれ対応して形成され、不良アドレスが予めプログラムされるとともに、前記リフレッシュアドレスまたは前記外部アドレスが前記不良アドレスと一致するときに冗長ヒット信号を出力するプログラム回路と、
前記各メモリブロックに形成され、前記冗長ヒット信号に対応して選択される冗長ワード線とを備え、
前記各メモリブロックにおいて、前記第1ワードデコーダは、選択されているワード線選択信号線を前記冗長ヒット信号の出力に同期して非選択することを特徴とする半導体メモリ。
(付記16)
付記1記載の半導体メモリにおいて、
前記ワード線選択信号線および前記ワード線は、それぞれメインワード線およびサブワード線であり、
前記第1ワードデコーダは、メインワードデコーダであり、
前記第2ワードデコーダは、前記各メモリブロック内に分散して配置されるサブワードデコーダであることを特徴とする半導体メモリ。
(付記17)
付記1記載の半導体メモリにおいて、
前記リフレッシュアドレス生成回路が生成する前記リフレッシュアドレスの最上位の少なくとも1ビットは、前記ワード線グループを選択するために割り当てられており、
前記リフレッシュアドレスにおいて前記メモリブロックおよび前記ワード線グループを選択するために割り当てられているビットを除くビットは、前記ワード線を選択するために割り当てられていることを特徴とする半導体メモリ。
(付記18)
付記1記載の半導体メモリにおいて、
前記ワード線選択信号線および前記ワード線は、それぞれサブワード選択信号線およびサブワード線であり、
前記第1ワードデコーダは、サブワード選択デコーダであり、
前記第2ワードデコーダは、前記各メモリブロック内に分散して配置されるサブワードデコーダであることを特徴とする半導体メモリ。
(付記19)
付記1記載の半導体メモリにおいて、
前記リフレッシュアドレス生成回路が生成する前記リフレッシュアドレスの最上位の少なくとも1ビットは、前記ワード線を選択するために割り当てられており、
前記リフレッシュアドレスにおいて前記メモリブロックおよび前記ワード線を選択するために割り当てられているビットを除くビットは、前記ワード線グループを選択するために割り当てられていることを特徴とする半導体メモリ。
(付記20)
付記1記載の半導体メモリにおいて、
バンクアドレスに応じて選択され、互いに独立に動作する複数のメモリバンクを備え、
前記各メモリバンクは、複数の前記メモリブロック、複数の前記ワード線グループ、複数の前記第1および第2ワードデコーダを備え、
前記ワード制御回路は、前記バンクアドレスに応じて選択されたメモリバンクのみに対して、リフレッシュのために選択し続けている前記ワード線選択信号線を前記アクセス要求に応答して非選択することを特徴とする半導体メモリ。
Claims (10)
- 複数のメモリセルおよびメモリセルに接続された複数のワード線をそれぞれ有する複数のメモリブロックと、
前記メモリブロックにそれぞれ形成され、所定数のワード線を含む複数のワード線グループと、
メモリセルをリフレッシュするためのリフレッシュ要求を所定の周期で発生するリフレッシュ要求発生回路と、
リフレッシュするメモリセルに接続されたワード線を示すリフレッシュアドレスを、前記リフレッシュ要求に応答して順次生成するリフレッシュアドレス発生回路と、
前記ワード線グループに対応してそれぞれ形成され、前記ワード線グループ内のワード線のいずれかを前記リフレッシュアドレスまたは外部アドレスに応じて選択するために、ワード線選択信号線を選択する第1ワードデコーダと、
前記ワード線にそれぞれ対応して形成され、前記ワード線選択信号線の選択に応答して、前記ワード線グループ内のワード線のいずれかを前記リフレッシュアドレスまたは外部アドレスに応じて選択する第2ワードデコーダと、
前記リフレッシュアドレスに対応して前記メモリブロック毎に選択されたワード線選択信号線の選択状態をリフレッシュ動作後に保持するとともに、アクセス要求に応答してこのアクセス要求に対応する前記外部アドレスが示すメモリブロックのワード線選択信号線のみを非選択し、アクセス要求に対応する前記外部アドレスが示すメモリブロックを除くメモリブロックのワード線選択信号線であって、リフレッシュ動作後に選択され続けているワード線選択信号線の選択状態を維持するワード制御回路とを備え、
前記リフレッシュアドレス生成回路が生成する前記リフレッシュアドレスの最下位の少なくとも1ビットは、前記メモリブロックを選択するために割り当てられていることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記ワード制御回路は、
前記リフレッシュ要求に応答してリセット禁止信号を活性化(リセット禁止状態)し、前記アクセス要求に応答して前記リセット禁止信号を非活性化(リセット許可状態)するリセット禁止制御回路と、
前記メモリブロック毎に形成され、前記アクセス要求に対応する外部アドレスが示すメモリブロック内で選択されているワード線選択信号線を非選択するためのブロックリセット信号を、前記リセット禁止信号の非活性化に応答して前記第1ワードデコーダに出力するブロックリセット制御回路とを備えていることを特徴とする半導体メモリ。 - 請求項2記載の半導体メモリにおいて、
アクセス要求に応答してアクセス動作が実行されるメモリブロックにおいて、リフレッシュのために前記ワード線選択信号線を選択し続けている第1ワードデコーダが、このワード線選択信号線を非選択した後、前記外部アドレスにより選択される第1ワードデコーダが、前記ブロックリセット信号に応答してワード線選択信号線を選択することを特徴とする半導体メモリ。 - 請求項2記載の半導体メモリにおいて、
1回のアクセス要求に応答して、読み出し動作または書き込み動作を連続して実行するバーストアクセス機能を備え、
前記リセット禁止制御回路は、前記バーストアクセス中に前記リセット禁止信号の活性化をマスクする活性化マスク回路を備えていることを特徴とする半導体メモリ。 - 請求項2記載の半導体メモリにおいて、
リフレッシュ動作は、前記リフレッシュアドレスに従って、まず前記メモリブロックを順次切り替えて実行され、次に前記ワード線の選択アドレスを順次切り替えて実行され、さらに前記ワード線グループを順次切り替えて実行され、
前記リセット禁止制御回路は、前記ワード線グループが切り替わる直前に前記メモリブロックのリフレッシュ動作が一巡する期間中、前記リセット禁止信号を非活性化することを特徴とする半導体メモリ。 - 請求項2記載の半導体メモリにおいて、
前記リセット禁止制御回路は、
前記リフレッシュ要求に応答するエントリ信号を一部の信号が互いに非同期な複数のタイミング信号を用いて生成するエントリ生成回路と、
所定の閾値電圧を有するトランジスタで構成され、前記エントリ信号に同期して前記リセット禁止信号を活性化し、前記アクセス要求に同期して前記リセット禁止信号を非活性化するフリップフロップとを備え、
前記フリップフロップ内において、前記エントリ信号から前記リセット禁止信号を活性化し、入力に帰還される信号経路に存在するトランジスタの少なくともいずれかの閾値電圧(絶対値)は、他のトランジスタの閾値電圧(絶対値)より低く設定されていることを特徴とする半導体メモリ。 - 請求項2記載の半導体メモリにおいて、
バンクアドレスに応じて選択され、互いに独立に動作する複数のメモリバンクを備え、
前記各メモリバンクは、複数の前記メモリブロック、複数の前記ワード線グループ、複数の前記第1および第2ワードデコーダを備え、
前記リセット禁止制御回路は、前記アクセス要求に応答する前記リセット禁止信号の非活性化に応じて、リフレッシュ動作後に選択状態を保持しているワード線選択信号線を非選択にするためのリセット信号を前記バンクアドレスに応じて選択されたメモリバンクのみで生成することを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記各メモリブロックに形成され、前記リフレッシュアドレスまたは前記外部アドレスによるメモリブロックの選択に応答してアドレスラッチ信号を生成するアドレスラッチ制御回路と、
前記第1ワードデコーダを選択するためのアドレス信号線にそれぞれ対応して形成され、対応する前記アドレスラッチ信号に同期して前記リフレッシュアドレスまたは前記外部アドレスをラッチし、ラッチしたアドレスを前記第1ワードデコーダに出力するアドレスラッチ回路とを備えていることを特徴とする半導体メモリ。 - 請求項8記載の半導体メモリにおいて、
バンクアドレスに応じて選択され、互いに独立に動作する複数のメモリバンクを備え、
前記各メモリバンクは、複数の前記メモリブロック、複数の前記ワード線グループ、複数の前記第1および第2ワードデコーダを備え、
前記バンクアドレスに応じて選択されたメモリバンクの前記アドレスラッチ回路のみが、前記アクセス要求に対応する前記外部アドレスをラッチすることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記メモリブロックにそれぞれ対応して形成され、不良アドレスが予めプログラムされるとともに、前記リフレッシュアドレスまたは前記外部アドレスが前記不良アドレスと一致するときに冗長ヒット信号を出力するプログラム回路と、
前記各メモリブロックに形成され、前記冗長ヒット信号に対応して選択される冗長ワード線とを備え、
前記各メモリブロックにおいて、前記第1ワードデコーダは、選択されているワード線選択信号線を前記冗長ヒット信号の出力に同期して非選択することを特徴とする半導体メモリ。
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