JPH09320258A

JPH09320258A - Ｓｄｒａｍ、メモリモジュール、及びデータ処理装置

Info

Publication number: JPH09320258A
Application number: JP8133040A
Authority: JP
Inventors: Atsuko Monma; 敦子門馬; Tsuratoki Ooishi; 貫時大石
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-05-28
Filing date: 1996-05-28
Publication date: 1997-12-12

Abstract

(57)【要約】【課題】パリティ機能付きメモリモジュールのコスト
低下を図るための技術を提供することにある。【解決手段】データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ３に
対応して複数設けられたデータマスク信号端子ＤＱＭ０
〜ＤＱＭ３と、外部から個々のデータマスク端子に与え
られた信号の論理に応じて、対応するデータ入出力端子
からのデータ入出力を制御可能な入力制御回路７００〜
７０３、出力制御回路８００〜８０３とを含んでＳＤＲ
ＡＭを形成する。そのようなＳＤＲＡＭをパリティ専用
として使い、他のＳＤＲＡＭとしてパリティ機能を持た
ない安価ものを複数個適用することにより、メモリモジ
ュールのコスト低減を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部クロックに同
期動作可能なシンクロナス・ダイナミック・ランダム・
アクセス・メモリ（ＳＤＲＡＭと略記する）に関し、例
えばコンピュータシステム等のデータ処理装置のメイン
メモリに適用して有効な技術に関する。

【０００２】

【従来の技術】半導体記憶装置の一例とされるＤＲＡＭ
は、昭和５９年１１月３０日に株式会社オーム社から発
行された「ＬＳＩハンドブック（第４８６頁〜）」にも
記載されているように、アドレスバッファ、デコーダ、
センス増幅器などの周辺回路にはクロックに同期して動
作するダイナミック型の回路が用いられ、消費電力の低
下が図られている。ＤＲＡＭでは、１〜３相の外部クロ
ックが必要とされ、これらのクロックに基づいて内部回
路クロックを発生させて周辺回路を制御、あるいは駆動
するようにしている。そのようなＤＲＡＭにおいては、
ランダムアクセスが主体であり、アクセス毎にロウアド
レス、カラムアドレスの読み込みを順次行うことによ
り、メモリセルが選択される。周辺回路の各部は、メモ
リセルの情報破壊を防ぐため、行選択、メモリセル情報
の検出、列選択の手順に従うように内部クロックによっ
て制御される。通常のＤＲＡＭはシステムに搭載された
状態で、システムクロックに非同期で、リードライト動
作が行われるが、それに対して、システムクロックに同
期して動作される半導体記憶装置として、ＳＤＲＡＭが
ある。このＳＤＲＡＭは、クロックに同期してデータ、
アドレス、制御信号を入出力できるため、ＤＲＡＭと同
様の大容量メモリをＳＲＡＭに匹敵する高速動作させる
ことが可能であり、また、選択された１本のワード線に
対して幾つのデータをアクセスするかをバーストレング
スによって指定することによって、内蔵カラムアドレス
カウンタで順次カラム系の選択状態を切換えていって複
数個のデータを連続的にリード又はライトできる。

【０００３】

【発明が解決しようとする課題】ＳＤＲＡＭはデータの
リード・ライトが高速であることから、それをコンピュ
ータシステムのメインメモリに利用することは非常に有
効とされる。そしてその場合においてメインメモリで扱
われるデータの信頼性を高めるため、パリティ機能が必
須とと考えられる。コンピュータシステムのメインメモ
リとしては、単一のボードに複数個のＳＤＲＡＭを搭載
して形成されたメモリモジュールとして適用するのがコ
スト的に有利である。

【０００４】例えば、パリティビットを備えたＳＤＲＡ
Ｍが×９ビット（データ入出力を９ビット単位で行い得
ることを意味する）であり、そのようなＳＤＲＡＭを４
個組合わせることにより、３６ビットバスに対応するメ
モリモジュールを形成することができる。この場合、パ
リティビットは各ＳＤＲＡＭ１個当り１ビットとされ、
上記３６ビットバスのうち、４ビットがパリティビット
用とされる。

【０００５】しかしながら、パリティビットを備えたＳ
ＤＲＡＭは、それを有しないものに比べて高価であるか
ら、そのような高価なＳＤＲＡＭを４個組合わせてメモ
リモジュールを形成するのはメモリモジュールのコスト
低下を阻害する。

【０００６】本発明の目的は、パリティ機能付きメモリ
モジュールのコスト低下を図るための技術を提供するこ
とにある。

【０００７】そのような技術によってコスト低下が図ら
れたメモリモジュールをメインメモリとして備えたデー
タ処理装置を提供することにある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、データ入出力端子（Ｉ／Ｏ０〜
Ｉ／Ｏ３）に対応して複数設けられたデータマスク信号
端子（ＤＱＭ０〜ＤＱＭ３）と、外部から個々のデータ
マスク端子に与えられた信号の論理に応じて、対応する
データ入出力端子からのデータ入出力を個別的に制御可
能な制御回路（７００〜７０３，８００〜８０３）とを
含んでＳＤＲＡＭを構成する。それによれば、複数個の
ＳＤＲＡＭを組合わせてメモリモジュールを形成する場
合において、それをパリティ専用として１つ使うことに
より、他のＳＤＲＡＭとしてパリティ機能を持たない安
価ものを適用することができる。このことが、パリティ
機能付きメモリモジュールのコスト低下を達成する。

【００１１】上記複数のデータマスク端子のうち特定の
端子（ＤＱＭ０）からの信号を、他のデータマスク端子
（ＤＱＭ１〜ＤＱＭ３）からの信号に代えて、当該他の
データマスク端子に対応する上記制御回路に供給可能な
切換え回路（１０１，１０３）を設けることができる。
それによれば、同一のＳＤＲＡＭにおいて、通常のＳＤ
ＲＡＭとしての第１モードと、パリティ用ＳＤＲＡＭと
しての第２モードとの選択的切換えを達成する。そのよ
うなＳＤＲＡＭを含んでメモリモジュールを構成し、さ
らに、そのようなメモリモジュールをメインメモリとし
てデータ処理装置を形成する。

【００１２】

【発明の実施の形態】図７には、本発明にかかるデータ
処理装置の一例であるコンピュータシステムが示され
る。

【００１３】このコンピュータシステムは、システムバ
スＢＵＳを介して、ＣＰＵ（中央処理装置）３１０、Ｒ
ＡＭ（ランダム・アクセス・メモリ）３２０、ＲＯＭ
（リード・オンリ・メモリ）３４０、周辺装置制御部３
５０、表示制御部３６０などが、互いに信号のやり取り
可能に結合され、予め定められたプログラムに従って所
定のデータ処理を行うコンピュータシステムとして構成
される。上記ＣＰＵ３１０は、本システムの論理的中核
とされ、主として、アドレス指定、情報の読出しと書込
み、データの演算、命令のシーケンス、割り込の受付
け、記憶装置と入出力装置との情報交換の起動等の機能
を有し、演算制御部や、バス制御部、メモリアクセス制
御部などから構成される。上記ＲＡＭ３２０や、ＲＯＭ
３４０は内部記憶装置として位置付けられている。ＲＡ
Ｍ３２０には、ＣＰＵ３１０での計算や制御に必要なプ
ログラムやデータが格納され、メインメモリとも称され
る。周辺装置制御部３５０によって、外部憶装置３８０
の動作制御や、キーボード３９０などからの情報入力制
御が行われる。また、上記表示制御部３６０によって、
ＣＲＴディスプレイ３７０への情報表示制御が行われ
る。

【００１４】上記ＲＡＭ３２０には、外部クロックに同
期動作可能なシンクロナス・ダイナミック・ランダム・
アクセス・メモリ（ＳＤＲＡＭ）が複数個結合されて成
るメモリモジュールが適用される。上記メモリモジュー
ルは、特に制限されないが、図１に示されるように、４
個のＳＤＲＡＭ１１〜１４と、パリティ用ＳＤＲＡＭ１
５とが、単一のボードに結合されて成る。ＳＤＲＡＭ１
１〜１４は、それぞれ×８ビット構成、パリティ用ＳＤ
ＲＡＭ１５は×４ビット構成とされる。パリティビット
専用のＳＤＲＡＭ１５が設けられていることから、ＳＤ
ＲＡＭ１１〜１４にはパリティ機能を持たない安価なＳ
ＤＲＡＭが適用される。そのようなＳＤＲＡＭ１１〜１
４、及びパリティ用ＳＤＲＡＭ１５が結合されることに
よって、入出力のビット構成は３６ビットとされる。こ
のうち、３２ビットがデータ用として、残り４ビットが
パリティビット用とされる。図７に示されるバスＢＵＳ
は３６ビット構成であり、図１に示されるメモリモジュ
ールは、そのモジュールの縁辺部に形成された端子群を
介して上記バスＢＵＳに結合される。

【００１５】図６には上記パリティ用ＳＤＲＡＭ１５の
構成例が示される。

【００１６】図６に示されるパリティ用ＳＤＲＡＭ１５
は、特に制限されないが、公知の半導体集積回路製造技
術によって単結晶シリコン基板のような一つの半導体基
板に形成され、メモリバンクＡを構成するメモリアレイ
２００ＡとメモリバンクＢを構成するメモリアレイ２０
０Ｂを備える。それぞれのメモリアレイ２００Ａ，２０
０Ｂは、マトリクス配置されたダイナミック型のメモリ
セルを備え、図に従えば、同一列に配置されたメモリセ
ルの選択端子は列毎のワード線（図示せず）に結合さ
れ、同一行に配置されたメモリセルのデータ入出力端子
は行毎に相補データ線（図示せず）に結合される。

【００１７】上記メモリアレイ２００Ａの図示しないワ
ード線はロウデコーダ２０１Ａによるロウアドレス信号
のデコード結果に従って１本が選択レベルに駆動され
る。メモリアレイ２００Ａの図示しない相補データ線は
センスアンプ及びカラム選択回路２０２Ａに結合され
る。センスアンプ及びカラム選択回路２０２Ａにおける
センスアンプは、メモリセルからのデータ読出しによっ
てそれぞれの相補データ線に現れる微小電位差を検出し
て増幅する増幅回路である。それにおけるカラムスイッ
チ回路は、相補データ線を各別に選択して相補共通デー
タ線に導通させるためのスイッチ回路である。カラムス
イッチ回路はカラムデコーダ２０３Ａによるカラムアド
レス信号のデコード結果に従って選択動作される。メモ
リアレイ２００Ｂ側にも同様にロウデコーダ２０１Ｂ，
センスアンプ及びカラム選択回路２０２Ｂ，カラムデコ
ーダ２０３Ｂが設けられる。上記相補共通データ線２０
４は、入出力部２１０を介してデータ入出力端子Ｉ／Ｏ
０〜Ｉ／Ｏ３に接続される。また、この入出力部２１０
には、外部からデータマスク信号を取込むためのデータ
マスク信号端子ＤＱＭ０〜ＤＱＭ３が設けられている。
尚、入出力部２１０については後に詳述する。外部から
上記データマスク信号端子ＤＱＭ０〜ＤＱＭ３に与えら
れた信号の論理に応じて、対応するデータ入出力端子か
らのデータ入出力が制御されるようになっている。例え
ば、上記データマスク信号端子ＤＱＭ０〜ＤＱＭ３のい
ずれかがローレベルにされると、入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏ３のうち該当するビットでのデータ入出力が制限
される。

【００１８】アドレス入力端子Ａ０〜Ａ１１から供給さ
れるロウアドレス信号とカラムアドレス信号はカラムア
ドレスバッファ２０５とロウアドレスバッファ２０６に
アドレスマルチプレクス形式で取り込まれる。供給され
たアドレス信号はそれぞれのバッファが保持する。ロウ
アドレスバッファ２０６は、リフレッシュ動作モードに
おいて、リフレッシュカウンタ２０８から出力されるリ
フレッシュアドレス信号をロウアドレス信号として取り
込む。カラムアドレスバッファ２０５の出力はカラムア
ドレスカウンタ２０７のプリセットデータとして供給さ
れ、カラムアドレスカウンタ２０７は、動作モードに応
じて、上記プリセットデータとしてのカラムアドレス信
号、又はそのカラムアドレス信号を順次インクリメント
した値を、カラムデコーダ２０３Ａ，２０３Ｂに向けて
出力する。

【００１９】コントローラ２１２は、特に制限されない
が、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫ
Ｅ、チップセレクト信号ＣＳ＊（記号＊はローイネーブ
ル又は信号反転を意味する）、カラムアドレスストロー
ブ信号ＣＡＳ＊、ロウアドレスストローブ信号ＲＡＳ
＊、及びライトイネーブル信号ＷＥ＊などの外部制御信
号と、アドレス入力端子Ａ０〜Ａ１１からの制御データ
などが供給され、それら信号のレベルや変化のタイミン
グなどに基づいてＳＤＲＡＭの動作モード及び上記回路
ブロックの動作を制御するための内部タイミング信号を
形成するもので、そのためのコントロールロジック（図
示せず）とモードレジスタ３００を備える。上記クロッ
ク信号ＣＬＫ、クロックイネーブル信号ＣＫＥや、チッ
プセレクト信号ＣＳ＊などの各種制御信号は、ＣＰＵ３
１からシステムバスＢＵＳを介して伝達される。

【００２０】クロック信号ＣＬＫはパリティ用ＳＤＲＡ
Ｍ１５のマスタクロックとされる。チップセレクト信号
ＣＳ＊はそのローレベルによってコマンド入力サイクル
の開始を指示する。チップセレクト信号ＣＳ＊がハイレ
ベルのとき（チップ非選択状態）、その他の信号入力は
意味を持たない。ただし、メモリバンクの選択状態やバ
ースト動作などの内部動作はチップ非選択状態への変化
によって影響されない。ＲＡＳ＊，ＣＡＳ＊，ＷＥ＊の
各信号は、コマンドサイクルを定義するときに有意の信
号とされる。クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ローレベルのときは無効と
される。上記ロウアドレス信号は、クロック信号ＣＬＫ
の立ち上がりエッジに同期するロウアドレスストローブ
・バンクアクティブコマンドサイクルにおける端子Ａ０
〜Ａ１１のレベルによって定義される。

【００２１】端子Ａ１１からの入力は、上記ロウアドレ
スストローブ・バンクアクティブコマンドサイクルにお
いてバンク選択信号とみなされる。すなわち、Ａ１１の
入力がローレベルのときはメモリバンクＡが選択され、
ハイレベルのときはメモリバンクＢが選択される。メモ
リバンクの選択制御は、特に制限されないが、選択メモ
リバンク側のロウデコーダのみの活性化、非選択メモリ
バンク側のカラムスイッチ回路の全非選択、選択メモリ
バンク側のみの入出力部２１０への接続などの処理によ
って行うことができる。

【００２２】プリチャージコマンドサイクルにおける端
子Ａ１１の入力は相補データ線などに対するプリチャー
ジ動作の態様を指示し、そのハイレベルはプリチャージ
の対象が双方のメモリバンクであることを指示し、その
ローレベルは、Ａ１１で指示されている一方のメモリバ
ンクがプリチャージ対象であることを指示する。上記カ
ラムアドレス信号は、クロック信号ＣＬＫの立ち上がり
エッジに同期するリード又はライトコマンドサイクルに
おける端子Ａ０〜Ａ７のレベルによって定義される。そ
して、このようにして定義されたカラムアドレスはバー
ストアクセスのスタートアドレスとされる。

【００２３】図２にはモードレジスタ３００の構成例が
示される。

【００２４】特に制限されないが、モードレジスタ３０
０は、動作モードレジスタ３００Ａ、及びテストモード
レジスタ３００Ｂを含み、モードセット信号がローレベ
ルにアサートされることによって、情報のセット（保
持）が可能とされる。特に制限されないが、動作モード
レジスタ３００Ａ、テストモードレジスタ３００Ｂはい
ずれも１２ビット構成とされる。７番目の信号Ａ７はイ
ネーブルビットとされ、このイネーブルビットの状態に
よって、テストモードレジスタ３００Ｂへの設定と、動
作モードレジスタ３００Ａへの設定が選択される。例え
ば、チップセレクト信号ＣＳ＊、ロウアドレスストロー
ブ信号ＲＡＳ＊、カラムアドレスストローブ信号ＣＡＳ
＊、ライトイネーブル信号ＷＥ＊、及び信号Ａ７の全て
がローレベルの場合、動作モードレジスタ３００Ａへの
設定が可能とされる。このとき、テストモードレジスタ
３００Ｂはリセットされる。また、チップセレクト信号
ＣＳ＊、ロウアドレスストローブ信号ＲＡＳ＊、カラム
アドレスストローブ信号ＣＡＳ＊、ライトイネーブル信
号ＷＥ＊がローレベルとされ、信号Ａ７がハイレベルの
場合、テストモードレジスタ３００Ｂへの設定が可能と
される。

【００２５】動作モードレジスタ３００Ａにおいて、特
に制限されないが、ビット０〜６までが動作モード設定
エリアとされる。動作モード設定エリアに設定される動
作モード情報としては、バースト長、バーストタイプ
（ＢＴ）、及びカラムアドレスストローブ信号ＣＡＳ＊
がアサートされてから何サイクル目にデータ出力が行わ
れるかを示すＣＡＳレイテンシなどが含まれる。バース
ト長は最大８種類とされ、バーストタイプは最大２種類
とされ、ＣＡＳレイテンシは最大８種類とされる。バー
スト長は、ビット０〜２にセットされ、バーストタイプ
はビット３に設定され、ＣＡＳレイテンシはビット４〜
６にセットされる。セットされた動作モード情報はコン
トロール系回路８５に伝達される。このコントロール系
回路８５は、図１に示されるコントローラ２１２の一部
とされ、上記動作モードレジスタ３００Ａにセットされ
た動作モード情報に基づいて各部の動作制御が行われ
る。

【００２６】図２には上記入出力部２１０の構成例が示
される。

【００２７】入出力部２１０は、データ入出力端子Ｉ／
Ｏ０〜Ｉ／Ｏ３にそれぞれ対応してデータ入力バッファ
２００〜２０３、データ出力バッファ３００〜３０１、
入力ゲート４００〜４０３、出力ゲート５００〜５０３
が設けられる。また、データ入出力端子Ｉ／Ｏ０〜Ｉ／
Ｏ３に対応して、データマスク端子ＤＱＭ０〜ＤＱＭ３
が設けられ、このデータマスク端子ＤＱＭ０〜ＤＱＭ３
に対応して、ＤＱＭバッファ６００〜６０３、入力制御
回路７００〜７０３、出力制御回路８００〜８０３が設
けられる。尚、図２においては入出力端子Ｉ／Ｏ２に対
応する回路、及びデータマスク端子ＤＱＭ２に対応する
回路が省略されている。

【００２８】データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ３に対
応する回路、及びデータマスク端子ＤＱＭ０〜ＤＱＭ３
に対応する回路は、それぞれ同一構成とされるため、以
下の説明では、データ入出力端子Ｉ／Ｏ０に対応する回
路、及びデータマスク端子ＤＱＭ０に対応する回路につ
いて詳述する。

【００２９】データ入出力端子Ｉ／Ｏ０にはデータ入力
バッファ２００の入力端子及びデータ出力バッファ３０
０の出力端子が結合される。データ入出力端子Ｉ／Ｏ０
から入力されたデータはデータ入力バッファ２００を介
してゲート４００に伝達される。ゲート５００の出力デ
ータはデータ出力バッファ３００を介して入出力端子Ｉ
／Ｏ０から外部出力される。データマスク信号は、ＤＱ
Ｍバッファ６００を介して入力回路７００、及び出力制
御回路８００に伝達される。データ入力バッファ２０
０、データ出力バッファ３００、ＤＱＭバッファ６００
にはクロック信号ＣＬＫが入力され、データの取込み、
データ出力、及びデータマスク信号の取込みが上記クロ
ック信号ＣＬＫに同期して行われる。また、この入力回
路７００、及び出力制御回路８００には、上記コントロ
ーラ２１２からのリード信号φＲ、及びライト信号φＷ
が入力されるようになっている。

【００３０】データマスク端子ＤＱＭ０に与えられたデ
ータマスク信号がハイレベルの場合において、もし、コ
ントローラ２１２からのリード信号φＲがハイレベルの
とき、出力制御回路８００の出力信号ＤＯＥ０がハイレ
ベルにされて、ゲート５００が活性化される。このと
き、図６に示されるセンスアンプ及びカラム選択回路２
０２Ａ又は２０２Ｂからの出力データＤｏｕｔ０が、ゲ
ート５００及びデータ出力バッファ３００を介してデー
タ入出力端子Ｉ／Ｏ０から外部出力される。しかし、デ
ータマスク端子ＤＱＭ０に与えられたデータマスク信号
がローレベルの場合には、出力制御回路８００からの出
力信号ＤＯＥ０がローレベルとなり、ゲート５００が閉
じた状態とされるので、上記センスアンプ及びカラム選
択回路２０２Ａ又は２０２Ｂからの出力データＤｏｕｔ
０は外部出力されない。データ入出力端子Ｉ／Ｏ０から
のデータ取込みの場合も同様に制御される。すなわち、
データマスク端子ＤＱＭ０がハイレベルの場合におい
て、もし、コントローラ２１２からのライト信号φＷが
ハイレベルのとき、入力制御回路７００の出力信号ＷＴ
Ｅ０がハイレベルにされてゲート４００が開かれる。こ
のとき、データ入出力端子Ｉ／Ｏ０から入力されたデー
タが、データ入力バッファ２００を介してゲート４００
入力され、さらに入力データＤｉｎ０として、図６に示
されるセンスアンプ及びカラム選択回路２０２Ａ又は２
０２Ｂに伝達される。

【００３１】同様に、データ入出力端子Ｉ／Ｏ１〜Ｉ／
Ｏ３に対応する回路、及びデータマスク端子ＤＱＭ１〜
ＤＱＭ３に対応する回路においても、上記の場合と同様
に作用する。

【００３２】このように、データ入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏ３に対応して、データマスク端子ＤＱＭ０〜ＤＱ
Ｍ３が設けられ、このデータマスク端子ＤＱＭ０〜ＤＱ
Ｍ３に対応して、ＤＱＭバッファ６００〜６０３、入力
制御回路７００〜７０３、出力制御回路８００〜８０３
が設けられ、入力制御回路７００〜７０３及び出力制御
回路８００〜８０３の出力信号に基づいて出力ゲート４
００〜４０３及び５００〜５０３が動作制御されるの
で、データマスク端子ＤＱＭ０〜ＤＱＭ３により、入出
力端子単位でデータ入出力制御を行うことができる。従
って、図１に示されるＲＡＭ３２０において、ＳＤＲＡ
Ｍ１１〜１４のパリティビット用として、パリティ用Ｓ
ＤＲＡＭの入出力ビットを１ビットづつ割当てられた場
合には、このメモリモジュールが適用されるコンピュー
タシステムでのメモリ使用状況に応じて、パリティビッ
トの設定が可能とされる。例えば、ＣＰＵ３１０によっ
て、全てのＳＤＲＡＭ１１〜１４が使用されるとき、パ
リティ用ＳＤＲＡＭ１５においては、データマスク端子
ＤＱＭ０〜ＤＱＭ３の全てがハイレベルとされ、パリテ
ィは４ビットとされる。また、ＣＰＵ３１０によってＳ
ＤＲＡＭ１１，１２が使用されるとき、パリティ用ＳＤ
ＲＡＭ１５においては、データマスク端子ＤＱＭ０，Ｄ
ＱＭ１がハイレベルとされ、データマスク端子ＤＱＭ
２，ＤＱＭ３がローレベルとされることで、パリティは
２ビットとされる。

【００３３】図１に示されるＳＤＲＡＭ１１〜１４に
は、パリティ機能を持たない通常の安価なＳＤＲＡＭが
適用される。

【００３４】ＳＤＲＡＭ２１，２２，２３，２４は、基
本的にはパリティ用ＳＤＲＡＭ１５と同様に、図６に示
されるように構成される。しかし、入出力部２１０の構
成はパリティ用ＳＤＲＡＭ１５の場合と大幅に異なる。
すなわち、ＳＤＲＡＭ２１，２２，２３，２４における
入出力部２１０は、図４に示されるように、入出力端子
Ｉ／Ｏ０〜Ｉ／Ｏ３及びそれに対応する回路は設けられ
ているものの、データマスク端子ＤＱＭの端子は１個で
あり、それに対応する回路として、ＤＱＭバッファ９０
０、入力制御回路９０１、及び出力制御回路９０２が設
けられている。入力制御回路９０１の出力信号ＷＴＥ
が、出力ゲート４００〜４０３に同時に供給され、出力
制御回路９０２の出力信号ＤＯＥがゲート５００〜５０
３に同時に供給されるようになっている。そのため、一
つのデータマスク端子ＤＱＭに当てられたデータマスク
信号により、全てのＩ／Ｏの制御が同時に行われる。

【００３５】図３には本実施形態例との比較対象とされ
るメモリモジュールが示される。

【００３６】図３に示されるメモリモジュール２５０
は、それぞれ×９ビット構成のＳＤＲＡＭ２１，２２，
２３，２４が、単一のボードに搭載されることにより、
３６ビットバス対応のメモリモジュールとして構成され
ている。各ＳＤＲＡＭ２１〜２４は、それぞれ１ビット
のパリティビットを備えている。このようにパリティビ
ットを備えたＳＤＲＡＭは、パリティビットを有さない
ＳＤＲＡＭに比較して高価なものになる。そのため、図
３に示されるように、パリティ付きＳＤＲＡＭ２１〜２
４を搭載して成るメモリモジュールは非常に高価にな
り、それを含むコンピュータシステムの低価格化を阻害
する。それに対して、図１に示されるメモリモジュール
では、パリティ用として専用のメモリを設け、データ用
の４個のＳＤＲＡＭ１１〜１４としては、パリティ機能
を有さない安価なＳＤＲＡＭが適用されることから、図
３に示されるメモリモジュールより、安価に提供するこ
とができる。

【００３７】図５には上記入出力部２１０の別の構成例
が示される。

【００３８】図５に示される構成が図２に示されるのと
大きく相違するのは、複数のデータマスク端子ＤＱＭ０
〜ＤＱＭ３のうち、端子ＤＱＭ０からの信号を、他のデ
ータマスク端子からの信号に代えて、当該他のデータマ
スク端子に対応する入力制御回路及び出力制御回路に供
給可能なマルチプレクサ（ＭＰＸ）１０１，１０３を有
する点にある。尚、図５においては、データマスク端子
ＤＱＭ２及びそれに対応する回路が省略されているが、
データマスク端子ＤＱＭ２に対応する回路において、上
記マルチプレクサ１０１，１０３に対応するものとし
て、マルチプレクサ１０２が設けられているものと解さ
れたい。

【００３９】例えば、マルチプレクサ１０１〜１０３に
よって、それぞれデータマスク端子ＤＱＭ１〜ＤＱＭ３
に対応するＤＱＭバッファ６０１〜６０３の出力信号が
選択される場合には、この図５に示される回路は、図２
に示される回路と等価になり、データマスク端子ＤＱＭ
０〜ＤＱＭ３からの信号入力により、Ｉ／Ｏの個別的な
制御が可能であるから、図１に示されるメモリモジュー
ルを形成する場合のパリティ用ＳＤＲＡＭとして好適な
ものとなる。それに対して、マルチプレクサ１０１〜１
０３によって、データマスク端子ＤＱＭ０に対応するＤ
ＱＭバッファ６００の出力信号が選択される場合には、
全ての入力制御回路７００〜７０３及び出力制御回路８
００〜８０３に、データマスク端子ＤＱＭ０からのデー
タマスク信号が供給され、データマスク端子ＤＱＭ１〜
ＤＱＭ３への信号入力は無効とされる。従って、その場
合の回路は、一つのデータマスク端子に当てられたデー
タマスク信号により、全てのＩ／Ｏの制御が同時に行わ
れるという点で、図４に示される回路と等価になる。つ
まり、図５に示される入出力回路２１０を含むＳＤＲＡ
Ｍは、図１に示されるＳＤＲＡＭ１１〜１４に適用する
こともできるし、パリティ用ＳＤＲＡＭ１５として適用
することもできる。マルチプレクサ１０１〜１０３の動
作は、モードレジスタ３００の設定内容に応じてコント
ロール系回路８５により制御される。例えば、図８に示
されるように、動作モードレジスタ３００Ａにおいて、
ビット８〜１１までは、通常、リザーブビットとされる
ため、ここに上記マルチプレクサ１０１〜１０３の設定
情報を書込んでおき、その情報に従ってマルチプレクサ
１０１〜１０３の動作制御信号ＳＥＬ１〜ＳＥＬ３を生
成すると良い。

【００４０】上記実施態様によれば、以下の作用効果を
得ることができる。

【００４１】（１）データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ
３に対応して複数設けられたデータマスク信号端子ＤＱ
Ｍ０〜ＤＱＭ３と、外部から個々のデータマスク端子に
与えられた信号の論理に応じて、対応するデータ入出力
端子からのデータ入出力を制御可能な入力制御回路７０
０〜７０３、出力制御回路８００〜８０３とを含んでＳ
ＤＲＡＭ１５を形成することにより、複数個のＳＤＲＡ
Ｍを組合わせてメモリモジュールを形成する場合におい
て、上記ＳＤＲＡＭ１５をパリティ専用として１つ使う
ことにより、他のＳＤＲＡＭとしてパリティ機能を持た
ない安価ものを複数適用することができる。パリティ機
能を備えたＳＤＲＡＭは、それを備えない汎用品に比べ
て高価にならざるを得ないことを考慮すれば、多数のＳ
ＤＲＡＭを組合わせてメモリモジュールを形成する場合
において、パリティ機能を備えない汎用品を数多く使え
ることは、メモリモジュール形成のコストを低減する上
で非常に有利となる。そのため、上記のように、ＳＤＲ
ＡＭ１５をパリティ専用として１つ使い、他のＳＤＲＡ
Ｍとしてパリティ機能を持たない安価ものを複数個適用
することにより、例えば図３に示されるように、メモリ
モジュールを形成する全てのＳＤＲＡＭにパリティ機能
を備えたもの（２１〜２４）を適用する場合に比べて、
メモリモジュールの形成コストの低減を図ることがで
き、パリティ機能を備えたメモリモジュールを安価に提
供することができる。

【００４２】（２）複数のデータマスク端子のうち特定
の端子ＤＱＭ０からの信号を、他のデータマスク端子Ｄ
ＱＭ１〜ＤＱＭ３からの信号に代えて、当該他のデータ
マスク端子に対応する入力制御回路７０１〜７０３、出
力制御回路８０１〜８０３に供給可能なマルチプレクサ
１０１，１０３を設けることにより、単一のＳＤＲＡＭ
において、通常のＳＤＲＡＭとしての第１モードと、パ
リティ用ＳＤＲＡＭとしての第２モードとの選択的切換
えが可能とされる。

【００４３】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００４４】例えば、上記の例では３６ビットバスに対
応するメモリモジュールについて説明したが、個々のＳ
ＤＲＡＭの入出力ビット数、若しくは組合わされるＳＤ
ＲＡＭの数の調整により、３６ビット以下のバスに対応
させることもできるし、３６ビットを越える多ビットバ
スに対応するさせることもできる。

【００４５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるコンピ
ュータシステムに適用した場合について説明したが、本
発明はそれに限定されるものではなく、各種データ処理
装置に広く適用することができる。

【００４６】本発明は、少なくとも複数ビット構成のデ
ータ入出力端子を有することを条件に適用することがで
きる。

【００４７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４８】すなわち、データ入出力端子に対応して複
数設けられたデータマスク信号端子と、外部から個々の
データマスク端子に与えられた信号の論理に応じて、対
応するデータ入出力端子からのデータ入出力を個別的に
制御可能な制御回路とを含んでＳＤＲＡＭを構成するこ
とにより、メモリモジュールにおいて、そのようなＳＤ
ＲＡＭをパリティ専用として１つ使うことにより、他の
ＳＤＲＡＭとしてパリティ機能を持たない安価ものを適
用することができるので、パリティ機能付きメモリモジ
ュールのコスト低下を図ることができる。

【００４９】また、上記複数のデータマスク端子のうち
特定の端子からの信号を、他のデータマスク端子からの
信号に代えて、当該他のデータマスク端子に対応する制
御回路に供給可能な切換え回路を設けることにより、同
一のＳＤＲＡＭにおいて、通常のＳＤＲＡＭとしての第
１モードと、パリティ用ＳＤＲＡＭとしての第２モード
との選択的切換えを実現することとができる。

【００５０】そして上記の効果を有するＳＤＲＡＭを含
んでメモリモジュールを構成し、さらに、そのようなメ
モリモジュールをメインメモリとしてデータ処理装置を
形成することができる。メモリモジュールのコスト低下
により、それをメインメモリとして適用するデータ処理
装置のコスト低下を図ることができる。

【図面の簡単な説明】

【図１】本発明に係るメモリモジュールの一例ブロック
図である。

【図２】上記メモリモジュールを形成するＳＤＲＡＭに
含まれる入出力部の詳細な構成例ブロック図である。

【図３】図１に示されるメモリモジュールの比較対照と
されるメモリモジュールの構成例ブロック図である。

【図４】上記メモリモジュールを形成する他のＳＤＲＡ
Ｍに含まれる入出力部の詳細な構成例ブロック図であ
る。

【図５】図２に示される入出力部の別の構成例ブロック
図である。

【図６】上記ＳＤＲＡＭの全体的な構成例ブロック図で
ある。

【図７】上記メモリモジュールを含むコンピュータシス
テムの全体的な構成例ブロック図である。

【図８】上記ＳＤＲＡＭにおけるモードレジスタの構成
説明図である。

【符号の説明】

１１〜１４ＳＤＲＡＭ１５パリティ用ＳＤＲＡＭ１０１〜１０３マルチプレクサ２００〜２０３データ入力バッファ３００〜３０３データ出力バッファ４００〜４０３出力ゲート５００〜５０３入力ゲート６００〜６０３ＤＱＭバッファ７００〜７０３入力制御回路８００〜８０３出力制御回路２００Ａ，２００Ｂメモリアレイ２０１Ａ，２０１Ｂロウデコーダ２０３Ａ，２０３Ｂカラムデコーダ２０５カラムアドレスバッファ２０６ロウアドレスバッファ２０７カラムアドレスカウンタ２０８リフレッシュカウンタ２１０入出力部２１２コントローラ３００モードレジスタＩ／Ｏ０〜Ｉ／Ｏ３入出力バッファＤＱＭ０〜ＤＱＭ３データマスク端子３１０ＣＰＵ３２０ＲＡＭ３４０ＲＯＭ３５０周辺装置制御部３６０表示制御部３７０ＣＲＴディスプレイ３８０外部記憶装置３９０キーボード

Claims

【特許請求の範囲】

【請求項１】複数ビット構成のデータ入出力端子を有
し、上記データ入出力端子からのデータ入出力動作がク
ロックに同期されるＳＤＲＡＭにおいて、上記データ入出力端子に対応して複数設けられたデータ
マスク信号端子と、上記データマスク端子に対応して設けられ、外部から個
々のデータマスク信号端子に与えられた信号の論理に応
じて、対応するデータ入出力端子からのデータ入出力を
個別的に制御可能な制御回路とを含むことを特徴とする
ＳＤＲＡＭ。
【請求項２】上記複数のデータマスク端子のうち特定
の端子からの信号を、他のデータマスク端子からの信号
に代えて、当該他のデータマスク端子に対応する上記制
御回路に供給可能な切換え回路を含む請求項１記載のＳ
ＤＲＡＭ。
【請求項３】単一のボードに複数のＳＤＲＡＭが搭載
され、上記複数のＳＤＲＡＭの組合わせにより、個々の
ＳＤＲＡＭのデータ入出力ビット数を越えるビット構成
のデータに対応可能なメモリモジュールにおいて、入出力されるデータのパリティチェックのためのパリテ
ィビット専用の記憶手段を含み、この記憶手段として、
請求項１又は２記載のＳＤＲＡＭを適用したことを特徴
とするメモリモジュール。
【請求項４】メインメモリと、上記メインメモリをア
クセス可能な中央処理装置とを含むデータ処理装置にお
いて、上記メインメモリとして請求項３記載のメモリモジュー
ルを適用したことを特徴とするデータ処理装置。