JPH09320258A - Sdram、メモリモジュール、及びデータ処理装置 - Google Patents
Sdram、メモリモジュール、及びデータ処理装置Info
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- JPH09320258A JPH09320258A JP8133040A JP13304096A JPH09320258A JP H09320258 A JPH09320258 A JP H09320258A JP 8133040 A JP8133040 A JP 8133040A JP 13304096 A JP13304096 A JP 13304096A JP H09320258 A JPH09320258 A JP H09320258A
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Abstract
(57)【要約】
【課題】 パリティ機能付きメモリモジュールのコスト
低下を図るための技術を提供することにある。 【解決手段】 データ入出力端子I/O0〜I/O3に
対応して複数設けられたデータマスク信号端子DQM0
〜DQM3と、外部から個々のデータマスク端子に与え
られた信号の論理に応じて、対応するデータ入出力端子
からのデータ入出力を制御可能な入力制御回路700〜
703、出力制御回路800〜803とを含んでSDR
AMを形成する。そのようなSDRAMをパリティ専用
として使い、他のSDRAMとしてパリティ機能を持た
ない安価ものを複数個適用することにより、メモリモジ
ュールのコスト低減を図る。
低下を図るための技術を提供することにある。 【解決手段】 データ入出力端子I/O0〜I/O3に
対応して複数設けられたデータマスク信号端子DQM0
〜DQM3と、外部から個々のデータマスク端子に与え
られた信号の論理に応じて、対応するデータ入出力端子
からのデータ入出力を制御可能な入力制御回路700〜
703、出力制御回路800〜803とを含んでSDR
AMを形成する。そのようなSDRAMをパリティ専用
として使い、他のSDRAMとしてパリティ機能を持た
ない安価ものを複数個適用することにより、メモリモジ
ュールのコスト低減を図る。
Description
【0001】
【発明の属する技術分野】本発明は、外部クロックに同
期動作可能なシンクロナス・ダイナミック・ランダム・
アクセス・メモリ(SDRAMと略記する)に関し、例
えばコンピュータシステム等のデータ処理装置のメイン
メモリに適用して有効な技術に関する。
期動作可能なシンクロナス・ダイナミック・ランダム・
アクセス・メモリ(SDRAMと略記する)に関し、例
えばコンピュータシステム等のデータ処理装置のメイン
メモリに適用して有効な技術に関する。
【0002】
【従来の技術】半導体記憶装置の一例とされるDRAM
は、昭和59年11月30日に株式会社オーム社から発
行された「LSIハンドブック(第486頁〜)」にも
記載されているように、アドレスバッファ、デコーダ、
センス増幅器などの周辺回路にはクロックに同期して動
作するダイナミック型の回路が用いられ、消費電力の低
下が図られている。DRAMでは、1〜3相の外部クロ
ックが必要とされ、これらのクロックに基づいて内部回
路クロックを発生させて周辺回路を制御、あるいは駆動
するようにしている。そのようなDRAMにおいては、
ランダムアクセスが主体であり、アクセス毎にロウアド
レス、カラムアドレスの読み込みを順次行うことによ
り、メモリセルが選択される。周辺回路の各部は、メモ
リセルの情報破壊を防ぐため、行選択、メモリセル情報
の検出、列選択の手順に従うように内部クロックによっ
て制御される。通常のDRAMはシステムに搭載された
状態で、システムクロックに非同期で、リードライト動
作が行われるが、それに対して、システムクロックに同
期して動作される半導体記憶装置として、SDRAMが
ある。このSDRAMは、クロックに同期してデータ、
アドレス、制御信号を入出力できるため、DRAMと同
様の大容量メモリをSRAMに匹敵する高速動作させる
ことが可能であり、また、選択された1本のワード線に
対して幾つのデータをアクセスするかをバーストレング
スによって指定することによって、内蔵カラムアドレス
カウンタで順次カラム系の選択状態を切換えていって複
数個のデータを連続的にリード又はライトできる。
は、昭和59年11月30日に株式会社オーム社から発
行された「LSIハンドブック(第486頁〜)」にも
記載されているように、アドレスバッファ、デコーダ、
センス増幅器などの周辺回路にはクロックに同期して動
作するダイナミック型の回路が用いられ、消費電力の低
下が図られている。DRAMでは、1〜3相の外部クロ
ックが必要とされ、これらのクロックに基づいて内部回
路クロックを発生させて周辺回路を制御、あるいは駆動
するようにしている。そのようなDRAMにおいては、
ランダムアクセスが主体であり、アクセス毎にロウアド
レス、カラムアドレスの読み込みを順次行うことによ
り、メモリセルが選択される。周辺回路の各部は、メモ
リセルの情報破壊を防ぐため、行選択、メモリセル情報
の検出、列選択の手順に従うように内部クロックによっ
て制御される。通常のDRAMはシステムに搭載された
状態で、システムクロックに非同期で、リードライト動
作が行われるが、それに対して、システムクロックに同
期して動作される半導体記憶装置として、SDRAMが
ある。このSDRAMは、クロックに同期してデータ、
アドレス、制御信号を入出力できるため、DRAMと同
様の大容量メモリをSRAMに匹敵する高速動作させる
ことが可能であり、また、選択された1本のワード線に
対して幾つのデータをアクセスするかをバーストレング
スによって指定することによって、内蔵カラムアドレス
カウンタで順次カラム系の選択状態を切換えていって複
数個のデータを連続的にリード又はライトできる。
【0003】
【発明が解決しようとする課題】SDRAMはデータの
リード・ライトが高速であることから、それをコンピュ
ータシステムのメインメモリに利用することは非常に有
効とされる。そしてその場合においてメインメモリで扱
われるデータの信頼性を高めるため、パリティ機能が必
須とと考えられる。コンピュータシステムのメインメモ
リとしては、単一のボードに複数個のSDRAMを搭載
して形成されたメモリモジュールとして適用するのがコ
スト的に有利である。
リード・ライトが高速であることから、それをコンピュ
ータシステムのメインメモリに利用することは非常に有
効とされる。そしてその場合においてメインメモリで扱
われるデータの信頼性を高めるため、パリティ機能が必
須とと考えられる。コンピュータシステムのメインメモ
リとしては、単一のボードに複数個のSDRAMを搭載
して形成されたメモリモジュールとして適用するのがコ
スト的に有利である。
【0004】例えば、パリティビットを備えたSDRA
Mが×9ビット(データ入出力を9ビット単位で行い得
ることを意味する)であり、そのようなSDRAMを4
個組合わせることにより、36ビットバスに対応するメ
モリモジュールを形成することができる。この場合、パ
リティビットは各SDRAM1個当り1ビットとされ、
上記36ビットバスのうち、4ビットがパリティビット
用とされる。
Mが×9ビット(データ入出力を9ビット単位で行い得
ることを意味する)であり、そのようなSDRAMを4
個組合わせることにより、36ビットバスに対応するメ
モリモジュールを形成することができる。この場合、パ
リティビットは各SDRAM1個当り1ビットとされ、
上記36ビットバスのうち、4ビットがパリティビット
用とされる。
【0005】しかしながら、パリティビットを備えたS
DRAMは、それを有しないものに比べて高価であるか
ら、そのような高価なSDRAMを4個組合わせてメモ
リモジュールを形成するのはメモリモジュールのコスト
低下を阻害する。
DRAMは、それを有しないものに比べて高価であるか
ら、そのような高価なSDRAMを4個組合わせてメモ
リモジュールを形成するのはメモリモジュールのコスト
低下を阻害する。
【0006】本発明の目的は、パリティ機能付きメモリ
モジュールのコスト低下を図るための技術を提供するこ
とにある。
モジュールのコスト低下を図るための技術を提供するこ
とにある。
【0007】そのような技術によってコスト低下が図ら
れたメモリモジュールをメインメモリとして備えたデー
タ処理装置を提供することにある。
れたメモリモジュールをメインメモリとして備えたデー
タ処理装置を提供することにある。
【0008】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【0009】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【0010】すなわち、データ入出力端子(I/O0〜
I/O3)に対応して複数設けられたデータマスク信号
端子(DQM0〜DQM3)と、外部から個々のデータ
マスク端子に与えられた信号の論理に応じて、対応する
データ入出力端子からのデータ入出力を個別的に制御可
能な制御回路(700〜703,800〜803)とを
含んでSDRAMを構成する。それによれば、複数個の
SDRAMを組合わせてメモリモジュールを形成する場
合において、それをパリティ専用として1つ使うことに
より、他のSDRAMとしてパリティ機能を持たない安
価ものを適用することができる。このことが、パリティ
機能付きメモリモジュールのコスト低下を達成する。
I/O3)に対応して複数設けられたデータマスク信号
端子(DQM0〜DQM3)と、外部から個々のデータ
マスク端子に与えられた信号の論理に応じて、対応する
データ入出力端子からのデータ入出力を個別的に制御可
能な制御回路(700〜703,800〜803)とを
含んでSDRAMを構成する。それによれば、複数個の
SDRAMを組合わせてメモリモジュールを形成する場
合において、それをパリティ専用として1つ使うことに
より、他のSDRAMとしてパリティ機能を持たない安
価ものを適用することができる。このことが、パリティ
機能付きメモリモジュールのコスト低下を達成する。
【0011】上記複数のデータマスク端子のうち特定の
端子(DQM0)からの信号を、他のデータマスク端子
(DQM1〜DQM3)からの信号に代えて、当該他の
データマスク端子に対応する上記制御回路に供給可能な
切換え回路(101,103)を設けることができる。
それによれば、同一のSDRAMにおいて、通常のSD
RAMとしての第1モードと、パリティ用SDRAMと
しての第2モードとの選択的切換えを達成する。そのよ
うなSDRAMを含んでメモリモジュールを構成し、さ
らに、そのようなメモリモジュールをメインメモリとし
てデータ処理装置を形成する。
端子(DQM0)からの信号を、他のデータマスク端子
(DQM1〜DQM3)からの信号に代えて、当該他の
データマスク端子に対応する上記制御回路に供給可能な
切換え回路(101,103)を設けることができる。
それによれば、同一のSDRAMにおいて、通常のSD
RAMとしての第1モードと、パリティ用SDRAMと
しての第2モードとの選択的切換えを達成する。そのよ
うなSDRAMを含んでメモリモジュールを構成し、さ
らに、そのようなメモリモジュールをメインメモリとし
てデータ処理装置を形成する。
【0012】
【発明の実施の形態】図7には、本発明にかかるデータ
処理装置の一例であるコンピュータシステムが示され
る。
処理装置の一例であるコンピュータシステムが示され
る。
【0013】このコンピュータシステムは、システムバ
スBUSを介して、CPU(中央処理装置)310、R
AM(ランダム・アクセス・メモリ)320、ROM
(リード・オンリ・メモリ)340、周辺装置制御部3
50、表示制御部360などが、互いに信号のやり取り
可能に結合され、予め定められたプログラムに従って所
定のデータ処理を行うコンピュータシステムとして構成
される。上記CPU310は、本システムの論理的中核
とされ、主として、アドレス指定、情報の読出しと書込
み、データの演算、命令のシーケンス、割り込の受付
け、記憶装置と入出力装置との情報交換の起動等の機能
を有し、演算制御部や、バス制御部、メモリアクセス制
御部などから構成される。上記RAM320や、ROM
340は内部記憶装置として位置付けられている。RA
M320には、CPU310での計算や制御に必要なプ
ログラムやデータが格納され、メインメモリとも称され
る。周辺装置制御部350によって、外部憶装置380
の動作制御や、キーボード390などからの情報入力制
御が行われる。また、上記表示制御部360によって、
CRTディスプレイ370への情報表示制御が行われ
る。
スBUSを介して、CPU(中央処理装置)310、R
AM(ランダム・アクセス・メモリ)320、ROM
(リード・オンリ・メモリ)340、周辺装置制御部3
50、表示制御部360などが、互いに信号のやり取り
可能に結合され、予め定められたプログラムに従って所
定のデータ処理を行うコンピュータシステムとして構成
される。上記CPU310は、本システムの論理的中核
とされ、主として、アドレス指定、情報の読出しと書込
み、データの演算、命令のシーケンス、割り込の受付
け、記憶装置と入出力装置との情報交換の起動等の機能
を有し、演算制御部や、バス制御部、メモリアクセス制
御部などから構成される。上記RAM320や、ROM
340は内部記憶装置として位置付けられている。RA
M320には、CPU310での計算や制御に必要なプ
ログラムやデータが格納され、メインメモリとも称され
る。周辺装置制御部350によって、外部憶装置380
の動作制御や、キーボード390などからの情報入力制
御が行われる。また、上記表示制御部360によって、
CRTディスプレイ370への情報表示制御が行われ
る。
【0014】上記RAM320には、外部クロックに同
期動作可能なシンクロナス・ダイナミック・ランダム・
アクセス・メモリ(SDRAM)が複数個結合されて成
るメモリモジュールが適用される。上記メモリモジュー
ルは、特に制限されないが、図1に示されるように、4
個のSDRAM11〜14と、パリティ用SDRAM1
5とが、単一のボードに結合されて成る。SDRAM1
1〜14は、それぞれ×8ビット構成、パリティ用SD
RAM15は×4ビット構成とされる。パリティビット
専用のSDRAM15が設けられていることから、SD
RAM11〜14にはパリティ機能を持たない安価なS
DRAMが適用される。そのようなSDRAM11〜1
4、及びパリティ用SDRAM15が結合されることに
よって、入出力のビット構成は36ビットとされる。こ
のうち、32ビットがデータ用として、残り4ビットが
パリティビット用とされる。図7に示されるバスBUS
は36ビット構成であり、図1に示されるメモリモジュ
ールは、そのモジュールの縁辺部に形成された端子群を
介して上記バスBUSに結合される。
期動作可能なシンクロナス・ダイナミック・ランダム・
アクセス・メモリ(SDRAM)が複数個結合されて成
るメモリモジュールが適用される。上記メモリモジュー
ルは、特に制限されないが、図1に示されるように、4
個のSDRAM11〜14と、パリティ用SDRAM1
5とが、単一のボードに結合されて成る。SDRAM1
1〜14は、それぞれ×8ビット構成、パリティ用SD
RAM15は×4ビット構成とされる。パリティビット
専用のSDRAM15が設けられていることから、SD
RAM11〜14にはパリティ機能を持たない安価なS
DRAMが適用される。そのようなSDRAM11〜1
4、及びパリティ用SDRAM15が結合されることに
よって、入出力のビット構成は36ビットとされる。こ
のうち、32ビットがデータ用として、残り4ビットが
パリティビット用とされる。図7に示されるバスBUS
は36ビット構成であり、図1に示されるメモリモジュ
ールは、そのモジュールの縁辺部に形成された端子群を
介して上記バスBUSに結合される。
【0015】図6には上記パリティ用SDRAM15の
構成例が示される。
構成例が示される。
【0016】図6に示されるパリティ用SDRAM15
は、特に制限されないが、公知の半導体集積回路製造技
術によって単結晶シリコン基板のような一つの半導体基
板に形成され、メモリバンクAを構成するメモリアレイ
200AとメモリバンクBを構成するメモリアレイ20
0Bを備える。それぞれのメモリアレイ200A,20
0Bは、マトリクス配置されたダイナミック型のメモリ
セルを備え、図に従えば、同一列に配置されたメモリセ
ルの選択端子は列毎のワード線(図示せず)に結合さ
れ、同一行に配置されたメモリセルのデータ入出力端子
は行毎に相補データ線(図示せず)に結合される。
は、特に制限されないが、公知の半導体集積回路製造技
術によって単結晶シリコン基板のような一つの半導体基
板に形成され、メモリバンクAを構成するメモリアレイ
200AとメモリバンクBを構成するメモリアレイ20
0Bを備える。それぞれのメモリアレイ200A,20
0Bは、マトリクス配置されたダイナミック型のメモリ
セルを備え、図に従えば、同一列に配置されたメモリセ
ルの選択端子は列毎のワード線(図示せず)に結合さ
れ、同一行に配置されたメモリセルのデータ入出力端子
は行毎に相補データ線(図示せず)に結合される。
【0017】上記メモリアレイ200Aの図示しないワ
ード線はロウデコーダ201Aによるロウアドレス信号
のデコード結果に従って1本が選択レベルに駆動され
る。メモリアレイ200Aの図示しない相補データ線は
センスアンプ及びカラム選択回路202Aに結合され
る。センスアンプ及びカラム選択回路202Aにおける
センスアンプは、メモリセルからのデータ読出しによっ
てそれぞれの相補データ線に現れる微小電位差を検出し
て増幅する増幅回路である。それにおけるカラムスイッ
チ回路は、相補データ線を各別に選択して相補共通デー
タ線に導通させるためのスイッチ回路である。カラムス
イッチ回路はカラムデコーダ203Aによるカラムアド
レス信号のデコード結果に従って選択動作される。メモ
リアレイ200B側にも同様にロウデコーダ201B,
センスアンプ及びカラム選択回路202B,カラムデコ
ーダ203Bが設けられる。上記相補共通データ線20
4は、入出力部210を介してデータ入出力端子I/O
0〜I/O3に接続される。また、この入出力部210
には、外部からデータマスク信号を取込むためのデータ
マスク信号端子DQM0〜DQM3が設けられている。
尚、入出力部210については後に詳述する。外部から
上記データマスク信号端子DQM0〜DQM3に与えら
れた信号の論理に応じて、対応するデータ入出力端子か
らのデータ入出力が制御されるようになっている。例え
ば、上記データマスク信号端子DQM0〜DQM3のい
ずれかがローレベルにされると、入出力端子I/O0〜
I/O3のうち該当するビットでのデータ入出力が制限
される。
ード線はロウデコーダ201Aによるロウアドレス信号
のデコード結果に従って1本が選択レベルに駆動され
る。メモリアレイ200Aの図示しない相補データ線は
センスアンプ及びカラム選択回路202Aに結合され
る。センスアンプ及びカラム選択回路202Aにおける
センスアンプは、メモリセルからのデータ読出しによっ
てそれぞれの相補データ線に現れる微小電位差を検出し
て増幅する増幅回路である。それにおけるカラムスイッ
チ回路は、相補データ線を各別に選択して相補共通デー
タ線に導通させるためのスイッチ回路である。カラムス
イッチ回路はカラムデコーダ203Aによるカラムアド
レス信号のデコード結果に従って選択動作される。メモ
リアレイ200B側にも同様にロウデコーダ201B,
センスアンプ及びカラム選択回路202B,カラムデコ
ーダ203Bが設けられる。上記相補共通データ線20
4は、入出力部210を介してデータ入出力端子I/O
0〜I/O3に接続される。また、この入出力部210
には、外部からデータマスク信号を取込むためのデータ
マスク信号端子DQM0〜DQM3が設けられている。
尚、入出力部210については後に詳述する。外部から
上記データマスク信号端子DQM0〜DQM3に与えら
れた信号の論理に応じて、対応するデータ入出力端子か
らのデータ入出力が制御されるようになっている。例え
ば、上記データマスク信号端子DQM0〜DQM3のい
ずれかがローレベルにされると、入出力端子I/O0〜
I/O3のうち該当するビットでのデータ入出力が制限
される。
【0018】アドレス入力端子A0〜A11から供給さ
れるロウアドレス信号とカラムアドレス信号はカラムア
ドレスバッファ205とロウアドレスバッファ206に
アドレスマルチプレクス形式で取り込まれる。供給され
たアドレス信号はそれぞれのバッファが保持する。ロウ
アドレスバッファ206は、リフレッシュ動作モードに
おいて、リフレッシュカウンタ208から出力されるリ
フレッシュアドレス信号をロウアドレス信号として取り
込む。カラムアドレスバッファ205の出力はカラムア
ドレスカウンタ207のプリセットデータとして供給さ
れ、カラムアドレスカウンタ207は、動作モードに応
じて、上記プリセットデータとしてのカラムアドレス信
号、又はそのカラムアドレス信号を順次インクリメント
した値を、カラムデコーダ203A,203Bに向けて
出力する。
れるロウアドレス信号とカラムアドレス信号はカラムア
ドレスバッファ205とロウアドレスバッファ206に
アドレスマルチプレクス形式で取り込まれる。供給され
たアドレス信号はそれぞれのバッファが保持する。ロウ
アドレスバッファ206は、リフレッシュ動作モードに
おいて、リフレッシュカウンタ208から出力されるリ
フレッシュアドレス信号をロウアドレス信号として取り
込む。カラムアドレスバッファ205の出力はカラムア
ドレスカウンタ207のプリセットデータとして供給さ
れ、カラムアドレスカウンタ207は、動作モードに応
じて、上記プリセットデータとしてのカラムアドレス信
号、又はそのカラムアドレス信号を順次インクリメント
した値を、カラムデコーダ203A,203Bに向けて
出力する。
【0019】コントローラ212は、特に制限されない
が、クロック信号CLK、クロックイネーブル信号CK
E、チップセレクト信号CS*(記号*はローイネーブ
ル又は信号反転を意味する)、カラムアドレスストロー
ブ信号CAS*、ロウアドレスストローブ信号RAS
*、及びライトイネーブル信号WE*などの外部制御信
号と、アドレス入力端子A0〜A11からの制御データ
などが供給され、それら信号のレベルや変化のタイミン
グなどに基づいてSDRAMの動作モード及び上記回路
ブロックの動作を制御するための内部タイミング信号を
形成するもので、そのためのコントロールロジック(図
示せず)とモードレジスタ300を備える。上記クロッ
ク信号CLK、クロックイネーブル信号CKEや、チッ
プセレクト信号CS*などの各種制御信号は、CPU3
1からシステムバスBUSを介して伝達される。
が、クロック信号CLK、クロックイネーブル信号CK
E、チップセレクト信号CS*(記号*はローイネーブ
ル又は信号反転を意味する)、カラムアドレスストロー
ブ信号CAS*、ロウアドレスストローブ信号RAS
*、及びライトイネーブル信号WE*などの外部制御信
号と、アドレス入力端子A0〜A11からの制御データ
などが供給され、それら信号のレベルや変化のタイミン
グなどに基づいてSDRAMの動作モード及び上記回路
ブロックの動作を制御するための内部タイミング信号を
形成するもので、そのためのコントロールロジック(図
示せず)とモードレジスタ300を備える。上記クロッ
ク信号CLK、クロックイネーブル信号CKEや、チッ
プセレクト信号CS*などの各種制御信号は、CPU3
1からシステムバスBUSを介して伝達される。
【0020】クロック信号CLKはパリティ用SDRA
M15のマスタクロックとされる。チップセレクト信号
CS*はそのローレベルによってコマンド入力サイクル
の開始を指示する。チップセレクト信号CS*がハイレ
ベルのとき(チップ非選択状態)、その他の信号入力は
意味を持たない。ただし、メモリバンクの選択状態やバ
ースト動作などの内部動作はチップ非選択状態への変化
によって影響されない。RAS*,CAS*,WE*の
各信号は、コマンドサイクルを定義するときに有意の信
号とされる。クロックイネーブル信号CKEは次のクロ
ック信号の有効性を指示する信号であり、当該信号CK
Eがハイレベルであれば次のクロック信号CLKの立ち
上がりエッジが有効とされ、ローレベルのときは無効と
される。上記ロウアドレス信号は、クロック信号CLK
の立ち上がりエッジに同期するロウアドレスストローブ
・バンクアクティブコマンドサイクルにおける端子A0
〜A11のレベルによって定義される。
M15のマスタクロックとされる。チップセレクト信号
CS*はそのローレベルによってコマンド入力サイクル
の開始を指示する。チップセレクト信号CS*がハイレ
ベルのとき(チップ非選択状態)、その他の信号入力は
意味を持たない。ただし、メモリバンクの選択状態やバ
ースト動作などの内部動作はチップ非選択状態への変化
によって影響されない。RAS*,CAS*,WE*の
各信号は、コマンドサイクルを定義するときに有意の信
号とされる。クロックイネーブル信号CKEは次のクロ
ック信号の有効性を指示する信号であり、当該信号CK
Eがハイレベルであれば次のクロック信号CLKの立ち
上がりエッジが有効とされ、ローレベルのときは無効と
される。上記ロウアドレス信号は、クロック信号CLK
の立ち上がりエッジに同期するロウアドレスストローブ
・バンクアクティブコマンドサイクルにおける端子A0
〜A11のレベルによって定義される。
【0021】端子A11からの入力は、上記ロウアドレ
スストローブ・バンクアクティブコマンドサイクルにお
いてバンク選択信号とみなされる。すなわち、A11の
入力がローレベルのときはメモリバンクAが選択され、
ハイレベルのときはメモリバンクBが選択される。メモ
リバンクの選択制御は、特に制限されないが、選択メモ
リバンク側のロウデコーダのみの活性化、非選択メモリ
バンク側のカラムスイッチ回路の全非選択、選択メモリ
バンク側のみの入出力部210への接続などの処理によ
って行うことができる。
スストローブ・バンクアクティブコマンドサイクルにお
いてバンク選択信号とみなされる。すなわち、A11の
入力がローレベルのときはメモリバンクAが選択され、
ハイレベルのときはメモリバンクBが選択される。メモ
リバンクの選択制御は、特に制限されないが、選択メモ
リバンク側のロウデコーダのみの活性化、非選択メモリ
バンク側のカラムスイッチ回路の全非選択、選択メモリ
バンク側のみの入出力部210への接続などの処理によ
って行うことができる。
【0022】プリチャージコマンドサイクルにおける端
子A11の入力は相補データ線などに対するプリチャー
ジ動作の態様を指示し、そのハイレベルはプリチャージ
の対象が双方のメモリバンクであることを指示し、その
ローレベルは、A11で指示されている一方のメモリバ
ンクがプリチャージ対象であることを指示する。上記カ
ラムアドレス信号は、クロック信号CLKの立ち上がり
エッジに同期するリード又はライトコマンドサイクルに
おける端子A0〜A7のレベルによって定義される。そ
して、このようにして定義されたカラムアドレスはバー
ストアクセスのスタートアドレスとされる。
子A11の入力は相補データ線などに対するプリチャー
ジ動作の態様を指示し、そのハイレベルはプリチャージ
の対象が双方のメモリバンクであることを指示し、その
ローレベルは、A11で指示されている一方のメモリバ
ンクがプリチャージ対象であることを指示する。上記カ
ラムアドレス信号は、クロック信号CLKの立ち上がり
エッジに同期するリード又はライトコマンドサイクルに
おける端子A0〜A7のレベルによって定義される。そ
して、このようにして定義されたカラムアドレスはバー
ストアクセスのスタートアドレスとされる。
【0023】図2にはモードレジスタ300の構成例が
示される。
示される。
【0024】特に制限されないが、モードレジスタ30
0は、動作モードレジスタ300A、及びテストモード
レジスタ300Bを含み、モードセット信号がローレベ
ルにアサートされることによって、情報のセット(保
持)が可能とされる。特に制限されないが、動作モード
レジスタ300A、テストモードレジスタ300Bはい
ずれも12ビット構成とされる。7番目の信号A7はイ
ネーブルビットとされ、このイネーブルビットの状態に
よって、テストモードレジスタ300Bへの設定と、動
作モードレジスタ300Aへの設定が選択される。例え
ば、チップセレクト信号CS*、ロウアドレスストロー
ブ信号RAS*、カラムアドレスストローブ信号CAS
*、ライトイネーブル信号WE*、及び信号A7の全て
がローレベルの場合、動作モードレジスタ300Aへの
設定が可能とされる。このとき、テストモードレジスタ
300Bはリセットされる。また、チップセレクト信号
CS*、ロウアドレスストローブ信号RAS*、カラム
アドレスストローブ信号CAS*、ライトイネーブル信
号WE*がローレベルとされ、信号A7がハイレベルの
場合、テストモードレジスタ300Bへの設定が可能と
される。
0は、動作モードレジスタ300A、及びテストモード
レジスタ300Bを含み、モードセット信号がローレベ
ルにアサートされることによって、情報のセット(保
持)が可能とされる。特に制限されないが、動作モード
レジスタ300A、テストモードレジスタ300Bはい
ずれも12ビット構成とされる。7番目の信号A7はイ
ネーブルビットとされ、このイネーブルビットの状態に
よって、テストモードレジスタ300Bへの設定と、動
作モードレジスタ300Aへの設定が選択される。例え
ば、チップセレクト信号CS*、ロウアドレスストロー
ブ信号RAS*、カラムアドレスストローブ信号CAS
*、ライトイネーブル信号WE*、及び信号A7の全て
がローレベルの場合、動作モードレジスタ300Aへの
設定が可能とされる。このとき、テストモードレジスタ
300Bはリセットされる。また、チップセレクト信号
CS*、ロウアドレスストローブ信号RAS*、カラム
アドレスストローブ信号CAS*、ライトイネーブル信
号WE*がローレベルとされ、信号A7がハイレベルの
場合、テストモードレジスタ300Bへの設定が可能と
される。
【0025】動作モードレジスタ300Aにおいて、特
に制限されないが、ビット0〜6までが動作モード設定
エリアとされる。動作モード設定エリアに設定される動
作モード情報としては、バースト長、バーストタイプ
(BT)、及びカラムアドレスストローブ信号CAS*
がアサートされてから何サイクル目にデータ出力が行わ
れるかを示すCASレイテンシなどが含まれる。バース
ト長は最大8種類とされ、バーストタイプは最大2種類
とされ、CASレイテンシは最大8種類とされる。バー
スト長は、ビット0〜2にセットされ、バーストタイプ
はビット3に設定され、CASレイテンシはビット4〜
6にセットされる。セットされた動作モード情報はコン
トロール系回路85に伝達される。このコントロール系
回路85は、図1に示されるコントローラ212の一部
とされ、上記動作モードレジスタ300Aにセットされ
た動作モード情報に基づいて各部の動作制御が行われ
る。
に制限されないが、ビット0〜6までが動作モード設定
エリアとされる。動作モード設定エリアに設定される動
作モード情報としては、バースト長、バーストタイプ
(BT)、及びカラムアドレスストローブ信号CAS*
がアサートされてから何サイクル目にデータ出力が行わ
れるかを示すCASレイテンシなどが含まれる。バース
ト長は最大8種類とされ、バーストタイプは最大2種類
とされ、CASレイテンシは最大8種類とされる。バー
スト長は、ビット0〜2にセットされ、バーストタイプ
はビット3に設定され、CASレイテンシはビット4〜
6にセットされる。セットされた動作モード情報はコン
トロール系回路85に伝達される。このコントロール系
回路85は、図1に示されるコントローラ212の一部
とされ、上記動作モードレジスタ300Aにセットされ
た動作モード情報に基づいて各部の動作制御が行われ
る。
【0026】図2には上記入出力部210の構成例が示
される。
される。
【0027】入出力部210は、データ入出力端子I/
O0〜I/O3にそれぞれ対応してデータ入力バッファ
200〜203、データ出力バッファ300〜301、
入力ゲート400〜403、出力ゲート500〜503
が設けられる。また、データ入出力端子I/O0〜I/
O3に対応して、データマスク端子DQM0〜DQM3
が設けられ、このデータマスク端子DQM0〜DQM3
に対応して、DQMバッファ600〜603、入力制御
回路700〜703、出力制御回路800〜803が設
けられる。尚、図2においては入出力端子I/O2に対
応する回路、及びデータマスク端子DQM2に対応する
回路が省略されている。
O0〜I/O3にそれぞれ対応してデータ入力バッファ
200〜203、データ出力バッファ300〜301、
入力ゲート400〜403、出力ゲート500〜503
が設けられる。また、データ入出力端子I/O0〜I/
O3に対応して、データマスク端子DQM0〜DQM3
が設けられ、このデータマスク端子DQM0〜DQM3
に対応して、DQMバッファ600〜603、入力制御
回路700〜703、出力制御回路800〜803が設
けられる。尚、図2においては入出力端子I/O2に対
応する回路、及びデータマスク端子DQM2に対応する
回路が省略されている。
【0028】データ入出力端子I/O0〜I/O3に対
応する回路、及びデータマスク端子DQM0〜DQM3
に対応する回路は、それぞれ同一構成とされるため、以
下の説明では、データ入出力端子I/O0に対応する回
路、及びデータマスク端子DQM0に対応する回路につ
いて詳述する。
応する回路、及びデータマスク端子DQM0〜DQM3
に対応する回路は、それぞれ同一構成とされるため、以
下の説明では、データ入出力端子I/O0に対応する回
路、及びデータマスク端子DQM0に対応する回路につ
いて詳述する。
【0029】データ入出力端子I/O0にはデータ入力
バッファ200の入力端子及びデータ出力バッファ30
0の出力端子が結合される。データ入出力端子I/O0
から入力されたデータはデータ入力バッファ200を介
してゲート400に伝達される。ゲート500の出力デ
ータはデータ出力バッファ300を介して入出力端子I
/O0から外部出力される。データマスク信号は、DQ
Mバッファ600を介して入力回路700、及び出力制
御回路800に伝達される。データ入力バッファ20
0、データ出力バッファ300、DQMバッファ600
にはクロック信号CLKが入力され、データの取込み、
データ出力、及びデータマスク信号の取込みが上記クロ
ック信号CLKに同期して行われる。また、この入力回
路700、及び出力制御回路800には、上記コントロ
ーラ212からのリード信号φR、及びライト信号φW
が入力されるようになっている。
バッファ200の入力端子及びデータ出力バッファ30
0の出力端子が結合される。データ入出力端子I/O0
から入力されたデータはデータ入力バッファ200を介
してゲート400に伝達される。ゲート500の出力デ
ータはデータ出力バッファ300を介して入出力端子I
/O0から外部出力される。データマスク信号は、DQ
Mバッファ600を介して入力回路700、及び出力制
御回路800に伝達される。データ入力バッファ20
0、データ出力バッファ300、DQMバッファ600
にはクロック信号CLKが入力され、データの取込み、
データ出力、及びデータマスク信号の取込みが上記クロ
ック信号CLKに同期して行われる。また、この入力回
路700、及び出力制御回路800には、上記コントロ
ーラ212からのリード信号φR、及びライト信号φW
が入力されるようになっている。
【0030】データマスク端子DQM0に与えられたデ
ータマスク信号がハイレベルの場合において、もし、コ
ントローラ212からのリード信号φRがハイレベルの
とき、出力制御回路800の出力信号DOE0がハイレ
ベルにされて、ゲート500が活性化される。このと
き、図6に示されるセンスアンプ及びカラム選択回路2
02A又は202Bからの出力データDout0が、ゲ
ート500及びデータ出力バッファ300を介してデー
タ入出力端子I/O0から外部出力される。しかし、デ
ータマスク端子DQM0に与えられたデータマスク信号
がローレベルの場合には、出力制御回路800からの出
力信号DOE0がローレベルとなり、ゲート500が閉
じた状態とされるので、上記センスアンプ及びカラム選
択回路202A又は202Bからの出力データDout
0は外部出力されない。データ入出力端子I/O0から
のデータ取込みの場合も同様に制御される。すなわち、
データマスク端子DQM0がハイレベルの場合におい
て、もし、コントローラ212からのライト信号φWが
ハイレベルのとき、入力制御回路700の出力信号WT
E0がハイレベルにされてゲート400が開かれる。こ
のとき、データ入出力端子I/O0から入力されたデー
タが、データ入力バッファ200を介してゲート400
入力され、さらに入力データDin0として、図6に示
されるセンスアンプ及びカラム選択回路202A又は2
02Bに伝達される。
ータマスク信号がハイレベルの場合において、もし、コ
ントローラ212からのリード信号φRがハイレベルの
とき、出力制御回路800の出力信号DOE0がハイレ
ベルにされて、ゲート500が活性化される。このと
き、図6に示されるセンスアンプ及びカラム選択回路2
02A又は202Bからの出力データDout0が、ゲ
ート500及びデータ出力バッファ300を介してデー
タ入出力端子I/O0から外部出力される。しかし、デ
ータマスク端子DQM0に与えられたデータマスク信号
がローレベルの場合には、出力制御回路800からの出
力信号DOE0がローレベルとなり、ゲート500が閉
じた状態とされるので、上記センスアンプ及びカラム選
択回路202A又は202Bからの出力データDout
0は外部出力されない。データ入出力端子I/O0から
のデータ取込みの場合も同様に制御される。すなわち、
データマスク端子DQM0がハイレベルの場合におい
て、もし、コントローラ212からのライト信号φWが
ハイレベルのとき、入力制御回路700の出力信号WT
E0がハイレベルにされてゲート400が開かれる。こ
のとき、データ入出力端子I/O0から入力されたデー
タが、データ入力バッファ200を介してゲート400
入力され、さらに入力データDin0として、図6に示
されるセンスアンプ及びカラム選択回路202A又は2
02Bに伝達される。
【0031】同様に、データ入出力端子I/O1〜I/
O3に対応する回路、及びデータマスク端子DQM1〜
DQM3に対応する回路においても、上記の場合と同様
に作用する。
O3に対応する回路、及びデータマスク端子DQM1〜
DQM3に対応する回路においても、上記の場合と同様
に作用する。
【0032】このように、データ入出力端子I/O0〜
I/O3に対応して、データマスク端子DQM0〜DQ
M3が設けられ、このデータマスク端子DQM0〜DQ
M3に対応して、DQMバッファ600〜603、入力
制御回路700〜703、出力制御回路800〜803
が設けられ、入力制御回路700〜703及び出力制御
回路800〜803の出力信号に基づいて出力ゲート4
00〜403及び500〜503が動作制御されるの
で、データマスク端子DQM0〜DQM3により、入出
力端子単位でデータ入出力制御を行うことができる。従
って、図1に示されるRAM320において、SDRA
M11〜14のパリティビット用として、パリティ用S
DRAMの入出力ビットを1ビットづつ割当てられた場
合には、このメモリモジュールが適用されるコンピュー
タシステムでのメモリ使用状況に応じて、パリティビッ
トの設定が可能とされる。例えば、CPU310によっ
て、全てのSDRAM11〜14が使用されるとき、パ
リティ用SDRAM15においては、データマスク端子
DQM0〜DQM3の全てがハイレベルとされ、パリテ
ィは4ビットとされる。また、CPU310によってS
DRAM11,12が使用されるとき、パリティ用SD
RAM15においては、データマスク端子DQM0,D
QM1がハイレベルとされ、データマスク端子DQM
2,DQM3がローレベルとされることで、パリティは
2ビットとされる。
I/O3に対応して、データマスク端子DQM0〜DQ
M3が設けられ、このデータマスク端子DQM0〜DQ
M3に対応して、DQMバッファ600〜603、入力
制御回路700〜703、出力制御回路800〜803
が設けられ、入力制御回路700〜703及び出力制御
回路800〜803の出力信号に基づいて出力ゲート4
00〜403及び500〜503が動作制御されるの
で、データマスク端子DQM0〜DQM3により、入出
力端子単位でデータ入出力制御を行うことができる。従
って、図1に示されるRAM320において、SDRA
M11〜14のパリティビット用として、パリティ用S
DRAMの入出力ビットを1ビットづつ割当てられた場
合には、このメモリモジュールが適用されるコンピュー
タシステムでのメモリ使用状況に応じて、パリティビッ
トの設定が可能とされる。例えば、CPU310によっ
て、全てのSDRAM11〜14が使用されるとき、パ
リティ用SDRAM15においては、データマスク端子
DQM0〜DQM3の全てがハイレベルとされ、パリテ
ィは4ビットとされる。また、CPU310によってS
DRAM11,12が使用されるとき、パリティ用SD
RAM15においては、データマスク端子DQM0,D
QM1がハイレベルとされ、データマスク端子DQM
2,DQM3がローレベルとされることで、パリティは
2ビットとされる。
【0033】図1に示されるSDRAM11〜14に
は、パリティ機能を持たない通常の安価なSDRAMが
適用される。
は、パリティ機能を持たない通常の安価なSDRAMが
適用される。
【0034】SDRAM21,22,23,24は、基
本的にはパリティ用SDRAM15と同様に、図6に示
されるように構成される。しかし、入出力部210の構
成はパリティ用SDRAM15の場合と大幅に異なる。
すなわち、SDRAM21,22,23,24における
入出力部210は、図4に示されるように、入出力端子
I/O0〜I/O3及びそれに対応する回路は設けられ
ているものの、データマスク端子DQMの端子は1個で
あり、それに対応する回路として、DQMバッファ90
0、入力制御回路901、及び出力制御回路902が設
けられている。入力制御回路901の出力信号WTE
が、出力ゲート400〜403に同時に供給され、出力
制御回路902の出力信号DOEがゲート500〜50
3に同時に供給されるようになっている。そのため、一
つのデータマスク端子DQMに当てられたデータマスク
信号により、全てのI/Oの制御が同時に行われる。
本的にはパリティ用SDRAM15と同様に、図6に示
されるように構成される。しかし、入出力部210の構
成はパリティ用SDRAM15の場合と大幅に異なる。
すなわち、SDRAM21,22,23,24における
入出力部210は、図4に示されるように、入出力端子
I/O0〜I/O3及びそれに対応する回路は設けられ
ているものの、データマスク端子DQMの端子は1個で
あり、それに対応する回路として、DQMバッファ90
0、入力制御回路901、及び出力制御回路902が設
けられている。入力制御回路901の出力信号WTE
が、出力ゲート400〜403に同時に供給され、出力
制御回路902の出力信号DOEがゲート500〜50
3に同時に供給されるようになっている。そのため、一
つのデータマスク端子DQMに当てられたデータマスク
信号により、全てのI/Oの制御が同時に行われる。
【0035】図3には本実施形態例との比較対象とされ
るメモリモジュールが示される。
るメモリモジュールが示される。
【0036】図3に示されるメモリモジュール250
は、それぞれ×9ビット構成のSDRAM21,22,
23,24が、単一のボードに搭載されることにより、
36ビットバス対応のメモリモジュールとして構成され
ている。各SDRAM21〜24は、それぞれ1ビット
のパリティビットを備えている。このようにパリティビ
ットを備えたSDRAMは、パリティビットを有さない
SDRAMに比較して高価なものになる。そのため、図
3に示されるように、パリティ付きSDRAM21〜2
4を搭載して成るメモリモジュールは非常に高価にな
り、それを含むコンピュータシステムの低価格化を阻害
する。それに対して、図1に示されるメモリモジュール
では、パリティ用として専用のメモリを設け、データ用
の4個のSDRAM11〜14としては、パリティ機能
を有さない安価なSDRAMが適用されることから、図
3に示されるメモリモジュールより、安価に提供するこ
とができる。
は、それぞれ×9ビット構成のSDRAM21,22,
23,24が、単一のボードに搭載されることにより、
36ビットバス対応のメモリモジュールとして構成され
ている。各SDRAM21〜24は、それぞれ1ビット
のパリティビットを備えている。このようにパリティビ
ットを備えたSDRAMは、パリティビットを有さない
SDRAMに比較して高価なものになる。そのため、図
3に示されるように、パリティ付きSDRAM21〜2
4を搭載して成るメモリモジュールは非常に高価にな
り、それを含むコンピュータシステムの低価格化を阻害
する。それに対して、図1に示されるメモリモジュール
では、パリティ用として専用のメモリを設け、データ用
の4個のSDRAM11〜14としては、パリティ機能
を有さない安価なSDRAMが適用されることから、図
3に示されるメモリモジュールより、安価に提供するこ
とができる。
【0037】図5には上記入出力部210の別の構成例
が示される。
が示される。
【0038】図5に示される構成が図2に示されるのと
大きく相違するのは、複数のデータマスク端子DQM0
〜DQM3のうち、端子DQM0からの信号を、他のデ
ータマスク端子からの信号に代えて、当該他のデータマ
スク端子に対応する入力制御回路及び出力制御回路に供
給可能なマルチプレクサ(MPX)101,103を有
する点にある。尚、図5においては、データマスク端子
DQM2及びそれに対応する回路が省略されているが、
データマスク端子DQM2に対応する回路において、上
記マルチプレクサ101,103に対応するものとし
て、マルチプレクサ102が設けられているものと解さ
れたい。
大きく相違するのは、複数のデータマスク端子DQM0
〜DQM3のうち、端子DQM0からの信号を、他のデ
ータマスク端子からの信号に代えて、当該他のデータマ
スク端子に対応する入力制御回路及び出力制御回路に供
給可能なマルチプレクサ(MPX)101,103を有
する点にある。尚、図5においては、データマスク端子
DQM2及びそれに対応する回路が省略されているが、
データマスク端子DQM2に対応する回路において、上
記マルチプレクサ101,103に対応するものとし
て、マルチプレクサ102が設けられているものと解さ
れたい。
【0039】例えば、マルチプレクサ101〜103に
よって、それぞれデータマスク端子DQM1〜DQM3
に対応するDQMバッファ601〜603の出力信号が
選択される場合には、この図5に示される回路は、図2
に示される回路と等価になり、データマスク端子DQM
0〜DQM3からの信号入力により、I/Oの個別的な
制御が可能であるから、図1に示されるメモリモジュー
ルを形成する場合のパリティ用SDRAMとして好適な
ものとなる。それに対して、マルチプレクサ101〜1
03によって、データマスク端子DQM0に対応するD
QMバッファ600の出力信号が選択される場合には、
全ての入力制御回路700〜703及び出力制御回路8
00〜803に、データマスク端子DQM0からのデー
タマスク信号が供給され、データマスク端子DQM1〜
DQM3への信号入力は無効とされる。従って、その場
合の回路は、一つのデータマスク端子に当てられたデー
タマスク信号により、全てのI/Oの制御が同時に行わ
れるという点で、図4に示される回路と等価になる。つ
まり、図5に示される入出力回路210を含むSDRA
Mは、図1に示されるSDRAM11〜14に適用する
こともできるし、パリティ用SDRAM15として適用
することもできる。マルチプレクサ101〜103の動
作は、モードレジスタ300の設定内容に応じてコント
ロール系回路85により制御される。例えば、図8に示
されるように、動作モードレジスタ300Aにおいて、
ビット8〜11までは、通常、リザーブビットとされる
ため、ここに上記マルチプレクサ101〜103の設定
情報を書込んでおき、その情報に従ってマルチプレクサ
101〜103の動作制御信号SEL1〜SEL3を生
成すると良い。
よって、それぞれデータマスク端子DQM1〜DQM3
に対応するDQMバッファ601〜603の出力信号が
選択される場合には、この図5に示される回路は、図2
に示される回路と等価になり、データマスク端子DQM
0〜DQM3からの信号入力により、I/Oの個別的な
制御が可能であるから、図1に示されるメモリモジュー
ルを形成する場合のパリティ用SDRAMとして好適な
ものとなる。それに対して、マルチプレクサ101〜1
03によって、データマスク端子DQM0に対応するD
QMバッファ600の出力信号が選択される場合には、
全ての入力制御回路700〜703及び出力制御回路8
00〜803に、データマスク端子DQM0からのデー
タマスク信号が供給され、データマスク端子DQM1〜
DQM3への信号入力は無効とされる。従って、その場
合の回路は、一つのデータマスク端子に当てられたデー
タマスク信号により、全てのI/Oの制御が同時に行わ
れるという点で、図4に示される回路と等価になる。つ
まり、図5に示される入出力回路210を含むSDRA
Mは、図1に示されるSDRAM11〜14に適用する
こともできるし、パリティ用SDRAM15として適用
することもできる。マルチプレクサ101〜103の動
作は、モードレジスタ300の設定内容に応じてコント
ロール系回路85により制御される。例えば、図8に示
されるように、動作モードレジスタ300Aにおいて、
ビット8〜11までは、通常、リザーブビットとされる
ため、ここに上記マルチプレクサ101〜103の設定
情報を書込んでおき、その情報に従ってマルチプレクサ
101〜103の動作制御信号SEL1〜SEL3を生
成すると良い。
【0040】上記実施態様によれば、以下の作用効果を
得ることができる。
得ることができる。
【0041】(1)データ入出力端子I/O0〜I/O
3に対応して複数設けられたデータマスク信号端子DQ
M0〜DQM3と、外部から個々のデータマスク端子に
与えられた信号の論理に応じて、対応するデータ入出力
端子からのデータ入出力を制御可能な入力制御回路70
0〜703、出力制御回路800〜803とを含んでS
DRAM15を形成することにより、複数個のSDRA
Mを組合わせてメモリモジュールを形成する場合におい
て、上記SDRAM15をパリティ専用として1つ使う
ことにより、他のSDRAMとしてパリティ機能を持た
ない安価ものを複数適用することができる。パリティ機
能を備えたSDRAMは、それを備えない汎用品に比べ
て高価にならざるを得ないことを考慮すれば、多数のS
DRAMを組合わせてメモリモジュールを形成する場合
において、パリティ機能を備えない汎用品を数多く使え
ることは、メモリモジュール形成のコストを低減する上
で非常に有利となる。そのため、上記のように、SDR
AM15をパリティ専用として1つ使い、他のSDRA
Mとしてパリティ機能を持たない安価ものを複数個適用
することにより、例えば図3に示されるように、メモリ
モジュールを形成する全てのSDRAMにパリティ機能
を備えたもの(21〜24)を適用する場合に比べて、
メモリモジュールの形成コストの低減を図ることがで
き、パリティ機能を備えたメモリモジュールを安価に提
供することができる。
3に対応して複数設けられたデータマスク信号端子DQ
M0〜DQM3と、外部から個々のデータマスク端子に
与えられた信号の論理に応じて、対応するデータ入出力
端子からのデータ入出力を制御可能な入力制御回路70
0〜703、出力制御回路800〜803とを含んでS
DRAM15を形成することにより、複数個のSDRA
Mを組合わせてメモリモジュールを形成する場合におい
て、上記SDRAM15をパリティ専用として1つ使う
ことにより、他のSDRAMとしてパリティ機能を持た
ない安価ものを複数適用することができる。パリティ機
能を備えたSDRAMは、それを備えない汎用品に比べ
て高価にならざるを得ないことを考慮すれば、多数のS
DRAMを組合わせてメモリモジュールを形成する場合
において、パリティ機能を備えない汎用品を数多く使え
ることは、メモリモジュール形成のコストを低減する上
で非常に有利となる。そのため、上記のように、SDR
AM15をパリティ専用として1つ使い、他のSDRA
Mとしてパリティ機能を持たない安価ものを複数個適用
することにより、例えば図3に示されるように、メモリ
モジュールを形成する全てのSDRAMにパリティ機能
を備えたもの(21〜24)を適用する場合に比べて、
メモリモジュールの形成コストの低減を図ることがで
き、パリティ機能を備えたメモリモジュールを安価に提
供することができる。
【0042】(2)複数のデータマスク端子のうち特定
の端子DQM0からの信号を、他のデータマスク端子D
QM1〜DQM3からの信号に代えて、当該他のデータ
マスク端子に対応する入力制御回路701〜703、出
力制御回路801〜803に供給可能なマルチプレクサ
101,103を設けることにより、単一のSDRAM
において、通常のSDRAMとしての第1モードと、パ
リティ用SDRAMとしての第2モードとの選択的切換
えが可能とされる。
の端子DQM0からの信号を、他のデータマスク端子D
QM1〜DQM3からの信号に代えて、当該他のデータ
マスク端子に対応する入力制御回路701〜703、出
力制御回路801〜803に供給可能なマルチプレクサ
101,103を設けることにより、単一のSDRAM
において、通常のSDRAMとしての第1モードと、パ
リティ用SDRAMとしての第2モードとの選択的切換
えが可能とされる。
【0043】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【0044】例えば、上記の例では36ビットバスに対
応するメモリモジュールについて説明したが、個々のS
DRAMの入出力ビット数、若しくは組合わされるSD
RAMの数の調整により、36ビット以下のバスに対応
させることもできるし、36ビットを越える多ビットバ
スに対応するさせることもできる。
応するメモリモジュールについて説明したが、個々のS
DRAMの入出力ビット数、若しくは組合わされるSD
RAMの数の調整により、36ビット以下のバスに対応
させることもできるし、36ビットを越える多ビットバ
スに対応するさせることもできる。
【0045】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるコンピ
ュータシステムに適用した場合について説明したが、本
発明はそれに限定されるものではなく、各種データ処理
装置に広く適用することができる。
なされた発明をその背景となった利用分野であるコンピ
ュータシステムに適用した場合について説明したが、本
発明はそれに限定されるものではなく、各種データ処理
装置に広く適用することができる。
【0046】本発明は、少なくとも複数ビット構成のデ
ータ入出力端子を有することを条件に適用することがで
きる。
ータ入出力端子を有することを条件に適用することがで
きる。
【0047】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【0048】すなわち、データ入出力端子に対応して複
数設けられたデータマスク信号端子と、外部から個々の
データマスク端子に与えられた信号の論理に応じて、対
応するデータ入出力端子からのデータ入出力を個別的に
制御可能な制御回路とを含んでSDRAMを構成するこ
とにより、メモリモジュールにおいて、そのようなSD
RAMをパリティ専用として1つ使うことにより、他の
SDRAMとしてパリティ機能を持たない安価ものを適
用することができるので、パリティ機能付きメモリモジ
ュールのコスト低下を図ることができる。
数設けられたデータマスク信号端子と、外部から個々の
データマスク端子に与えられた信号の論理に応じて、対
応するデータ入出力端子からのデータ入出力を個別的に
制御可能な制御回路とを含んでSDRAMを構成するこ
とにより、メモリモジュールにおいて、そのようなSD
RAMをパリティ専用として1つ使うことにより、他の
SDRAMとしてパリティ機能を持たない安価ものを適
用することができるので、パリティ機能付きメモリモジ
ュールのコスト低下を図ることができる。
【0049】また、上記複数のデータマスク端子のうち
特定の端子からの信号を、他のデータマスク端子からの
信号に代えて、当該他のデータマスク端子に対応する制
御回路に供給可能な切換え回路を設けることにより、同
一のSDRAMにおいて、通常のSDRAMとしての第
1モードと、パリティ用SDRAMとしての第2モード
との選択的切換えを実現することとができる。
特定の端子からの信号を、他のデータマスク端子からの
信号に代えて、当該他のデータマスク端子に対応する制
御回路に供給可能な切換え回路を設けることにより、同
一のSDRAMにおいて、通常のSDRAMとしての第
1モードと、パリティ用SDRAMとしての第2モード
との選択的切換えを実現することとができる。
【0050】そして上記の効果を有するSDRAMを含
んでメモリモジュールを構成し、さらに、そのようなメ
モリモジュールをメインメモリとしてデータ処理装置を
形成することができる。メモリモジュールのコスト低下
により、それをメインメモリとして適用するデータ処理
装置のコスト低下を図ることができる。
んでメモリモジュールを構成し、さらに、そのようなメ
モリモジュールをメインメモリとしてデータ処理装置を
形成することができる。メモリモジュールのコスト低下
により、それをメインメモリとして適用するデータ処理
装置のコスト低下を図ることができる。
【図1】本発明に係るメモリモジュールの一例ブロック
図である。
図である。
【図2】上記メモリモジュールを形成するSDRAMに
含まれる入出力部の詳細な構成例ブロック図である。
含まれる入出力部の詳細な構成例ブロック図である。
【図3】図1に示されるメモリモジュールの比較対照と
されるメモリモジュールの構成例ブロック図である。
されるメモリモジュールの構成例ブロック図である。
【図4】上記メモリモジュールを形成する他のSDRA
Mに含まれる入出力部の詳細な構成例ブロック図であ
る。
Mに含まれる入出力部の詳細な構成例ブロック図であ
る。
【図5】図2に示される入出力部の別の構成例ブロック
図である。
図である。
【図6】上記SDRAMの全体的な構成例ブロック図で
ある。
ある。
【図7】上記メモリモジュールを含むコンピュータシス
テムの全体的な構成例ブロック図である。
テムの全体的な構成例ブロック図である。
【図8】上記SDRAMにおけるモードレジスタの構成
説明図である。
説明図である。
11〜14 SDRAM 15 パリティ用SDRAM 101〜103 マルチプレクサ 200〜203 データ入力バッファ 300〜303 データ出力バッファ 400〜403 出力ゲート 500〜503 入力ゲート 600〜603 DQMバッファ 700〜703 入力制御回路 800〜803 出力制御回路 200A,200B メモリアレイ 201A,201B ロウデコーダ 203A,203B カラムデコーダ 205 カラムアドレスバッファ 206 ロウアドレスバッファ 207 カラムアドレスカウンタ 208 リフレッシュカウンタ 210 入出力部 212 コントローラ 300 モードレジスタ I/O0〜I/O3 入出力バッファ DQM0〜DQM3 データマスク端子 310 CPU 320 RAM 340 ROM 350 周辺装置制御部 360 表示制御部 370 CRTディスプレイ 380 外部記憶装置 390 キーボード
Claims (4)
- 【請求項1】 複数ビット構成のデータ入出力端子を有
し、上記データ入出力端子からのデータ入出力動作がク
ロックに同期されるSDRAMにおいて、 上記データ入出力端子に対応して複数設けられたデータ
マスク信号端子と、 上記データマスク端子に対応して設けられ、外部から個
々のデータマスク信号端子に与えられた信号の論理に応
じて、対応するデータ入出力端子からのデータ入出力を
個別的に制御可能な制御回路とを含むことを特徴とする
SDRAM。 - 【請求項2】 上記複数のデータマスク端子のうち特定
の端子からの信号を、他のデータマスク端子からの信号
に代えて、当該他のデータマスク端子に対応する上記制
御回路に供給可能な切換え回路を含む請求項1記載のS
DRAM。 - 【請求項3】 単一のボードに複数のSDRAMが搭載
され、上記複数のSDRAMの組合わせにより、個々の
SDRAMのデータ入出力ビット数を越えるビット構成
のデータに対応可能なメモリモジュールにおいて、 入出力されるデータのパリティチェックのためのパリテ
ィビット専用の記憶手段を含み、この記憶手段として、
請求項1又は2記載のSDRAMを適用したことを特徴
とするメモリモジュール。 - 【請求項4】 メインメモリと、上記メインメモリをア
クセス可能な中央処理装置とを含むデータ処理装置にお
いて、 上記メインメモリとして請求項3記載のメモリモジュー
ルを適用したことを特徴とするデータ処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8133040A JPH09320258A (ja) | 1996-05-28 | 1996-05-28 | Sdram、メモリモジュール、及びデータ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8133040A JPH09320258A (ja) | 1996-05-28 | 1996-05-28 | Sdram、メモリモジュール、及びデータ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09320258A true JPH09320258A (ja) | 1997-12-12 |
Family
ID=15095414
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8133040A Withdrawn JPH09320258A (ja) | 1996-05-28 | 1996-05-28 | Sdram、メモリモジュール、及びデータ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09320258A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6744678B2 (en) | 2001-09-24 | 2004-06-01 | Hynix Semiconductor Inc. | Semiconductor memory device capable of masking undesired column access signal |
US7359253B2 (en) | 2004-08-30 | 2008-04-15 | Fujitsu Limited | Semiconductor memory device with input buffer |
KR100855979B1 (ko) * | 2007-02-13 | 2008-09-02 | 삼성전자주식회사 | 바이트 마스킹 동작을 위한 반도체 메모리 장치 및 패리티데이터 생성 방법 |
JP2013178868A (ja) * | 2012-02-28 | 2013-09-09 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
-
1996
- 1996-05-28 JP JP8133040A patent/JPH09320258A/ja not_active Withdrawn
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6744678B2 (en) | 2001-09-24 | 2004-06-01 | Hynix Semiconductor Inc. | Semiconductor memory device capable of masking undesired column access signal |
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US7548465B2 (en) | 2004-08-30 | 2009-06-16 | Fujitsu Microelectronics Limited | Low current consumption semiconductor memory device |
KR100855979B1 (ko) * | 2007-02-13 | 2008-09-02 | 삼성전자주식회사 | 바이트 마스킹 동작을 위한 반도체 메모리 장치 및 패리티데이터 생성 방법 |
JP2013178868A (ja) * | 2012-02-28 | 2013-09-09 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
US9390780B2 (en) | 2012-02-28 | 2016-07-12 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
JP2017016727A (ja) * | 2012-02-28 | 2017-01-19 | 三星電子株式会社Samsung Electronics Co.,Ltd. | 半導体メモリ装置 |
US9640233B2 (en) | 2012-02-28 | 2017-05-02 | Samsung Electronics Co., Ltd. | Semiconductor memory device having inverting circuit and controlling method there of |
US10014037B2 (en) | 2012-02-28 | 2018-07-03 | Samsung Electronics Co., Ltd. | Semiconductor memory package including memory device with inverting circuit |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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