JP2009266262A - メモリシステム、該メモリシステムに搭載されるリフレッシュ動作が必要なメモリ、および該メモリシステムに搭載されるリフレッシュ動作が不要なメモリ - Google Patents

Abstract

【課題】複数のメモリを備えるメモリシステムにおいて、リフレッシュ動作が不要なメモリが放出する熱の影響を受けてリフレッシュ動作が必要なメモリのリフレッシュ動作におけるデータ保持特性の悪化を防止する。
【解決手段】リフレッシュ動作が必要なメモリとリフレッシュ動作が不要なメモリとを含む複数のメモリを有するメモリシステムにおいて、リフレッシュ動作の不要なメモリに対するアクセスコマンドを認識するコマンド認識部と、コマンド認識部によりアクセス開始指令を認識することに応じて、リフレッシュ動作の周期を、アクセス開始指令の認識以前に設定されていた周期に比して短周期に変更するリフレッシュ周期変更部とを備えて構成されている。
【選択図】図１

Description

この発明は、リフレッシュ動作が必要なメモリデバイスを含むメモリシステム、該メモリシステムに搭載されるリフレッシュ動作が必要なメモリ、および該メモリシステムに搭載されるリフレッシュ動作が不要なメモリに関する。

例えば、特許文献１には、コンピュータシステムの状態に応じてメモリモジュールのリフレッシュレートを動的に調整する方法及び装置が開示されている。

特許文献１の装置は、複数のシステム状態を監視する手段と、監視するシステム状態のうちの少なくとも１つにおける変化を検出する手段と、監視するシステム状態のうちの少なくとも１つにおける変化の検出に応じて、コンピュータシステムの現在の状態における最適リフレッシュレートを判定する判定手段と、リフレッシュレートを判定された最適リフレッシュレートに設定する手段とを備えている。

特許文献１の装置によれば、リフレッシュレートを変更することができない場合とは異なり、リフレッシュレートを最適リフレッシュレートに設定することができる。これにより、例えば、コンピュータシステムがリブートすることを考慮して、冷却システムを過剰に設計することを要しない。そのため、コンピュータシステムに関係する環境設備（冷却システム等）の過剰設定に伴う高コスト化を回避することができる。
特開２００６−１２０１４４号公報

ところで、小型化や高性能化の要請に応えるため、近年のメモリにおいては、複数のメモリを実装したＭＣＰ（Ｍｕｌｔｉ−Ｃｈｉｐ−Ｐａｃｋａｇｅ）構造やＰＯＰ（Ｐａｃｋａｇｅ―Ｏｎ―Ｐａｃｋａｇｅ）構造が採用されている。

ＤＲＡＭ（ダイナミックランダムアクセスメモリ）では、時間の経過とともに該ＤＲＡＭに書き込まれたメモリセルのデータが消え去ることを防ぐため、所定の周期でデータを保持するためのリフレッシュ動作が必要となる。

ところが、ＤＲＡＭでは、温度が上昇するにつれてデータ保持時間が短くなるため、温度が上昇するにつれて頻繁にリフレッシュ動作を行うことが求められる。

そこで、ＤＲＡＭと該ＤＲＡＭとは異なりリフレッシュ動作が不要なメモリとを実装するＭＣＰ構造では、リフレッシュ動作が不要なメモリが放出する熱によってＤＲＡＭの温度が上昇すると、ＤＲＡＭがデータを保持する時間が短くなる。このため、ＤＲＡＭの温度が上昇するにつれて、データが消え去ることを防ぐことが困難になり、ＤＲＡＭのリフレッシュ動作の性能が劣ることが考えられる。

また、前記特許文献１に開示される複数のシステム状態を監視する手段（温度検出素子等）は、ＭＣＰ（マルチチップパッケージ）デバイス内やＰＯＰ（パッケージオンパッケージ）デバイス内には付加できない。複数のチップダイが一つに樹脂などで実装される（例えば積層される）デバイス構造では、前記監視手段を組み込むことは構造的に難しく、また前記実装デバイスの温度と消費電力が、前記監視手段自身の消費電力とその熱量により更に付加されるという悪循環となる。

この発明は、このような状況に鑑み提案されたものであって、複数のメモリの内、リフレッシュ動作が不要なメモリが放出する熱の影響を受けて、リフレッシュ動作が必要なメモリのリフレッシュ動作におけるデータ保持特性の悪化を防止することができるメモリシステム、該メモリシステムに搭載されるリフレッシュ動作が必要なメモリ、および該メモリシステムに搭載されるリフレッシュ動作が不要なメモリを提供することを目的とする。

本発明に係るメモリシステムは、リフレッシュ動作が必要なメモリとリフレッシュ動作が不要なメモリとを含む複数のメモリを有するメモリシステムにおいて、リフレッシュ動作の不要なメモリに対するアクセスコマンドを認識するコマンド認識部と、コマンド認識部によりアクセス開始指令を認識することに応じて、リフレッシュ動作の周期を、アクセス開始指令の認識以前に設定されていた周期に比して短周期に変更するリフレッシュ周期変更部とを備えて構成されている。

本発明に係るメモリシステムでは、リフレッシュ動作が必要なメモリとリフレッシュ動作が不要なメモリとが含まれている。コマンド認識部では、リフレッシュ動作の不要なメモリに対するアクセスコマンドを認識しており、アクセスコマンドがリフレッシュ動作の不要なメモリにおけるアクセス開始指令であると認識されると、リフレッシュ周期変更部が、リフレッシュ動作が必要なメモリのリフレッシュ動作の周期を、リフレッシュ動作の不要なメモリにおけるアクセス開始指令の認識以前に設定されていた周期に比して短周期に変更する。

これにより、リフレッシュ動作が不要なメモリへのアクセス開始指令に対して、該メモリが動作を開始し発熱量が増加することに対応して、リフレッシュ動作が必要なメモリでのリフレッシュ動作の周期を短周期化することができる。リフレッシュ動作が不要なメモリの動作に伴う発熱によりリフレッシュ動作が必要なメモリの温度が上昇してデータの保持時間が短くなる場合にも、データ保持特性の変化に応じてリフレッシュ動作の周期を変更することができる。リフレッシュ動作が不要なメモリの動作状況に関わらず、リフレッシュ動作が必要なメモリにおいてデータを保持することができる。

本発明に係るリフレッシュ動作が必要なメモリの第１の態様は、リフレッシュ動作が不要なメモリを含む複数のメモリを有するメモリシステムに搭載されるリフレッシュ動作が必要なメモリであって、リフレッシュ動作の不要なメモリに対するアクセスコマンドを認識するコマンド認識部と、コマンド認識部によりアクセス開始指令を認識することに応じて、リフレッシュ動作の周期を、アクセス開始指令の認識以前に設定されていた周期に比して短周期に変更するリフレッシュ周期変更部とを備えて構成されることが好ましい。これにより、リフレッシュ動作が不要なメモリのアクセス開始状況を、リフレッシュ動作が必要なメモリ自らが把握し、リフレッシュ動作の周期を変更することができる。

本発明に係るリフレッシュ動作が必要なメモリの第２の態様は、リフレッシュ動作が不要なメモリを含む複数のメモリを有するメモリシステムに搭載されるリフレッシュ動作が必要なメモリであって、リフレッシュ動作の不要なメモリから、該リフレッシュ動作の不要なメモリに対してアクセス開始が指令されたことを報知する報知信号を受けて、リフレッシュ動作の周期を、報知信号の受信以前に設定されていた周期に比して短周期に変更するリフレッシュ周期変更部を備えて構成されることが好ましい。これにより、リフレッシュ動作が必要なメモリは、外部より報知信号を受けることにより、リフレッシュ動作の周期を変更することができる。

本発明に係るリフレッシュ動作が不要なメモリは、リフレッシュ動作が必要なメモリを含む複数のメモリを有するメモリシステムに搭載される前記リフレッシュ動作が不要なメモリであって、アクセス開始が指令されたことを報知する報知部を備えて構成されることが好ましい。これにより、リフレッシュ動作が不要なメモリは、自らのアクセス開始状況を外部に報知することができる。

本発明のメモリシステム、該メモリシステムに搭載されるリフレッシュ動作が必要なメモリ、および該メモリシステムに搭載されるリフレッシュ動作が不要なメモリによれば、複数のメモリの内、リフレッシュ動作が不要なメモリが放出する熱の影響を受けて、リフレッシュ動作が必要なメモリにおけるリフレッシュ動作の性能が劣ることを防止することができる。

本発明の第１実施形態を、図１ないし図６を参照しつつ説明する。図１は、第１実施形態のメモリシステム１の回路ブロック図である。メモリシステム１は、シンクロナスＤＲＡＭコントローラ１０（ＳＤＲＡＭコントローラ１０）と、シンクロナスＤＲＡＭ２０（ＳＤＲＡＭ２０）と、シンクロナスフラッシュメモリ３０（ＳＮＶＭ３０）とを備えている。

メモリシステム１は、ＳＤＲＡＭ２０とＳＮＶＭ３０とが積層構造で組み合わされて樹脂などで封止された図２に開示されるＭＣＰ（マルチチップパッケージ）デバイスで構成されている。更に、ＳＤＲＡＭコントローラ１０が、前記ＭＣＰのチップ２（他の機能チップダイ）として組み込まれる。但し、ＳＤＲＡＭコントローラ１０は、熱量の設計からＭＣＰの外部に配置してもよい。この場合、チップ２（他の機能チップダイ）は、例えばＮＡＮＤメモリやＳＲＡＭなどを組み込むことができる。一方、樹脂などで封止されたＳＤＲＡＭ２０（チップ１）部品Ｐ１と、別の樹脂などで封止されたＳＮＶＭ３０（チップ３）およびＳＤＲＡＭコントローラ１０（チップ２）が積層構造で組み合わされて樹脂などで封止された部品Ｐ２とが、図３に開示されるＰＯＰ（パッケージオンパッケージ）デバイスで構成されている。尚、能動部品としてのＳＤＲＡＭコントローラ１０、受動部品としてのＳＤＲＡＭ２０、およびＳＮＶＭ３０の、前記ＭＣＰ／前記ＰＯＰ内の配置場所（チップ１〜３への割付け）は、任意である。また、ＳＤＲＡＭコントローラ１０は、熱量の設計からＰＯＰの外部に配置してもよい。この場合、チップ２（他の機能チップダイ）は、例えばＮＡＮＤメモリやＳＲＡＭなどを組み込むことができる。しかし、動作周波数の高く消費電力が大きなＳＤＲＡＭ２０とＳＮＶＭ３０は、他の機能チップダイ（チップ２）を介在して分散配置されることが望ましい。

メモリシステム１では、ＳＤＲＡＭ２０とＳＮＶＭ３０とがＳＤＲＡＭコントローラ１０に同一の制御線（ＣＬＫ、ＣＫＥ、ＲＡＳ＃、ＣＡＳ＃、ＷＥ＃）、同一のアドレス線（ＡＤ）、および同一のデータ線（ＤＱ）で接続されるものの、ＳＤＲＡＭコントローラ１０から制御されるコマンド体系（アクティブコマンド、リードやライトコマンド、プリチャージコマンド）は、ＳＤＲＡＭ２０とＳＮＶＭ３０とで共有される。この場合は、チップセレクト信号ＣＳ＃1およびＣＳ＃２が、ＳＤＲＡＭ２０およびＳＮＶＭ３０にそれぞれ入力されているので、同一のコマンドであっても、ＳＤＲＡＭ２０およびＳＮＶＭ３０を個別にアクセスすることができる。一方、ＳＤＲＡＭ２０が固有に備えるメモリセルのデータ保持機能のためのリフレッシュコマンド等は、ＳＤＲＡＭ２０固有の体系を有している。ＳＮＶＭ３０が固有に備えるメモリセルの消去機能のためのイレースコマンド等は、ＳＮＶＭ３０固有の体系を有している。ＳＤＲＡＭ２０とＳＮＶＭ３０とは、それぞれデータの記憶方式が異なり、異なる制御方法でアクセスが行なわれるからである。更に、ＳＤＲＡＭ２０とＳＮＶＭ３０は、前述のＮＡＮＤメモリやＳＲＡＭなどとは異なるコマンド体系で制御される。ＮＡＮＤメモリやＳＲＡＭは、ＳＤＲＡＭコントローラ１０とは異なるメモリコントローラによって制御されるからである。

メモリシステム１では、前記同一の制御線、アドレス線、およびデータ線である複数の信号線によって、ＳＤＲＡＭコントローラ１０、ＳＤＲＡＭ２０、およびＳＮＶＭ３０が低抵抗で高熱伝導率（５０〜４００Ｗ／ｍＫ）な金属系の材料で互いに共通に接続されている。前記複数の信号線は、樹脂などで封止された前記ＭＣＰ／前記ＰＯＰ内に設置される。

ＳＤＲＡＭ２０およびＳＮＶＭ３０には、クロック信号ＣＬＫ、イネーブルクロック信号ＣＫＥ、ロウアドレスセレクト信号ＲＡＳ＃、カラムアドレスセレクト信号ＣＡＳ＃、ライトイネーブル信号ＷＥ＃、アドレス信号ＡＤ及びデータ信号ＤＱが、前記低抵抗で前記高熱伝導率な金属系の材料でそれぞれ共通に入出力される。

チップセレクト信号ＣＳ１＃は、ＳＤＲＡＭ２０のみに入力される。チップセレクト信号ＣＳ２＃は、ＳＮＶＭ３０のみに入力される。

低抵抗で高熱伝導率な同一の制御線、アドレス線、およびデータ線（ＣＬＫ、ＣＫＥ、ＲＡＳ＃、ＣＡＳ＃、ＷＥ＃、ＡＤ、ＤＱ）で接続されたＳＤＲＡＭ２０とＳＮＶＭ３０とは、互いの動作による発熱を短時間で共有する。ＭＣＰデバイス（図２）やＰＯＰデバイス（図３）内で共有接続する前記同一線を通じて、熱を共有するからである。ＳＤＲＡＭ２０のメモリセルのデータ保持特性が熱要素に依存する場合、ＳＤＲＡＭ２０が動作していなくとも（メモリセルのデータ保持機能である所定時間の周期によるリフレッシュ動作のみ）、ＳＤＲＡＭ２０は、ＳＮＶＭ３０の高速な動作による発熱を短時間に共有しメモリセルのデータ保持特性が劣化する。ＭＣＰデバイスやＰＯＰデバイス内の発熱量が最も大きなケースは、ＳＤＲＡＭ２０とＳＮＶＭ３０とが同時に動作する時であり、例えばＳＤＲＡＭコントローラ１０の指令によりＳＤＲＡＭ２０とＳＮＶＭ３０間でデータの転送を行なう動作である。

図１のメモリシステム１では、ＳＤＲＡＭコントローラ１０およびＳＮＶＭ３０は、従来と同様の構成のものが使用されている。これに対して、ＳＤＲＡＭ２０は、ＳＤＲＡＭ２０に関するコマンドをデコードすることに加えてＳＮＶＭ３０に対するアクセスコマンドをデコードするコマンド判定回路２１を備えて構成されている。これは、ＳＤＲＡＭ２０が、ＳＮＶＭ３０の高速な動作による発熱をＳＮＶＭ３０に対するアクセスコマンドによって認識するためである。

図４は、ＳＤＲＡＭ２０の回路ブロック図である。コマンド判定回路２１、モードレジスタ２２、リフレッシュ制御回路２３、メモリセル２４、およびリフレッシュ管理部２７を備えている。

コマンド判定回路２１は、コマンドデコーダ回路２１ＡおよびＮＶコマンドデコーダ回路２１Ｂを備えている。コマンドデコーダ回路２１ＡおよびＮＶコマンドデコーダ回路２１Ｂには、クロック信号ＣＬＫおよび各種制御信号ＳＩＧＮＡＬＳが入力される。各種制御信号ＳＩＧＮＡＬＳとは、イネーブルクロック信号ＣＫＥ、ロウアドレスセレクト信号ＲＡＳ＃、カラムアドレスセレクト信号ＣＡＳ＃、ライトイネーブル信号ＷＥ＃である。コマンドデコーダ回路２１Ａは、チップセレクト信号ＣＳ１＃を入力し、クロック信号ＣＬＫおよび各種制御信号ＳＩＧＮＡＬＳに対応して、ＳＤＲＡＭコントローラ１０がＳＤＲＡＭ２０へ発行するコマンドを認識する。一方、ＮＶコマンドデコーダ回路２１Ｂは、チップセレクト信号ＣＳ１＃、チップセレクト信号ＣＳ２＃ともに入力されず、クロック信号ＣＬＫおよび各種制御信号ＳＩＧＮＡＬＳのみが入力される。よって、ＮＶコマンドデコーダ回路２１Ｂは、ＳＤＲＡＭコントローラ１０がＳＤＲＡＭ２０とＳＮＶＭ３０へ発行する両者のコマンドを認識する。後述するモードレジスタ変更信号ＭＲＳＣは、図示しないコマンドデコーダ回路２１ＡとＮＶコマンドデコーダ回路２１Ｂ間の論理合成により生成される。一例として、ＮＶコマンドデコーダ回路２１Ｂがコマンドを認識した場合で、且つコマンドデコーダ回路２１Ａがコマンドを認識しない場合に、ＮＶコマンドデコーダ回路２１Ｂは、ＳＮＶＭ３０が動作することを認識して、モードレジスタ変更信号ＭＲＳＣを生成する。前述のＳＤＲＡＭ２０とＳＮＶＭ３０間でデータの転送を行なう場合の論理合成は、ＮＶコマンドデコーダ回路２１Ｂがコマンドを認識した場合で、且つコマンドデコーダ回路２１Ａがコマンドを認識する場合に、ＮＶコマンドデコーダ回路２１Ｂは、ＳＮＶＭ３０とＳＤＲＡＭ２０とが動作することを認識して、モードレジスタ変更信号ＭＲＳＣを生成する。コマンド判定回路２１は、ＳＤＲＡＭコントローラ１０が発行するＳＤＲＡＭ２０に対するモードレジスタ設定コマンドをコマンドデコーダ回路２１Ａで認識し、モードレジスタ設定信号ＭＲＳＳをモードレジスタ２２へ出力する。更に、ＳＤＲＡＭコントローラ１０が発行するＳＮＶＭ３０に対するアクセスコマンドをＮＶコマンドデコーダ回路２１Ｂで認識し、モードレジスタ変更信号ＭＲＳＣをモードレジスタ２２へ出力する。

モードレジスタ２２は、モードレジスタ設定信号ＭＲＳＳに従ってリフレッシュ動作周期管理情報を取り込み、リフレッシュ動作周期情報信号をリフレッシュ管理部２７へ出力する。ここで、リフレッシュ動作周期情報信号はリフレッシュ動作周期管理情報の一つである。また、リフレッシュ動作周期管理情報は、モードレジスタ変更信号ＭＲＳＣにより、変更される。

リフレッシュ管理部２７は、リフレッシュ動作周期を計測するタイマ２５を備えている。リフレッシュ管理部２７は、電源投入後から動作し続けるタイマ２５の出力を、リフレッシュ動作周期情報信号に対応してリフレッシュ動作周期毎にリフレッシュ制御回路２３へリフレッシュ要求信号を出力する。

リフレッシュ制御回路２３は、リフレッシュアドレスカウンタ２６を備えている。リフレッシュ制御回路２３は、リフレッシュ要求信号が入力され、リフレッシュ要求信号に対応してリフレッシュアドレスカウンタ２６でリフレッシュアドレスを生成する。また、リフレッシュ制御回路２３は、前記リフレッシュアドレスと共にメモリセル２４へメモリセル制御信号を出力する。

メモリセル２４は、前記リフレッシュアドレスと前記メモリセル制御信号に従ってメモリセルのリフレッシュ（データ保持のための再電荷注入）を行なう。

ここで、ＮＶコマンドデコーダ回路２１Ｂにより認識されるＳＮＶＭ３０に対するアクセスコマンドとは、アクセス開始指令およびアクセス終了指令である。ＮＶコマンドデコーダ回路２１Ｂにより、ＳＤＲＡＭ２０はＳＮＶＭ３０に対応するアクセス状態を認識することができる。アクセス開始指令が認識されると、モードレジスタ変更信号ＭＲＳＣを出力する。モードレジスタ２２は、モードレジスタ変更信号ＭＲＳＣによりリフレッシュ動作周期管理情報を変更して、リフレッシュ動作の周期の設定をより短周期に変更する。また、アクセス終了指令が認識されると、モードレジスタ変更信号ＭＲＳＣを出力する。モードレジスタ２２は、このモードレジスタ変更信号ＭＲＳＣによりリフレッシュ動作周期管理情報を変更して、リフレッシュ動作の周期の設定を元の周期に戻す。ここで、元の周期とは、モードレジスタ設定信号ＭＲＳＳによりデータ信号ＤＱを介してＳＤＲＡＭコントローラ１０から設定された周期である。尚、短周期に変更するモードレジスタ変更信号ＭＲＳＣと元の周期に戻すモードレジスタ変更信号ＭＲＳＣは、異なる信号線であってもよい。

尚、ＮＶコマンドデコーダ回路２１Ｂは、オートプリチャージコマンド（プリチャージ機能付き活性化コマンド）にも対応する。プリチャージ機能付き活性化コマンドとは、「ＳＮＶＭ３０を活性化するアクセスのコマンドによりＳＮＶＭ３０を活性化する活性化処理時間の終了に続き自動的にＳＮＶＭ３０の非活性化処理を含む」プリチャージ機能付きアクティブコマンドである。具体的には、プリチャージ機能付き活性化コマンドに対応するＳＮＶＭ３０の内部動作では、リードコマンドやライトコマンドに対応する所定数のバースト長やＣＰＵからのアドレス深さの要求に対応するデータ通信が終了次第、ＳＮＶＭ３０が自動的に自分自身を非活性処理する機能が付加された前記アクセスコマンドである。ＮＶコマンドデコーダ回路２１Ｂは、ＳＮＶＭ３０のオートプリチャージコマンドを認識した後、自動的なＳＮＶＭ３０の非活性化処理と同一時刻に対応してモードレジスタ変更信号ＭＲＳＣを出力し、モードレジスタ２２は、このモードレジスタ変更信号ＭＲＳＣによりリフレッシュ動作周期管理情報を変更して、リフレッシュ動作の周期の設定を元の周期に戻す。「アクセス終了指令」は、プリチャージ機能付き活性化コマンドを含む。

これにより、ＳＮＶＭ３０に対するアクセス開始指令に伴い発生するＭＣＰ／ＰＯＰ内の発熱量増大に対応して、ＳＤＲＡＭ２０のリフレッシュ周期を、短周期に変更することができる。短周期のリフレッシュ動作により、ＳＤＲＡＭ２０のメモリセルは、ＳＮＶＭ３０のアクセス動作によるパッケージ内の発熱に関わらず、メモリセルデータを高い信頼性で保持する（維持し続ける）ことができる。また、ＳＮＶＭ３０に対するアクセス終了指令に伴いＭＣＰ／ＰＯＰ内の発熱量が減少することに対応して、ＳＤＲＡＭ２０のリフレッシュ動作の周期を、元の周期に戻すことができる。パッケージ内が発熱していない状態では、リフレッシュ動作の周期はモードレジスタ設定信号ＭＲＳＳで設定された周期であれば、メモリセルデータを高い信頼性で保持することができるからである。メモリセルデータ維持のための最適な低消費電流を実現できる。

リフレッシュ動作の周期の変更の様子を示す波形図を図５および図６に示す。
図５において、電源投入後、ＳＤＲＡＭコントローラ１０からのモードレジスタ設定コマンドがコマンドデコーダ回路２１Ａによりデコードされ、モードレジスタ２２に対してモードレジスタ設定信号ＭＲＳＳが出力される。その結果、モードレジスタ２２には、リフレッシュ動作周期情報信号として所定のリフレッシュ動作周期（例えば、１６μｓ）が設定される。以後、ＳＤＲＡＭ２０は、所定のリフレッシュ動作周期（例えば、１６μｓ）でリフレッシュ動作が行なわれる。図５には、この間のＳＤＲＡＭ２０に対するコマンドは記載されていないが、通常のアクセスコマンドが随時入力可能であることは言うまでもない。

ＳＮＶＭ３０に対してアクティブコマンドが発行されると、このコマンドはＳＤＲＡＭ２０にも同時に取り込まれる。ＳＤＲＡＭ２０に取り込まれたＳＮＶＭ３０に対するアクティブコマンドは、ＮＶコマンドデコーダ回路２１Ｂによりデコードされる。そして、モードレジスタ２２に対してモードレジスタ変更信号ＭＲＳＣが出力される。ＳＮＶＭ３０に対するアクティブコマンドはアクセス開始指令であるので、モードレジスタ２２には、リフレッシュ動作周期情報信号として短周期のリフレッシュ動作周期（例えば、８μｓ）が設定される。以後、ＳＤＲＡＭ２０は、短周期のリフレッシュ動作周期（例えば、８μｓ）でリフレッシュ動作が行なわれる。図５には、この間のＳＤＲＡＭ２０に対するコマンドは記載されていないが、ＳＮＶＭ３０に対するアクセス動作と干渉しない範囲で通常のアクセスコマンドが随時入力可能であることは言うまでもない。例えば、ＳＮＶＭ３０がプログラム動作や消去動作において不揮発性メモリセルへのバイアス印加状態にある期間はメモリシステム１の共通の制御線、アドレス線、およびデータ線は開放されているので、ＳＤＲＡＭ２０に対してアクセスを行なうことができる。また、ＳＤＲＡＭ２０とＳＮＶＭ３０との間で、データの転送動作を行なう際には、ＳＮＶＭ３０と同時にＳＤＲＡＭ２０もアクセス状態とされる。

更に、ＳＮＶＭ３０に対してプリチャージコマンドが発行されると、このコマンドはＳＤＲＡＭ２０にも同時に取り込まれる。ＳＤＲＡＭ２０に取り込まれたＳＮＶＭ３０に対するプリチャージコマンドは、ＮＶコマンドデコーダ回路２１Ｂによりデコードされる。そして、モードレジスタ２２に対してモードレジスタ変更信号ＭＲＳＣが出力される。ＳＮＶＭ３０に対するプリチャージコマンドはアクセス終了指令であるので、モードレジスタ２２には、リフレッシュ動作周期情報信号として所定のリフレッシュ動作周期（例えば、１６μｓ）が再設定される。以後、ＳＤＲＡＭ２０は、所定のリフレッシュ動作周期（例えば、１６μｓ）でリフレッシュ動作が行なわれる。図５には、この間のコマンドは記載されていないが、ＳＤＲＡＭ２０に対する通常のアクセスコマンドが随時入力可能であることは言うまでもない。前述のプリチャージ機能付き活性化コマンドも同様である。

図６は、図５に代えて、ＳＤＲＡＭ２０がＳＮＶＭ３０に対するアクセスコマンドを認識してからリフレッシュ動作の周期を変更するまでに、所定の時間ｔ１、ｔ２が設定されている場合である。その他の動作については、図５の場合と同様であるので、ここでの説明は省略する。

ＳＮＶＭ３０に対してアクティブコマンドが発行されると、ＳＮＶＭ３０はアクセス動作を開始し発熱することとなる。しかしながら、その発熱がＭＣＰ／ＰＯＰの温度を上昇させＳＤＲＡＭ２０の温度上昇を招来するまでには、時間的な遅れを有する場合がある。ＭＣＰ／ＰＯＰはそれぞれマザーボードやエア空間に対して熱容量（熱抵抗値）を有しており、ＭＣＰ／ＰＯＰの温度上昇には時間を要する場合があるからである。そこで、ＳＮＶＭ３０に対するアクティブコマンド等のアクセス開始指令が発行されてから、所定時間ｔ１の時間遅れを待ってリフレッシュ動作を短周期のリフレッシュ動作周期（例えば、８μｓ）に変更してやればよい。周期の変更までの間の消費電流の低減を図ることができる。

また、ＳＮＶＭ３０に対してプリチャージコマンドが発行されると、ＳＮＶＭ３０はアクセス動作を終了し発熱はなくなる。しかしながら、ＭＣＰ／ＰＯＰの温度が低下するまでには時間的な遅れがある。ＭＣＰ／ＰＯＰはそれぞれ熱容量を有しているからである。そこで、ＳＮＶＭ３０に対するプリチャージコマンド等のアクセス終了指令が発行されてから、所定時間ｔ２の時間遅れを待ってリフレッシュ動作を所定のリフレッシュ動作周期（例えば、１６μｓ）に戻す必要がある。ＳＮＶＭ３０のアクセス動作が終了した後も、ＭＣＰ／ＰＯＰの温度が高い期間には、リフレッシュ動作を短周期のリフレッシュ動作周期（例えば、８μｓ）として、データ保持を確実にすることができる。

ここで、所定時間ｔ１、ｔ２の計時は、例えば、リフレッシュ管理部２７により行われる。リフレッシュ管理部２７に備えられるタイマ２５により、または不図示の計時回路により、リフレッシュ動作周期情報信号に応じてリフレッシュ動作周期が切り替わるまでの所定時間ｔ１、ｔ２が計時される。また、ＮＶコマンドデコーダ回路２１Ｂで行い、モードレジスタ変更信号ＭＲＳＣの生成時間を遅延（所定時間ｔ１、ｔ２）させても良い。

次に、本発明の第２実施形態を、図７を参照しつつ説明する。図７は、第２実施形態のメモリシステム２の回路ブロック図である。第１実施形態のメモリシステム１におけるＳＤＲＡＭ２０およびＳＮＶＭ３０に代えて、ＳＤＲＡＭ４０およびＳＮＶＭ６０を備えている。

ＳＤＲＡＭ４０は、ＳＤＲＡＭ２０が備えているコマンド判定回路２１に代えて、ＳＤＲAＭ４０のみに関するコマンドをデコードするコマンドデコーダ回路２１Ａを備えている。コマンドデコーダ回路２１Ａは、通常のＳＤＲAＭに備えられている回路と同等の回路である。すなわち、ＳＤＲＡＭ４０自身に向けられるコマンドをデコードする回路であって、ＳＮＶＭ６０に向けられたコマンドに対しては動作しない。

また、ＳＤＲＡＭ２０と同様にモードレジスタ２２を備えている。モードレジスタ２２は、コマンドデコーダ回路２１Ａから出力されるモードレジスタ設定信号ＭＲＳＳが入力される。ここで、モードレジスタ設定信号ＭＲＳＳは、コマンドデコーダ回路２１Ａにおいてモードレジスタ設定コマンドが認識されることに応じて出力される。モードレジスタ２２には、モードレジスタ設定コマンドにより指令されるモードレジスタ設定信号ＭＲＳＳに応じてリフレッシュ動作周期管理情報が取り込まれる。

更に、ＳＮＶＭ６０から発せられるモードレジスタ変更信号ＭＲＳＣ（後述）が入力される。モードレジスタ２２に取り込まれているリフレッシュ動作周期管理情報は、モードレジスタ変更信号ＭＲＳＣにより、変更される。これにより、リフレッシュ動作周期情報信号が変更される。

ＳＮＶＭ６０は、アクセス開始／終了報知回路６１が備えられている。アクセス開始／終了報知回路６１は、ＳＮＶＭ６０に対して指令されるコマンドを検出し、アクセス開始指令が発せられたこと、およびアクセス終了指令が発せられたことを検出して、ＳＤＲＡＭ４０に報知する回路である。報知する信号がモードレジスタ変更信号ＭＲＳＣである。

メモリシステム２におけるその他の構成については、第１実施形態のメモリシステム１と同様である。また、メモリシステム２の実装形態も第１実施形態のメモリシステム１の実装形態であるＭＣＰ（図２）、ＰＯＰ(図３)と同様である。従って、第１実施形態と同様の構成を有する部分については、ここでの説明は省略する。

ここで、アクセス開始指令とは、具体的には、アクティブコマンド、リードコマンド、プログラムコマンド、消去コマンドの他、サスペンド機能からの復帰を指令するレジュームコマンドや、ＳＮＶＭ６０からＳＤＲＡＭ４０へのデータ転送コマンドなど、ＳＮＶＭ６０のメモリセルへのアクセスが行われるコマンドである。また、アクセス終了指令とは、プリチャージコマンド、サスペンドコマンドの他、リードコマンドやライトコマンドに対応する所定数のバーストデータアクセス機能の終了を指令するターミネートコマンドや、ＳＮＶＭ６０からＳＤＲＡＭ４０へのデータ転送の終了を指令するコマンドなど、ＳＮＶＭ６０のメモリセルへのアクセスが終了するコマンドである。

アクセス開始指令を検出したことに応じて報知されるモードレジスタ変更信号ＭＲＳＣにより、モードレジスタ設定信号ＭＲＳＳによりモードレジスタ２２に設定されているリフレッシュ動作周期管理情報を、リフレッシュ動作の周期が短周期になるように変更する。また、アクセス終了指令を検出したことに応じて報知されるモードレジスタ変更信号ＭＲＳＣにより、短周期のリフレッシュ動作周期となるように変更されたモードレジスタ２２のリフレッシュ動作周期管理情報を、モードレジスタ設定信号ＭＲＳＳにより設定された情報に戻す。

メモリシステム２ではメモリシステム１と同様の作用効果を奏する。すなわち、ＳＮＶＭ６０がコマンド指令を受けてアクセスが開始されることに応じて、ＳＤＲＡＭ４０に向けてモードレジスタ変更信号ＭＲＳＣが発せられる。ＳＤＲＡＭ４０では、モードレジスタ変更信号ＭＲＳＣを受け、モードレジスタ２２に設定されているリフレッシュ動作周期管理情報が変更される。リフレッシュ動作周期管理情報の変更により、リフレッシュ動作周期は当初の設定に対して短周期化される。ＳＮＶＭ６０のアクセス動作に伴う発熱の影響を受けＳＤＲＡＭ４０の温度が上昇してデータ保持特性が悪化する場合にも、リフレッシュ動作周期が短周期化されるため、ＳＤＲＡＭ４０においてメモリセルデータを高い信頼性で保持する（維持し続ける）ことができる。

また、ＳＮＶＭ６０がコマンド指令を受けてアクセスが終了されることに応じて、ＳＤＲＡＭ４０に向けてモードレジスタ変更信号ＭＲＳＣが発せられる。ＳＤＲＡＭ４０では、モードレジスタ変更信号ＭＲＳＣを受け、短周期に変更されていたモードレジスタ２２のリフレッシュ動作周期管理情報が元の設定に戻される。ここで、元の設定とは、モードレジスタ設定信号ＭＲＳＳにより指令された設定である。ＳＮＶＭ６０のアクセス動作が終了して発熱がなくなることによりＳＤＲＡＭ４０の温度もモードレジスタ設定信号ＭＲＳＳによる設定時の温度にもどる。モードレジスタ設定信号ＭＲＳＳにより設定されたリフレッシュ動作周期で動作することにより、ＳＤＲＡＭ４０においてメモリセルデータを高い信頼性で保持することができる。メモリセルデータ維持のための最適な低消費電流を実現できる。

また、モードレジスタ変更信号ＭＲＳＣは、ＳＮＶＭ６０から出力されＳＤＲＡＭ４０に入力される信号である。従って、メモリシステム２がＭＣＰ／ＰＯＰ等の実装形態を有する場合、モードレジスタ変更信号ＭＲＳＣは、ＭＣＰ／ＰＯＰの内部配線として形成することができる。例えば、ＳＮＶＭ６０が生成するモードレジスタ変更信号ＭＲＳＣは、ＳＮＶＭ６０とＳＤＲＡＭ４０のＥＳＤ保護回路を経由して、ＭＣＰ／ＰＯＰ内の内部配線として低抵抗で高熱伝導率なボンディングワイヤ、半田ボール、ＭＣＰ／ＰＯＰ内の基板にメタライズされた金属配線、ＴＡＢテープに付随する金属配線等により実現される。この内部配線（モードレジスタ変更信号ＭＲＳＣ）と低抵抗で高熱伝導率な同一の制御線、アドレス線、およびデータ線は、同一材質、構造である。しかし、これらが異なるのは、制御線等がＳＤＲＡＭコントローラ１０と接続されるために必要によってＭＣＰ／ＰＯＰ外部へ出力されるのに対して、内部配線（モードレジスタ変更信号ＭＲＳＣ）は、ＳＮＶＭ６０とＳＤＲＡＭ４０間のみの接続であるので、ＭＣＰ／ＰＯＰ外に出力されることはない。尚、内部配線（モードレジスタ変更信号ＭＲＳＣ）に付随するＥＳＤ保護回路は、必須ではない。ＭＣＰ／ＰＯＰ外に出力されないので、制御線等の信頼性を要求されないからである。ＥＳＤ保護回路を内部配線（モードレジスタ変更信号ＭＲＳＣ）に付加したとしても、ＭＣＰ／ＰＯＰのアセンブリ工程で発生するサージ電圧／電流に耐えられる強度があればよいので、制御線等に付加されるＥＳＤ保護回路よりも小さな面積であればよい。よって、第２実施形態の一つの効果は、内部配線（モードレジスタ変更信号ＭＲＳＣ）によって、第１実施形態のＮＶコマンドデコーダ回路２１Ｂを省略することができる。

ここで、ＳＤＲＡＭ２０、４０は、リフレッシュ動作が必要なメモリの一例であり、ＳＮＶＭ３０、６０は、リフレッシュ動作が不要なメモリの一例である。また、コマンド判定回路２１およびＳＮＶＭ３０、６０に通常備えられＳＮＶＭ３０、６０に対するコマンドを判定する回路は、コマンド認識部の一例である。また、モードレジスタ２２、リフレッシュ管理部２７、およびリフレッシュ制御回路２３は、リフレッシュ周期変更部の一例である。また、リフレッシュ管理部２７は、時間調整部の一例である。また、アクセス開始／終了報知回路６１は、報知部の一例である。尚、リフレッシュ動作が不要なメモリは、シンクロナスフラッシュメモリに限られず、シンクロナスＰＲＡＭ／ＲＲＡＭ等でもよい。リフレッシュ動作が不要なメモリと第１実施形態のＮＡＮＤメモリやＳＲＡＭとの違いは、リフレッシュ動作が必要なメモリとリフレッシュ動作が不要なメモリが、高い熱伝導率で熱共有接続されているか否かである。故にその手段は、同一の制御線、アドレス線、およびデータ線に限られない。また、その本数は多ければ多いほど熱共有の度合いは高まるが、他のチップダイとの比率で決まるのであり、本数定義は必須ではない。

以上詳細に説明したように、本実施形態によれば、リフレッシュ動作が不要なメモリであるＳＮＶＭ３０、６０へのアクセス開始指令に対して、ＳＮＶＭ３０、６０が動作を開始し発熱量が増加することに対応して、リフレッシュ動作が必要なメモリであるＳＤＲＡＭ２０、４０のリフレッシュ動作の周期を短周期化することができる。ＳＮＶＭ３０、６０の動作に伴う発熱によりＳＤＲＡＭ２０、４０の温度が上昇してデータの保持時間が短くなる場合にも、データ保持特性の変化に応じてリフレッシュ動作の周期を変更することができる。ＳＮＶＭ３０、６０の動作状況に関わらず、ＳＤＲＡＭ２０、４０においてデータを保持する（維持し続ける）ことができる。

この場合、ＳＮＶＭ３０とＳＤＲＡＭ２０とを含むメモリシステム１が、ＭＣＰ(図２)またはＰＯＰ（図３）に実装され、制御線、アドレス線、データ線を共有していれば、ＳＮＶＭ３０に対するアクセスコマンドは、同時にＳＤＲＡＭ２０にも入力される。ＳＤＲＡＭ２０において、ＳＮＶＭ３０に対するアクセスコマンドを認識するコマンド判定回路２１を備えていれば、ＳＤＲＡＭ２０は、ＳＮＶＭ３０のアクセス開始およびアクセス終了を認識することができる。ＳＤＲＡＭ２０は、ＳＮＶＭ３０のアクセス状態に応じてリフレッシュ動作周期を変更することができる。

また、ＳＮＶＭ６０とＳＤＲＡＭ４０とを含むメモリシステム２では、ＳＮＶＭ６０がアクセスコマンドの指令を受けたことを報知するアクセス開始／終了報知回路６１を備えている。これにより、ＳＮＶＭ６０のアクセス状況を外部に報知することができる。この報知信号をモードレジスタ変更信号ＭＲＳＣとしてＳＤＲＡＭ４０が受けるので、ＳＮＶＭ６０のアクセス状況に応じてＳＤＲＡＭ４０のモードレジスタ２２の設定内容を変更することができる。

この場合、メモリシステム２が、ＭＣＰ(図２)またはＰＯＰ（図３）に実装され、ＳＮＶＭ６０から出力されＳＤＲＡＭ４０に入力されるモードレジスタ変更信号ＭＲＳＣは、ＭＣＰ(図２)またはＰＯＰ（図３）内の同一の制御線、アドレス線、データ線と同じ材質、構造等の内部配線とすることができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態では、モードレジスタ変更信号ＭＲＳＣによりモードレジスタ２２の内容が変更されるとした。変更されたリフレッシュ動作周期管理情報は、ＳＮＶＭ３０、６０のアクセス終了指令に応じて元の設定に戻されることを考慮すれば、モードレジスタ２２に設定されているリフレッシュ動作周期管理情報の変更に当たっては、モードレジスタ設定信号ＭＲＳＳにより予め設定されているリフレッシュ動作周期管理情報を別途格納しておく構成を有することが好ましい。ＳＮＶＭ３０、６０のアクセス終了指令に応じて発せられるモードレジスタ変更信号ＭＲＳＣにより、別途格納したリフレッシュ動作周期管理情報をモードレジスタ２２に戻すことができるからである。
また、本実施形態では、モードレジスタ２２は、モードレジスタ設定コマンドで設定されるリフレッシュ動作周期管理情報を格納するレジスタであるとして説明したが、本発明はこれに限定されるものではない。モードレジスタ２２をモードレジスタ設定信号ＭＲＳＳにより設定されるリフレッシュ動作周期管理情報を格納するレジスタとは別個に備えておき、このレジスタからモードレジスタ２２にリフレッシュ動作周期管理情報を読み出す構成とすることもできる。これにより、モードレジスタ設定信号ＭＲＳＳにより設定されるリフレッシュ動作周期管理情報は保持された状態で、モードレジスタ変更信号ＭＲＳＣによるリフレッシュ動作周期管理情報の変更を行なうことができる。

更に、ＮＶコマンドデコーダ回路２１Ｂが出力するモードレジスタ変更信号ＭＲＳＣは、所定時間内のＳＮＶＭ３０へのアクセスコマンドの発行回数に応じて生成することもできる。所定時間内のアクセス回数が少なければ、ＭＣＰ／ＰＯＰ内の温度上昇は小さく、アクセス回数が多ければ、温度上昇は大きい。この手段によれば、ＮＶコマンドデコーダ回路２１Ｂには、コマンド遷移検出回路（ＣＴＤ）と積分回路を備え、コマンド遷移検出回路（ＣＴＤ）の出力を積分回路に入力することで、前記所定時間を計測することができる。更に、クロック信号ＣＬＫの周波数計測手段を用いて、周波数ごとに対応するアクセス回数を設定しても良い。

第１実施形態のメモリシステム１を示す回路ブロック図である。 ＭＣＰの構成を示す図である。 ＰＯＰの構成を示す図である。 第１実施形態のＳＤＲＡＭ２０の回路ブロック図である。 リフレッシュ動作周期が変更される様子を示す図である。 リフレッシュ動作周期が時間遅れを伴って変更される様子を示す図である。 第２実施形態のメモリシステム２を示す回路ブロック図である。

符号の説明

１、２ メモリシステム
１０ シンクロナスＤＲＡＭ（ＳＤＲＡＭ）コントローラ
２０、４０ シンクロナスＤＲＡＭ（ＳＤＲＡＭ）
２１ コマンド判定回路
２１Ａ コマンドデコーダ回路
２１Ｂ ＮＶコマンドデコーダ回路
２２ モードレジスタ
２３ リフレッシュ制御回路
２４ メモリセル
２５ タイマ
２６ リフレッシュアドレスカウンタ
２７ リフレッシュ管理部
３０、６０ シンクロナスフラッシュメモリ（ＳＮＶＭ）
６１ アクセス開始／終了報知回路

Claims (18)

1. リフレッシュ動作が必要なメモリと前記リフレッシュ動作が不要なメモリとを含む複数のメモリを有するメモリシステムにおいて、
   前記リフレッシュ動作の不要なメモリに対するアクセスコマンドを認識するコマンド認識部と、
   前記コマンド認識部によりアクセス開始指令を認識することに応じて、前記リフレッシュ動作の周期を、前記アクセス開始指令の認識以前に設定されていた周期に比して短周期に変更するリフレッシュ周期変更部とを備えることを特徴とするメモリシステム。
2. 前記コマンド認識部は、更に、アクセス終了指令を認識し、
   前記リフレッシュ周期変更部は、前記コマンド認識部による前記アクセス終了指令の認識に応じて、前記リフレッシュ動作の周期を、前記アクセス開始指令の認識以前に設定されていた周期に戻すことを特徴とする請求項１に記載のメモリシステム。
3. 前記アクセス終了指令は、アクセスを中断するターミネートコマンドであり、
   前記アクセス開始指令は、アクセスを再開するレジュームコマンドであることを特徴とする請求項２に記載のメモリシステム。
4. 前記リフレッシュ変更部は、
   前記コマンド認識部による前記アクセスコマンドの認識に対して前記リフレッシュ動作の周期を変更するまでの時間を調整する時間調整部を備えることを特徴とする請求項１乃至３の少なくとも何れか１項に記載のメモリシステム。
5. 前記リフレッシュ動作が必要なメモリと前記リフレッシュ動作が不要なメモリが同一パッケージに積層実装されたデバイスで構成されること特徴とする請求項１乃至４の少なくとも何れか１項に記載のメモリシステム。
6. 前記デバイスが積層実装される複合デバイスで構成されること特徴とする請求項５に記載のメモリシステム。
7. 前記リフレッシュ動作が必要なメモリと前記リフレッシュ動作が不要なメモリがそれぞれ異なるパッケージに積層実装されたデバイスで構成され、それらのデバイスが積層実装される複合デバイスで構成されること特徴とする請求項１乃至４の少なくとも何れか１項に記載のメモリシステム。
8. 前記リフレッシュ動作が必要なメモリと前記リフレッシュ動作が不要なメモリとの、コマンド制御端子、アドレス端子、およびデータ端子は共通に接続されること特徴とする請求項１乃至７の少なくとも何れか１項に記載のメモリシステム。
9. リフレッシュ動作が不要なメモリを含む複数のメモリを有するメモリシステムに搭載される前記リフレッシュ動作が必要なメモリであって、
   前記リフレッシュ動作の不要なメモリに対するアクセスコマンドを認識するコマンド認識部と、
   前記コマンド認識部によりアクセス開始指令を認識することに応じて、前記リフレッシュ動作の周期を、前記アクセス開始指令の認識以前に設定されていた周期に比して短周期に変更するリフレッシュ周期変更部とを備えることを特徴とするリフレッシュ動作が必要なメモリ。
10. リフレッシュ動作が不要なメモリを含む複数のメモリを有するメモリシステムに搭載される前記リフレッシュ動作が必要なメモリであって、
    前記リフレッシュ動作の不要なメモリから、該リフレッシュ動作の不要なメモリに対してアクセス開始が指令されたことを報知する報知信号を受けて、前記リフレッシュ動作の周期を、前記報知信号の受信以前に設定されていた周期に比して短周期に変更するリフレッシュ周期変更部を備えることを特徴とするリフレッシュ動作が必要なメモリ。
11. 前記アクセスは、
    前記リフレッシュ動作が不要なメモリと前記リフレッシュ動作が必要なメモリへの同時アクセスを含む、ことを特徴とする請求項９または１０に記載のリフレッシュ動作が必要なメモリ。
12. 前記報知信号は、前記リフレッシュ動作が必要なメモリと前記リフレッシュ動作が不要なメモリが同一パッケージに積層実装されたデバイス内で、前記リフレッシュ動作の不要なメモリと前記リフレッシュ動作が必要なメモリ間を接続する信号線である、こと特徴とする請求項１０または１１に記載のメモリシステム。
13. 前記報知信号は、前記リフレッシュ動作が必要なメモリと前記リフレッシュ動作が不要なメモリがそれぞれ異なるパッケージに積層実装されたデバイスで構成され、それらのデバイスが積層実装される複合デバイス内で、前記リフレッシュ動作の不要なメモリと前記リフレッシュ動作が必要なメモリ間を接続する信号線である、こと特徴とする請求項１０または１１に記載のメモリシステム。
14. 前記リフレッシュ周期変更部は、
    前記アクセス開始指令の認識または前記報知信号に対して前記リフレッシュ動作を短周期に変更するまでの時間を調整する時間調整部を備えることを特徴とする請求項９または１０に記載のリフレッシュ動作が必要なメモリ。
15. リフレッシュ動作が必要なメモリを含む複数のメモリを有するメモリシステムに搭載される前記リフレッシュ動作が不要なメモリであって、
    前記リフレッシュ動作が不要なメモリのアクセス開始が指令されたことを前記リフレッシュ動作が必要なメモリへ報知する報知部を備えることを特徴とするリフレッシュ動作が不要なメモリ。
16. 前記アクセスは、
    前記リフレッシュ動作が不要なメモリと前記リフレッシュ動作が必要なメモリへの同時アクセスを含む、ことを特徴とする請求項１５に記載のリフレッシュ動作が不要なメモリ。
17. 前記報知部の出力信号は、前記リフレッシュ動作が必要なメモリと前記リフレッシュ動作が不要なメモリが同一パッケージに積層実装されたデバイス内で、前記リフレッシュ動作の不要なメモリと前記リフレッシュ動作が必要なメモリ間を接続する信号線である、こと特徴とする請求項１５または１６に記載のメモリシステム。
18. 前記報知部の出力信号は、前記リフレッシュ動作が必要なメモリと前記リフレッシュ動作が不要なメモリがそれぞれ異なるパッケージに積層実装されたデバイスで構成され、それらのデバイスが積層実装される複合デバイス内で、前記リフレッシュ動作の不要なメモリと前記リフレッシュ動作が必要なメモリ間を接続する信号線である、こと特徴とする請求項１５または１６に記載のメモリシステム。
    
    

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