JP4187084B2 - 半導体メモリ - Google Patents
半導体メモリ Download PDFInfo
- Publication number
- JP4187084B2 JP4187084B2 JP2001230751A JP2001230751A JP4187084B2 JP 4187084 B2 JP4187084 B2 JP 4187084B2 JP 2001230751 A JP2001230751 A JP 2001230751A JP 2001230751 A JP2001230751 A JP 2001230751A JP 4187084 B2 JP4187084 B2 JP 4187084B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- refresh
- address
- word lines
- normal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 39
- 230000015654 memory Effects 0.000 claims description 71
- 230000004913 activation Effects 0.000 claims description 28
- 230000002950 deficient Effects 0.000 claims description 20
- 239000003990 capacitor Substances 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 5
- 230000003068 static effect Effects 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims 13
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 3
- 230000003796 beauty Effects 0.000 claims 2
- 238000005259 measurement Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 51
- 230000007704 transition Effects 0.000 description 14
- 238000001514 detection method Methods 0.000 description 11
- BDEDPKFUFGCVCJ-UHFFFAOYSA-N 3,6-dihydroxy-8,8-dimethyl-1-oxo-3,4,7,9-tetrahydrocyclopenta[h]isochromene-5-carbaldehyde Chemical compound O=C1OC(O)CC(C(C=O)=C2O)=C1C1=C2CC(C)(C)C1 BDEDPKFUFGCVCJ-UHFFFAOYSA-N 0.000 description 10
- 101000915578 Homo sapiens Zinc finger HIT domain-containing protein 3 Proteins 0.000 description 10
- 102100028598 Zinc finger HIT domain-containing protein 3 Human genes 0.000 description 10
- 230000000694 effects Effects 0.000 description 10
- 101100422768 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SUL2 gene Proteins 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 230000008859 change Effects 0.000 description 5
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 4
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 101100219214 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) MIS1 gene Proteins 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- -1 and the signals HIT0 Proteins 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/783—Masking faults in memories by using spares or by reconfiguring using programmable devices with refresh of replacement cells, e.g. in DRAMs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はダイナミック型メモリセルを用いた半導体メモリに関し、特に冗長回路を有する半導体メモリの高速化および低消費電力化に利用して有効な技術関するものである。
【０００２】
【従来の技術】
各種電子装置に用いられる記憶素子として、ダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭという）、集積度が高くビットコストが安いという利点があるが、記憶情報保持のためには定期的なリフレッシュを必要とする。そこで、リフレッシュコマンド発行機能を有するメモリコントローラと共に用いられるのが普通であり、携帯電話のような小規模なシステムには不向きである。小規模なシステム用の記憶素子としては、現在はスタティック・ランダム・アクセス・メモリ（以下、単にＳＲＡＭという）が主として用いられている。しかし、携帯機器の高機能化に伴い、より大容量の記憶素子の需要が増加してきており、ＳＲＡＭではコストが見合わなくなってきている。
【０００３】
ＤＲＡＭを外部からのリフレッシュを不必要とする方法が特開昭６１−７１４９４号に開示されている。これは１サイクルを２つの時間帯に分け、前半でリフレッシュを、後半で読み出しまたは書き込み動作を行うという方法である。このようにすれば、リフレッシュ動作を外部から隠蔽でき、ビットコストの安いＤＲＡＭをＳＲＡＭと同様（擬似ＳＲＡＭとして）に使用することができる。
【０００４】
【発明が解決しようとする課題】
上記従来技術の問題点は、読み出し／書き込み要求が来たときにメモリがリフレッシュ中だった場合、リフレッシュ動作が終了するまで読み出し／書き込みを開始できないことである。いつ読み出し／書き込み要求が来るかはあらかじめ予測できない。最悪の場合として、リフレッシュ動作を開始した直後に読み出し／書き込み要求が来たとすると、リフレッシュサイクル時間の分だけアクセス時間が長くなってしまう。このアクセス時間の増加を最小限に抑えるためには、リフレッシュサイクル時間をできるだけ短縮することが望ましい。
【０００５】
本発明の目的は、リフレッシュサイクル時間を短縮でき、しかもリフレッシュ時の消費電力を低減できる半導体メモリを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、内部アドレス信号を発生するアドレス入力回路と、上記内部アドレス信号を受けて該アドレスが複数の正規ワード線のうち不良ワード線のアドレスに該当するか否かを判定する冗長判定回路と、複数の正規ワード線と冗長ワード線とを順次リフレッシュするためのリフレッシュアドレス信号を発生するアドレスカウンタとを有し、リフレッシュ時には上記冗長判定回路を動作停止にする。
【０００７】
【発明の実施の形態】
図１には、本発明に係るＤＲＡＭの一実施例の概略ブロック図が示されている。ＡＢは、アドレス入力回路であり、外部アドレス信号Ａｉ（ｉ＝０〜ｋ）を受け取り、内部ロウアドレス信号ＢＸｉ＿Ｎを生成する。ＲＪは、冗長判定回路であり、内部ロウアドレス信号ＢＸｉ＿Ｎが不良ワード線のアドレスに該当するか否かを判定する。ＰＤ＿Ｎはプリデコーダであり、内部ロウアドレス信号ＢＸｉ＿Ｎをデコードしてプリデコード信号ＡＸｉｊ＿Ｎを生成する。上記アドレス入力回路ＡＢ、冗長判定回路ＲＪ及びプリデコーダＰＤ＿Ｎは、読み出しまたは書き込み動作のときに用いられる。したがって、＿Ｎは通常動作に対応したノーマル系の回路ないし信号を表している。
【０００８】
ＡＣ１は、リフレッシュアドレスカウンタであり、リフレッシュすべきワード線のリフレッシュアドレス信号ＢＸｉ＿Ｒを生成する。ＰＤ＿Ｒは、プリデコーダであり、上記リフレッシュアドレス信号ＢＸｉ＿Ｒをデコードして、プリデコード信号ＡＸｉｊ＿Ｒを生成する。上記リフレッシュアドレスカウンタＡＣ１及びプリデコーダＰＤ＿Ｒは、リフレッシュ動作のときに用いられる。したがって、＿Ｒはリフレッシュ動作に対応したリフレッシュ系の回路ないし信号を表している。
【０００９】
ＳＥＬ１，ＳＥＬ２は、セレクタであり、リフレッシュモード信号Ｒｍｏｄｅに従って２つの入力のうちいずれかを選択して出力する。すなわち、読み出し／書き込み時（ノーマルモード）には、上記信号Ｒｍｏｄｅの一方のレベルに対応して前記信号ＡＸｉｊ＿Ｎ、冗長判定信号ＲＷ０＿Ｎ、ＲＷ１＿Ｎが選択され、リフレッシュ（リフレッシュモード）時には前記信号ＡＸｉｊ＿Ｒ、ＲＷ０＿Ｒ，ＲＷ１＿Ｒが選択されて、それぞれに対応した信号ＡＸｉｊ、ＲＷ０，ＲＷ１を出力する。
【００１０】
ＸＤは、ロウデコーダである。ＭＡはメモリアレーであり、その中には正規のワード線Ｗ０〜Ｗｎ、冗長ワード線ＲＷ０，ＲＷ１が配置されている。図には記載を省略してあるが、ワード線と直交してビット線が配置されており、ワード線とビット線との交点にはメモリセルが配置されている。なお、図には本発明に関係するロウ（ワード線）関係の回路のみを示し、カラム（ビット線）関係の回路やデータ入出力回路などは記載を省略してある。
【００１１】
次に読み出し／書き込み時の動作を説明する。アドレス入力回路ＡＢは、外部アドレス信号Ａｉ（ｉ＝０〜ｋ）から内部ロウアドレス信号ＢＸｉ＿Ｎを生成する。この内部アドレス信号ＢＸｉ＿Ｎが、冗長判定回路ＲＪによって不良ワード線のアドレスであるか否か判定される。不良ワード線でない場合は信号ＸＤＥが "１" （例えばハイレベル）になり、冗長ワード線活性化信号ＲＷ０＿Ｎ、ＲＷ１＿Ｎは "０" （例えばロウレベル）になる。
【００１２】
プリデコーダＰＤ＿Ｎは、信号ＸＤＥによってイネーブルされ、ＢＸｉ＿Ｎをデコードしてプリデコード信号ＡＸｉｊ＿Ｎを生成する。これがセレクタＳＥＬ１によって選択され、信号ＡＸｉｊとしてロウデコーダＸＤに送られる。ロウデコーダＸＤはこれをさらにデコードし、必要ならば電圧レベルの変換を行って、正規のワード線のうちの１本を活性化する。一方、セレクタＳＥＬ２によって信号ＲＷ０＿Ｎ、ＲＷ１＿Ｎが選択されるが、いずれも "０" であるため、冗長ワード線ＲＷ０，ＲＷ１は活性化されない。
【００１３】
内部アドレス信号ＢＸｉ＿Ｎが不良ワード線のアドレスに該当していた場合は、信号ＸＥＤが "０" になり、上記信号ＲＷ０＿Ｎ，ＲＷ１＿Ｎのいずれか一方が "１" になる。これによりプリデコーダＰＤ＿Ｎがディスエーブルされるため、正規のワード線は活性化されない。一方、上記信号ＲＷ０＿ＮもしくはＲＷ１＿Ｎのいずれかが "１" であるため、冗長ワード線ＲＷ０もしくはＲＷ１のいずれかが正規のワード線の代替として活性化される。
【００１４】
次にリフレッシュ時の動作を説明する。リフレッシュアドレスカウンタＡＣ１によって生成されたアドレス信号ＢＸｉ＿Ｒおよび冗長イネーブル信号ＲＥ＿Ｒが、プリデコーダＰＤ＿Ｒに入力される。プリデコーダＰＤ＿Ｒは、これを受けて、プリデコード信号ＡＸｉｊ＿Ｒおよび冗長ワード線活性化信号ＲＷ０＿Ｒ、ＲＷ１＿Ｒを生成する。上記冗長イネーブル信号ＲＥ＿Ｒが "０" のときはプリデコード信号ＡＸｉｊ＿Ｒのいずれかが "１" になり、信号ＲＷ０＿Ｒ，ＲＷ１＿Ｒは "０" になる。
【００１５】
アドレス信号ＡＸｉｊ＿ＲはセレクタＳＥＬ１によって選択されて、信号ＡＸｉｊとしてロウデコーダＸＤに送られる。ロウデコーダＸＤは、これをさらにデコードし、必要ならば電圧レベルの変換を行って、正規のワード線のうちの１本を活性化する。一方、セレクタＳＥＬ２によってＲＷ０＿Ｒ、ＲＷ１＿Ｒが選択されるが、いずれも "０" であるため、冗長ワード線ＲＷ０、ＲＷ１は活性化されない。冗長イネーブル信号ＲＥ＿Ｒが "０" のときは、信号ＡＸｉｊ＿Ｒは生成されないため、正規のワード線は活性化されない。一方、信号ＲＷ０＿ＲもしくはＲＷ１＿Ｒ "１" であるため、冗長ワード線ＲＷ０もしくはＲＷ１が活性化される。
【００１６】
本実施例の特徴は、読み出し／書き込み用の回路とリフレッシュ用の回路とを別々に設け、読み出し／書き込み用にのみ冗長判定回路を設けたことである。すなわち、リフレッシュ用の回路は冗長判定回路を有しない。したがって、読み出し／書き込み時には冗長判定は行われるが、リフレッシュ時には冗長判定は行われない。これにより、リフレッシュ動作を冗長判定回路の動作時間分だけ高速化でき、さらに冗長判定回路分の消費電力を低減することができる。消費電力の低減のためには、リフレッシュ時には読み出し／書き込み用の回路は一切動作しないようにすることが望ましい。そのためにはたとえば、アドレスバッファの出力信号ＢＸｉ＿Ｎを固定しておけばよい。
【００１７】
この実施例の第２の特徴は、リフレッシュアドレスカウンタＡＣ１が冗長イネーブル信号ＲＥ＿Ｒを出力することである。これにより、冗長判定を行わなくても、冗長ワード線に接続されたメモリセルも、正規のワード線に接続されたメモリセルと同様にリフレッシュすることが可能になる。次に図１のＤＲＡＭを構成する主要な回路について、以下に図面を用いて詳しく説明する。
【００１８】
図２には、前記図１のリフレッシュアドレスカウンタＡＣ１の一実施例の回路図が示されている。このリフレッシュアドレスカウンタＡＣ１は、（ｋ＋２）個のＴ型フリップフロップＴＦＦと若干の論理ゲートから成る。信号／ＲＦは、リフレッシュ信号であり（ここで、信号名の前の "／ "は負論理の信号であることを示す）、リフレッシュ動作開始時に "０" になり、リフレッシュ動作が終了すると "１" になる。これが各フリップフロップのクロックとして用いられる。各フリップフロップの出力Ｑは、Ｔ入力が "１" のときは／ＲＦの立下りで変化し、Ｔ入力が "０" のときは変化しない。リフレッシュアドレス出力ＢＸ０＿Ｒ〜ＢＸｋ＿Ｒはフリップフロップの出力よりも半サイクル早く、すなわち、信号／ＲＦの立上り時に変化する。次にこの回路の動作を説明する。
【００１９】
図３には、前記図２のリフレッシュアドレスカウンタＡＣ１の動作を説明する動作波形図が示されている。簡単のため、ｋ＝３の場合を示している。初期状態では各Ｔフリップフロップの出力Ｑ０〜Ｑ３はすべて "０" 、リフレッシュアドレス出力ＢＸ０＿Ｒ〜ＢＸ３＿Ｒもすべて "０" である。この状態では、アドレス "００００" のワード線かＷ０のリフレッシュが実行されている。
【００２０】
時刻ｔ０において、信号／ＲＦが立ち上がると、まずリフレッシュアドレス信号ＢＸ０＿Ｒが "１" （ハイレベル）になり、時刻ｔ１において信号／ＲＦが立ち下がると、リフレッシュアドレスカウンタＡＣ１の計数出力Ｑ０が "１" になる。したがって、時刻ｔ１からｔ２まではアドレス "０００１" のワード線ｗ１のリフレッシュが実行される。
【００２１】
時刻ｔ２において、信号／ＲＦが立ち上がるとリフレッシュアドレス信号ＢＸ０＿Ｒが "０" に、ＢＸ１＿Ｒが "１" になり、時刻ｔ３において信号／ＲＦが立ち下がると、リフレッシュアドレスカウンタＡＣ１の計数出力Ｑ０が "０" に、Ｑ１が "１" になる。したがって、時刻ｔ３からｔ４まではアドレス "００１０" のワード線Ｗ２のリフレッシュが実行される。以下同様にしてアドレスが進み、時刻ｔ２９からｔ３０まではアドレス "１１１１" のワード線１５のリフレッシュが実行される。
【００２２】
時刻ｔ３０において、信号／ＲＦが立ち上がると、リフレッシュアドレス信号ＢＸ０＿Ｒ〜ＢＸ３＿Ｒがすべて "０" になるとともに、冗長イネーブル信号ＲＥ＿Ｒが "１" になる。これにより、時刻ｔ３１からｔ３２までは冗長ワード線ＲＷ０のリフレッシュが実行される。時刻ｔ３２において、信号／ＲＦが立ち上がると、リフレッシュアドレス信号ＢＸ０＿Ｒが "１" になる。冗長イネーブル信号ＲＥ＿Ｒは "１" のままである。したがって、時刻ｔ３３からｔ３４までは冗長ワード線ＲＷ１のリフレッシュが実行される。時刻ｔ３４において、信号／ＲＦが立ち上がると、リフレッシュアドレス信号ＢＸ０＿ＲとＢＸ１＿Ｒが "０" になり、時刻ｔ３５からは再びアドレス "００００" のワード線Ｗ０のリフレッシュが実行される。以上をまとめると図４の関係図のようになる。
【００２３】
つまり、時刻ｔ０〜ｔ３４により規定される１８期間での冗長イネーブル信号ＲＥ＿Ｒ、リフレッシュアドレス信号ＢＸ３＿Ｒ〜ＢＸ０＿Ｒ、及びリフレッシュされるワード線Ｗ０〜ＲＷ１は、図４のような関係となる。
【００２４】
この実施例のリフレッシュアドレスカウンタＡＣ１の特徴は、正規のワード線Ｗ０〜Ｗ１５に対応するアドレスだけでなく、冗長ワード線ＲＷ０，ＲＷ１に対応するアドレスをも出力することである。すなわち冗長イネーブル信号ＲＥ＿Ｒ＝ "１" であることが冗長ワード線が選択されるべきであることを示し、そのときのリフレッシュアドレス信号ＢＸ０＿Ｒがどの冗長線を選択すべきかを示す。
【００２５】
従来のＤＲＡＭに用いられているリフレッシュアドレスカウンタは、正規のワード線に対応するアドレスのみを出力するものであった。正規のワード線の本数は普通２のべき乗であるから、リフレッシュアドレスカウンタも２のべき乗サイクルを周期として動作するのが普通であった。それに対してこのリフレッシュカウンタは、正規のワード線数と冗長ワード線数の合計を周期として動作する。たとえば、図３、図４の例では１６＋２＝１８サイクルを周期として動作する。これにより、リフレッシュ時に冗長判定を行わなくても、冗長ワード線を正規のワード線と同様にリフレッシュすることが可能になる。
【００２６】
なお、この例では冗長ワード線が２本であるため、どの冗長ワード線が選択されるべきかを示す信号はリフレッシュアドレス信号ＢＸ０＿Ｒの１ビットだけでもよいが、冗長ワード線数が２本よりも多いときは他のビットも用いればよい。たとえば、冗長ワード線数が４本のときはリフレッシュアドレス信号ＢＸ０＿ＲとＢＸ１＿Ｒの２ビットを用いればよい。この場合はリフレッシュアドレスカウンタの周期は１６＋４＝２０サイクルとなる。
【００２７】
図５には、前記図１のリフレッシュアドレスカウンタＡＣ１の他の一実施例の回路図が示されている。この実施例回路では（ｋ＋３）個のＴフリップフロップＴＦＦ若干の論理ゲートから成る。簡単のため、ｋ＝３の場合を示している。図６には、その動作波形図が示され、図７には各サイクルにおけるカウンタの出力とリフレッシュされるワード線との関係図が示されている。この実施例においては、リフレッシュアドレスカウンタＡＣ１は、いわゆるグレーコードカウンタであり、１サイクルの間では１つの出力しか変化しないのが特徴である。これは図７を見れば明らかであろう。そのため、出力信号ＢＸ０＿Ｒ〜ＢＸ３＿Ｒの充放電による消費電力が低減できる。
【００２８】
上記のようなグレーコードカウンタの採用によって、リフレッシュアドレス信号ＢＸ３＿Ｒ〜ＢＸ０＿Ｒの変化順序が変わり、それをデコードするデコーダにおいては、選択ワード線の順序が前記図２の実施例と異なるものとなるが、それぞれの動作のそのものは前記同様であるので、その説明を省略する。
【００２９】
図８には、この前記リフレッシュアドレスカウンタＡＣ１に用いられるフリップフロップＴＦＦの一実施例の回路図が示されている。この実施例のフリップフロップＴＦＦは、前記図２の実施例のようなバイナリーカウンタ、あるいは前記図５の実施例のようなグレーコードカウンタに用いることができる。つまり、入力Ｔが "１" のときはクロックＣＫの立ち下りで出力Ｑが変化し、入力Ｔが "０" のときは出力Ｑは変化しない。出力ＢＸｉ＿Ｒは、上記出力Ｑよりも半サイクル早く、すなわちクロックＣＫの立ち上りで変化する。
【００３０】
図９には、前記図１の冗長判定回路ＲＪの一実施例の回路図が示されている。同図におい、ＣＭＰはアドレス比較回路であり、内部アドレス信号ＢＸｉ＿Ｎ（０ないしｋ）と回路内に記憶されている不良ワード線のアドレスとを比較する。不良アドレスの記憶のために、各アドレス比較回路ＣＭＰは、プログラム可能な不揮発メモリを有する。これはたとえばレーザで切断されるヒューズ、電気的に切断されるヒューズ、あるいはアンチヒューズなどの素子により実現できる。その実現方法は周知であるのでここでは省略する。
【００３１】
この実施例では、代表として２個のアドレス比較回路が示されており、上記内部アドレス信号ＢＸｉ＿Ｎ（ｉ＝０〜ｋ）は、２組の不良ワード線アドレスとの比較が同時に行われる。なお、内部アドレス信号は、前記では簡単のためＢＸｉ＿Ｎと記載していたが、実際にはここに示すようにＢＸｉＴ＿ＮとＢＸｉＢ＿Ｎの１対の相補信号である。外部アドレス信号Ａｉが "０" のときはＢＸｉＴ＿Ｎが "０" で、ＢＸｉＢ＿Ｎが "１" であり、外部アドレス信号Ａｉが "１" のときはＢＸｉＴ＿Ｎが "１" で、ＢＸｉＢ＿Ｎが "０" である。ただし待機時は両方とも "１" である。
【００３２】
信号ＸＥ＿Ｎは、読み出し／書き込み時にワード線を立ち上げるタイミングを決定するタイミング信号であり、所定のタイミングで "０" から "１" になる。アドレス比較回路の出力ＭＩＳ０、ＭＩＳ１は、待機時はいずれも "０" であり、比較結果が「不一致」のときは "０" から "１" になり、「一致」のときは "０" にとどまる。したがって、２個のアドレス比較回路の比較結果がいずれも「不一致」のときは信号ＸＤＥが "１" になり、信号ＲＷ０＿ＮとＲＷ１＿Ｎは "０" のままである。いずれかが「一致」のときは信号ＲＷ０＿Ｎ又はＲＷ１＿Ｎが "１" になり、信号ＸＤＥは "０" のままである。
【００３３】
図１０には、前記図１の読み出し／書き込み動作用プリデコーダＰＤ＿Ｎの一実施例の回路図が示されている。この実施例では、ｋ＝７場合が示されている。つまり、内部アドレス信号ＢＸｉ＿Ｎは、ＢＸ０＿Ｎ〜ＢＸ７＿Ｎの８ビットからなる相補アドレス信号とされる。
【００３４】
この実施例プリデコーダ回路は、３組のプリデコーダＰＤ１＿Ｎ、ＰＤ２＿Ｎ及びＰＤ３＿Ｎから成る。ＰＤ２＿Ｎの構成は、代表として例示的に示されているＰＤ１＿Ｎと同一であるので記載を省略し、ブラックボックスとして示されている。
【００３５】
プリデコーダＰＤ１＿Ｎは、アドレス信号の下位３ビットの相補アドレス信号ＢＸ０Ｔ＿Ｎ，ＢＸ０Ｂ＿ＮないしＢＸ２Ｔ＿Ｎ，ＢＸ２Ｂ＿Ｎをプリデコードして８通りのプリデコード信号ＡＸ００＿Ｎ〜ＡＸ０７＿Ｎを生成する。待機時は上記入力信号ＢＸ０Ｔ＿Ｎ，ＢＸ０Ｂ＿ＮないしＢＸ２Ｔ＿Ｎ，ＢＸ２Ｂ＿Ｎがすべて "１" であるので、プリデコード信号ＡＸ００＿Ｎ〜ＡＸ０７＿Ｎはすべて "０" である。
【００３６】
読み出し／書き込み動作に入ると、前述のように内部アドレス信号ＢＸｉＴ＿Ｎ又はＢＸｉＢ＿Ｎの一方が "０" になるので、プリデコード信号ＡＸ００＿Ｎ〜ＡＸ０７＿Ｎのうちの１つだけが "１" になる。プリデコーダＰＤ２＿Ｎについても同様である。
【００３７】
プリデコーダＰＤ３＿Ｎは、アドレス信号の上位２ビットの相補アドレス信号ＢＸ６Ｔ＿Ｎ／ＢＸ６Ｂ＿ＮとＢＸ７Ｔ＿Ｎ／ＢＸ７Ｂ＿Ｎをプリデコードする回路であるが、信号ＸＤＥが入力されている点が他の２つのプリデコーダＰＤ１＿Ｎ、ＰＤ２＿Ｎと異なる。前述の冗長判定回路における比較結果が「不一致」のときは、信号ＸＤＥが "１" になるので、プリデコード信号ＡＸ６０＿Ｎ〜ＡＸ６３＿Ｎのうちの１つだけが "１" になる。これにより、正規のワード線のうちの１本が活性化される。比較結果が「一致」のときは信号ＸＤＥが "０" にとどまるため、プリデコード信号ＡＸ６０＿Ｎ〜ＡＸ６３＿Ｎはすべて "０" のままである。したがって、正規のワード線は活性化されない。
【００３８】
図１１には、前記図１のリフレッシュ動作用プリデコーダＰＤ＿Ｒの一実施例の回路図が示されている。この実施例においても、前記図１０と同様にてｋ＝７場合が示されている。この実施例回路は４組のプリデコーダＰＤ１＿Ｒ、ＰＤ２＿Ｒ、ＰＤ３＿Ｒ及びＰＤ４＿Ｒから成る。プリデコーダＰＤ１＿Ｒ、ＰＤ２＿Ｒは、それぞれアドレスの下位３ビット（ＢＸ０＿Ｒ〜ＢＸ２＿Ｒ）、中位３ビット（ＢＸ３＿Ｒ〜ＢＸ５＿Ｒ）をデコードする回路である。これらは前記図１０のプリデコーダＰＤ１＿Ｎ，ＰＤ２Ｎのような周知の３ビットデコーダで実現できるので、構成の記載は省略し、ブラックボックスで示されている。
【００３９】
プリデコーダＰＤ３＿Ｒは、リフレッシュアドレスの上位２ビット（ＢＸ６＿Ｒ，ＢＸ７＿Ｒ）をプリデコードする回路であるが、信号ＲＥ＿Ｒ、ＸＥ＿Ｒが入力されている点が上記の２つのプリデコーダＰＤ１＿Ｒ，ＰＤ２＿Ｒの２つと異なる。信号ＲＥ＿Ｒは、前述のようにリフレッシュアドレスカウンタの出力である冗長イネーブル信号である。
【００４０】
ＸＥ＿Ｒはリフレッシュ時にワード線を立ち上げるタイミングを決定するタイミング信号であり、所定のタイミングで "０" から "１" になる。このタイミングは前述の信号ＸＥ＿Ｎよりも早い。この実施例では、リフレッシュ時は冗長判定を行わないので、その判定に費やす時間分だけ選択すべきワード線を早く決定できるからである。信号ＲＥ＿Ｒが "０" のときは、信号ＸＥ＿Ｒが "１" になるタイミングでプリデコード信号ＡＸ６０＿Ｒ〜ＡＸ６３＿Ｒのうちの１つだけが "１" になる。これにより、正規のワード線のうちの１本が活性化される。信号ＲＥ＿Ｒが "１" のときは、プリデコード信号ＡＸ６０＿Ｒ〜ＡＣ６３＿Ｒはすべて "０" のままである。したがって、正規のワード線は活性化されない。
【００４１】
プリデコーダＰＤ４＿Ｒはリフレッシュアドレス信号ＢＸ０＿Ｒと信号ＲＥ＿Ｒを受けて冗長ワード線活性化信号ＲＷ０＿Ｒ、ＲＷ１＿Ｒを生成するための回路である。信号ＲＥ＿Ｒが "０" のときは、冗長ワード線活性化信号ＲＷ０＿Ｒ、ＲＷ１＿Ｒは、両方とも "０" のままである。したがって、冗長ワード線は活性化されない。信号ＲＥ＿Ｒが "１" でリフレッシュアドレス信号ＢＸ０＿Ｒが "０" のときは、信号ＸＥ＿Ｒが "１" になるタイミングで冗長ワード線活性化信号ＲＷ０＿Ｒが "１" になる。これにより、冗長ワード線ＲＷ０が活性化される。信号ＲＥ＿Ｒが "１" でリフレッシュアドレス信号ＢＸ０＿Ｒが "１" のときは、信号ＸＥ＿Ｒが "１" になるタイミングで冗長ワード線活性化信号ＲＷ１＿Ｒになる。これにより、冗長ワード線ＲＷ１が活性化される。
【００４２】
図１２には、本発明本発明に係るＤＲＡＭの他の一実施例の概略ブロック図が示されている。同図において、前記図１の実施例と同一の符号は、同一または相当部分を示す。前記図１の実施例との相違点は、冗長ワード線選択用のセレクタＳＥＬ２が１個しかないこと、および冗長ワード線選択用のデコーダＲＸＤが設けられていることである。セレクタＳＥＬ２からデコーダＲＸＤに送られる冗長ワード線活性化信号は、ＲＷの１本だけである。２本の冗長ワード線ＲＷ０，ＲＷ１のうち、どちらを活性化すべきかの識別には、プリデコード信号ＡＸ００，ＡＸ０１を流用している。冗長ワード線デコーダＲＸＤは、信号ＲＷとプリデコード信号ＡＸ００が "１" のときは冗長ワード線ＲＷ０を、信号ＲＷとプリデコード信号ＡＸ０１が "１" のときは冗長ワード線ＲＷ１を活性化する。
【００４３】
本実施例の特徴は、冗長ワード線活性化信号が１本でよいことである。図１の実施例では、冗長ワード線活性化信号はＲＷ０，ＲＷ１の２本であった。これは冗長ワード線ＲＷ０，ＲＷ１の２本あるからである。それに対して本実施例では、この配線は冗長ワード線数が２本であるにもかかわらず１本でよい。この例では簡単のため冗長ワード線は２本としているが、冗長ワード線数が多数ある場合は、配線本数の低減はチップ面積低減に大きく寄与する。以上の変更に伴い、冗長判定回路やプリデコーダにも多少の変更がある。
【００４４】
図１３には、冗長判定回路ＲＪの他の一実施例の回路図が示されている。前記図９の実施例回路との相違点は次の通りである。第１の相違点は、冗長ワード線活性化信号ＲＷ０＿Ｎ，ＲＷ１＿Ｎのかわりに、それらのオア（ＯＲ）信号ＲＷ＿Ｎを出力することである。この信号ＲＷ＿Ｎは、冗長ワード線ＲＷ０，ＲＷ１のいずれか一方が活性化されるべきときに "１" になる。
【００４５】
第２の相違点は、アドレス比較回路ＣＭＰの比較結果が「一致」であったことを示す信号ＨＩＴ０，ＨＩＴ１を出力することである。上記信号ＨＩＴ０，ＨＩＴ１は、待機時は両方とも "０" である。比較結果が「一致」のときはＨＩＴ０またはＨＩＴ１のいずれか一方が信号ＸＥ＿Ｎのタイミングで "１" になる。比較結果がいずれも「不一致」のときは両方とも "０" のままである。
【００４６】
第３の相違点は冗長イネーブル信号ＲＥ＿Ｎを出力することである。冗長イネーブル信号ＲＥ＿Ｎは、待機時は "１" であり、アドレス比較回路ＣＭＰの比較結果の一方が「一致」のときは "１" のままであり、比較結果がいずれも「不一致」のときは "０" になる。信号ＲＷ＿ＮはセレクタＳＥＬ２を通って冗長ワード線の選択に用いられ、信号ＨＩＴ０，ＨＩＴ１，ＲＥ＿Ｎは、次に述べるプリデコーダＰＤ＿Ｎで用いられる。
【００４７】
図１４には、読み出し／書き込み動作用プリデコーダＰＤ＿Ｎの他の一実施例の回路図が示されている。この実施例でもｋ＝７の場合である。この回路は３組のプリデコーダＰＤ１＿Ｎ、ＰＤ２＿Ｎ、ＰＤ３＿Ｎから成る。プリデコーダＰＤ２＿ＮおよびＰＤ３＿Ｎの構成は前記図１０の場合と同一であるので記載を省略し、ブラックボックスで表している。
【００４８】
プリデコーダＰＤ１＿Ｎの動作を次に説明する。前記のようなアドレス比較回路ＣＭＰの比較結果がいずれも「不一致」のときは、信号ＲＥ＿Ｎが "０" 、ＨＩＴ０，ＨＩＴ１が "０" であるから、前記図１０の場合と同様に、アドレスの下位３ビットがプリデコードされてプリデコード信号ＡＸ００＿Ｎ〜ＡＸ０７＿Ｎが生成される。アドレス比較回路ＣＭＰの比較結果が「一致」の場合は、信号ＲＥ＿Ｎが "１" 、ＨＩＴ０，ＨＩＴ１の一方が "１" になる。
【００４９】
したがって、アドレス入力信号ＢＸｉＴ＿Ｎ，ＢＸｉＢ＿Ｎ（ｉ＝０〜２）にかかわらず、信号ＨＩＴ０が "１" のときはプリデコード信号ＡＸ００＿Ｎが "１" になり、信号ＨＩＴ１が "１" のときはプリデコード信号ＡＸ０１＿Ｎが "１" になる。他のプリデコード信号ＡＸ０２＿Ｎ〜ＡＸ０７＿Ｎは "０" のままである。プリデコーダＰＤ２＿ＮおよびＰＤ３＿Ｎの動作は前記図１０の場合と同じであるので、説明は省略する。なお、リフレッシュ動作用プリデコーダＰＤ＿Ｒは図１１と同様なので説明は省略する。ただし、冗長ワード線活性化信号ＲＷ０＿Ｒ、ＲＷ１＿Ｒを生成するプリデコーダＰＤ４＿Ｒは不要である。
【００５０】
図１５には、本発明本発明に係るＤＲＡＭの更に他の一実施例の概略ブロック図が示されている。同図において、前記図１、図１２の実施例と同一の符号は、同一または相当部分を示す。本実施例の第１の特徴は、リフレッシュアドレスカウンタとしてシフトレジスタ方式の回路ＡＣ２を採用したことである。図１、図１２に示した実施例は、リフレッシュアドレスカウンタＡＣ１でリフレッシュアドレス信号ＢＸｉ＿Ｒを発生し、それをプリデコーダＰＤ＿Ｒでプリデコードしてプリデコード信号ＡＸｉｊ＿Ｒを発生するという方式であった。
【００５１】
本実施例は、プリデコードされた信号ＡＸｉｊ＿Ｒを直接発生する（正確に言えば、プリデコードされた信号ＣＸｉｊ＿Ｒとタイミング信号ＸＥ＿Ｒのアンド（ＡＮＤ）をとってＡＸｉｊ＿Ｒとする）。これにより、プリデコーダＰＤ＿Ｒが不要になるので、回路規模が低減できると共に、消費電力も低減できる。
【００５２】
本実施例の第２の特徴は、ワード線の置き換え単位をワード線４本（図１、図１２の実施例ではワード線１本）としたことである。すなわち、冗長ワード線はＲＷ０〜ＲＷ７の８本あるが、冗長ワード線ＲＷ０〜ＲＷ３、及びＲＷ４〜ＲＷ７はそれぞれ同時に正規のワード線と置き換えられる。これによる第１の利点は、ワード線同士のショートのように隣接したワード線が同時に不良になる場合に対処しやすいことである。第２の利点は、階層ワード線方式に適することである。次に本実施例のＤＲＡＭを構成する主要な回路について図面を用いて詳しく説明する。
【００５３】
図１６には、リフレッシュアドレスカウンタＡＣ２の一実施例の回路図が示されている。同図においてもｋ＝７の場合である。この回路は２１個のＤフリップフロップＤＦＦと若干の論理ゲートから成る。／ＲＦはリフレッシュ信号であり、リフレッシュ動作開始時に "０" になり、リフレッシュ動作が終了すると "１" になる。図の最上段の８個のフリップフロップＤＦＦはリング状に接続されており、出力信号ＣＸ３０＿Ｒ〜ＣＸ３７＿Ｒを発生する。２段目の４個のフリップフロップＤＦＦもやはりリング状に接続されていて、出力ＣＸ６０＿Ｒ〜ＣＸ６３＿Ｒを発生する。３段目の１個のフリップフロップＤＦＦは冗長エネーブル信号ＲＥ＿Ｒを発生する。最下段の８個のフリップフロップＤＦＦはリング状に接続されており、ＣＸ００＿Ｒ〜ＣＸ０７＿Ｒを発生する。
【００５４】
図１７には、図１６のフリップフロップＤＦＦの一実施例の回路図が示されている。出力ＱはクロックＣＫの立ち下りに変化し、出力ＣＸｉｊ＿Ｒは上記出力Ｑよりも半サイクル早く、すなわちクロックＣＫの立ち上りで変化する。
【００５５】
図１８には、前記図１６のリフレッシュアドレスカウンタを説明するための動作波形図が示されている。初期状態では出力ＣＸ３０＿Ｒ、ＣＸ６０＿Ｒ及びＣＸ００＿Ｒのみがそれぞれ "１" になり、他は "０" になっている。この状態ではアドレス "０００"(８進表示）のワード線Ｗ０のリフレッシュが実行されている。
【００５６】
時刻ｔ０において、信号／ＲＦが立ち上がると、信号ＣＸ３０＿Ｒが "０" に、ＣＸ３１＿Ｒが "１" になる。ＣＸ６０＿Ｒ、ＣＸ００＿Ｒは "１" のままである。したがって、時刻ｔ１からｔ２まではアドレス "０１０" のワード線Ｗ８のリフレッシュが実行される。
【００５７】
時刻ｔ２において、信号／ＲＦが立ち上がるとＣＸ３１＿Ｒが "０" に、ＣＸ３２＿Ｒが "１" になる。したがって、時刻ｔ３からｔ４ではアドレス "０２０" のワード線Ｗ１６のリフレッシュが実行される。以下同様にしてアドレスが進み、ｔ１３からｔ１４まではアドレス "０７０" のワード線Ｗ５６のリフレッシュが実行される。
【００５８】
時刻ｔ１４において、信号／ＲＦが立ち上がると、ＣＸ３７＿Ｒが "０" に、ＣＸ３０＿Ｒが "１" になるとともに、ＣＸ６０＿Ｒが "０" に、ＣＸ６１＿Ｒが "１" になる。したがって、時刻ｔ１５からｔ１６まではアドレス "１００" のワード線Ｗ６４のリフレッシュが実行される。以下同様にしてアドレスが進み、正規のワード線が８本おきにリフレッシュされる。時刻ｔ６１からｔ６２まではアドレス "３７０" のワード線Ｗ２４８のリフレッシュが実行される。
【００５９】
時刻ｔ６２において、信号／ＲＦが立ち上がると、ＣＸ３０＿Ｒ〜ＣＸ３７＿Ｒ、およびＣＸ６０＿Ｒ〜ＣＸ６３＿Ｒがすべて "０" になるとともに、冗長イネーブル信号ＲＥ＿Ｒが "１" になる。これにより、時刻ｔ６３からｔ６４までは冗長ワード線ＲＷ０のリフレッシュが実行される。
【００６０】
時刻ｔ６４において、／ＲＦが立ち上がると、信号ＲＥ＿Ｒが "０" になるとともに、ＣＸ３０＿Ｒ、ＣＸ６０＿Ｒが "１" に、ＣＸ００＿Ｒが "０" に、ＣＸ０１＿Ｒが "１" になる。したがって、時刻ｔ６５からｔ６６まではアドレス "００１" のワード線Ｗ１のリフレッシュが実行され、再び上と同様に８本おきに正規のワード線がリフレッシュされる。以上をまとめると図１９の関係図のようになる。本実施例に用いる冗長判定回路ＲＪ２は前記図１３に示した回路と同じでよいので、説明は省略する。
【００６１】
図２０には、本発明に係る読み出し／書き込み動作用プリデコーダＰＤ＿Ｎの更に他の一実施例の回路図が示されている。この実施例でもｋ＝７の場合である。この回路は３組のプリデコーダＰＤ１＿Ｎ、ＰＤ２＿Ｎ、ＰＤ３＿Ｎから成るが、そのうちのプリデコーダＰＤ２＿ＮおよびＰＤ３＿Ｎは前記図１４の実施例と同一であるので記載を省略している。
【００６２】
プリデコーダＰＤ１＿Ｎの動作を次に説明する。前記のようなアドレス比較回路ＣＭＰの比較結果がいずれも「不一致」のときは、信号ＲＥ＿Ｎが "０" 、信号ＨＩＴ０、ＨＩＴ１が "０" であるから、前記図１０の場合と同様に、アドレスの下位３ビットがプリデコードされてプリデコード信号ＡＸ００＿Ｎ〜ＡＸ０７＿Ｎが生成される。アドレス比較回路ＣＭＰの比較結果が「一致」の場合は、信号ＲＥ＿Ｎが "１" 、信号ＨＩＴ０、ＨＩＴ１の一方が "１" になる。
【００６３】
上記信号ＨＩＴ０が "１" のときは、アドレス入力信号ＢＸｉＴ＿Ｎ，ＢＸｉＢ＿Ｎ（ｉ＝０，１）によって、ＡＸ００＿Ｎ〜ＡＸ０３Ｎのいずれか１つが "１" に、他は "０" になる。たとえば、アドレス信号ＢＸ０Ｂ＿Ｎ、ＢＸ１Ｂ＿Ｎが "１" のときはＡＸ００＿Ｎが "１" になる。上記信号ＨＩＴ１が "１" ののときはアドレス入力信号ＢＸｉＴ＿Ｎ，ＢＸｉＢ＿Ｎ（ｉ＝０，１）によって、ＡＸ０４＿Ｎ〜ＡＸ０７＿Ｎのいずれか１つが "１" に、他は "０" になる。たとえば、アドレス信号ＢＸ０Ｂ＿Ｎ、ＢＸ１Ｂ＿Ｎが "１" のときはＡＸ０４＿Ｎが "１" になる。いずれの場合もアドレス入力信号ＢＸ２Ｔ＿Ｎ，ＢＸ２Ｂ＿Ｎは無視される。
【００６４】
本実施例も、前記図１２の実施例２と同様、冗長ワード線活性化信号が１本だけであり配線本数が少ないという利点がある。８本の冗長ワード線のうち、どれを活性化すべきかの識別には、プリデコード信号ＡＸ００〜ＡＸ０７を流用している。
【００６５】
図２１には、本発明に係るＤＲＡＭの更に他の一実施例の概略ブロック図が示されている。同図において、前記図１、図１２等の実施例と同一の符号は、同一または相当部分を示す。この実施例では、セレクタＳＥＬ４をプリデコーダの前段に挿入していることである。すなわち、セレクタＳＥＬ４はプリデコード前のアドレス信号ＢＸｉ＿Ｎ、ＢＸｉ＿Ｒを選択する。一般にプリデコード前の信号の方がプリデコード後の信号よりも本数が少ないから、セレクタの回路規模を小さくできる。
【００６６】
上記セレクタによって選択されたアドレス信号ＢＸｉは、冗長判定回路ＲＪ４に送られる。ただし、冗長判定回路ＲＪ４は、リフレッシュモードのとき（信号Ｒｍｏｄｅが "１" のとき）は判定動作を行わない。これにより、リフレッシュ動作を冗長判定回路の動作時間分だけ高速化でき、さらに冗長判定回路分の消費電力を低減することができる。
【００６７】
図２２には、前記図２１の冗長判定回路ＲＪ４の一実施例の回路図が示されている。前記図９の実施例回路との第１の相違点は、アドレス信号ＢＸｉＴ＿Ｎ，ＢＸｉＢ＿Ｎ（ｉ＝０〜ｋ）の入力部にリフレッシュモード信号Ｒｍｏｄｅとのオア（ＯＲ）をとるためのゲートが設けられていることである。リフレッシュモードのときは信号Ｒｍｏｄｅが "１" であるから、アドレス比較回路ＣＭＰの入力は "１" に固定され、アドレス比較回路ＣＭＰは動作しない。これにより、リフレッシュ時はアドレス比較回路ＣＭＰに要する消費電力が不要になる。
【００６８】
前記図９の実施例回路との第２の相違点は、信号ＸＤＥの発生方法にある。読み出し／書き込み時には信号ＸＥ＿Ｒが "０" であるから、信号ＸＤＥの発生は図９の実施例回路の場合と同じである。すなわち、アドレス比較回路ＣＭＰの比較結果がいずれも「不一致」のとき、信号ＸＥ＿Ｎが "０" から "１" になるタイミングで "１" になる。
【００６９】
リフレッシュ時には、信号ＸＥ＿Ｎは "０" で、信号ＸＥ＿Ｒが所定のタイミングで "０" から "１" になる。このタイミングは前述の信号ＸＥ＿Ｎよりも早い。リフレッシュ時は冗長判定を行わないので、その判定に費やされる時間分だけ選択すべきワード線が早く決定できるからである。信号ＲＥ＿Ｒが "０" のときは、信号ＸＥ＿Ｒが "１" になるタイミングでＸＤＥが "１" になる。これにより、正規のワード線のうちの１本が活性化される。信号ＲＥ＿Ｒが "１" のときは、信号ＸＤＥは "０" のままである。したがって、正規のワード線は活性化されない。
【００７０】
本実施例ではリフレッシュ時にアドレス比較回路ＣＭＰを動作しないようにするのに、入力信号を固定するという方法をとっているが、他の方法も可能である。たとえば、アドレス比較回路ＣＭＰの電源をオフするという方法でもよい。
【００７１】
図２３には、本発明に係るＤＲＡＭの更に他の一実施例の概略ブロック図が示されている。同図において前記図１、図１２等の実施例と同一の符号は、同一または相当部分を示す。本方式の特徴は、リフレッシュ時にワード線を選択するのにシフトレジスタＳＲを用いていることである。シフトレジスタＳＲは、正規のワード線活性化信号ＲＷ０〜ＲＷｎおよび冗長ワード線活性化信号ＲＷ０，ＲＷ１を直接出力する。
【００７２】
リフレッシュ時は正規ワード線活性化信号Ｗ０〜Ｗｎ及び冗長ワード線活性化信号ＲＷ０，ＲＷ１のうち１つだけが "１" になる。リフレッシュ信号／ＲＦはシフトレジスタＳＲをシフトするのに用いられる。信号／ＲＦが立ち上るごとに、正規ワード線活性化信号Ｗ０〜Ｗｎ、冗長ワード線活性化信号ＲＷ０，ＲＷ１が順に "１" になり、正規のワード線Ｗ０〜Ｗｎと冗長ワード線ＲＷ０，ＲＷ１が順にリフレッシュされる。
【００７３】
本実施例においても、リフレッシュ時には冗長判定は行われない。これにより、リフレッシュ動作を冗長判定回路の動作時間分だけ高速化でき、さらに冗長判定回路分の消費電力を低減することができる。また、シフトレジスタＳＲが冗長ワード線活性化信号を出力するので、冗長判定を行わなくても、冗長ワード線に接続されたメモリセルも、正規のワード線に接続されたメモリセルと同様にリフレッシュすることができる。
【００７４】
図２４には、本発明に係るＤＲＡＭの更に他の一実施例の概略ブロック図が示されている。この実施例のＤＲＡＭは、ＳＲＡＭインタフェースを有するＤＲＡＭ、いわゆる擬似ＳＲＡＭに向けられている。ＲＣは、本発明によるロウ（ワード線）選択制御回路であり、その中には冗長判定回路、プリデコーダ、リフレッシュアドレスカウンタ、セレクタなどが含まれる。
【００７５】
ＡＢはアドレス入力回路であり、外部アドレス信号Ａｉを受け取り、内部ロウアドレス信号ＢＸｉ＿Ｎおよび内部カラムアドレス信号ＢＹｉを生成する。ＡＴＤはアドレス遷移検知回路であり、内部アドレス信号が変化したことを検出してアクセス要求信号ＮＲＱを出力する。ＲＴはリフレッシュタイマであり、定期的に（たとえば数μｓごと）リフレッシュ要求信号ＲＲＱを出力する。
【００７６】
ＭＣは主制御回路であり、信号ＮＲＱ、ＲＲＱ、チップセレクト信号／ＣＳ、書き込みイネーブル信号／ＷＥ、出力イネーブル信号／ＯＥなどの信号（コマンド）を受けて、読み出し／書き込みとリフレッシュの実行順序を調停する。上記主制御回路ＭＣはリフレッシュモード信号Ｒｍｏｄｅ、リフレッシュ信号／ＲＦ、タイミング信号ＸＥ＿Ｎ、ＸＥ＿Ｒを出力する。これらの信号は前述のように、ロウ選択制御回路ＲＣ内で用いられる。
【００７７】
ＸＤはロウデコーダ、ＲＸＤは冗長ワード線デコーダである。ＭＡはメモリアレーであり、ワード線Ｗ０〜Ｗｎおよび冗長ワード線ＲＷ０，ＲＷ１とビット線Ｂ０〜Ｂｍとの交点に周知の１トランジスタ型ダイナミックメモリセル（記憶キャパシタとアドレス選択ＭＯＳＦＥＴ）が配置されている。なお、この図では省略してあるが、必要に応じて冗長ビット線を設けてもよい。
【００７８】
ＳＡはビット線上に読み出された信号を増幅するセンスアンプ、ＹＤはカラムアドレス信号ＢＹｉを受けて１本のビット線を選択するカラムデコーダ、ＭＵＸは選択されたビット線を入出力データ線Ｉ／Ｏに接続するためのマルチプレクサ、ＭＡはメインアンプ、Ｄｏｕｔはデータ出力バッファ、Ｄｉｎはデータ入力バッファ、ＷＢは書き込みバッファ、ＤＱはデータ入出力端子である。なお、Ｉ／Ｏ、ＭＡ、Ｄｏｕｔ、Ｄｉｎ、ＷＢ、ＤＱは図では１個しか記載されていないが、もちろん複数個（たとえば４〜１６個）あってもよい。
【００７９】
信号ＮＲＱがＲＲＱよりも先に出力された場合は、読み出しまたは書き込みが先に実行され、終了後にリフレッシュが実行される。読み出しの場合は、カラムデコーダによって選択されたビット線上のデータがマルチプレクサＭＵＸを通してＩ／Ｏ上に読み出され、メインアンプＭＡ、データ出力バッファＤｏｕｔを通してデータ入出力端子ＤＱに出力される。書き込み時には、データ入出力端子ＤＱから入力されたデータがデータ入力バッファＤｉｎ、書き込みバッファＷＢ、Ｉ／Ｏ、マルチプレクサＭＵＸ、さらに選択されたビット線を通してメモリセルに書きこまれる。
【００８０】
逆に、信号ＲＲＱがＮＲＱよりも先に出力された場合は、リフレッシュが先に実行され、終了後に読み出しまたは書き込みが実行される。リフレッシュ時にはセンスアンプは動作するが、カラムデコーダやデータ入出力関係の回路は動作しない。以上のような動作により、外部からリフレッシュ動作を隠蔽することができる。
【００８１】
図２５には、本発明に係るＤＲＡＭの更に他の一実施例の簡略ブロック図が示されている。この実施例のＤＲＡＭは、前記図２４と同様な擬似ＳＲＡＭに向けられている。メモリ回路ＭＡＣＬＬは、複数のビット線と複数のワード線に対応して設けられ、周期的に記憶情報の保持のためのリフレッシュ動作を必要とする複数のメモリセルを含む。このメモリセルは、例えば情報記憶用キャパシタとアドレス選択ＭＯＳＦＥＴから構成される。アドレス選択用ＭＯＳＦＥＴのゲートは上記ワード線に接続され、ソース，ドレイン経路の一方は上記ビット線に接続され、ソース，ドレイン経路の他方は上記記憶用キャパシタの記憶ノードに接続される。
【００８２】
上記ビット線は対とされて、差動ラッチ回路からなるセンスアンプの入出力ノードに結合される。ワード線の選択動作によりビット線対の一方にメモリセルが接続され、他方のビット線にはメモリセルが接続されない。センスアンプは、上記メモリセルが接続されないビット線のプリチャージ電圧を参照電圧とし、メモリセルが接続されたビット線に読み出された読み出し信号との微小電位差をハイレベルとロウレベルに増幅して、ワード線の選択動作によって失われかかった記憶キャパシタの電荷の状態をもとの記憶状態に戻すという再書き込み（又はリフレッシュ動作）を実施する。このような構成は、周知のダイナミック型ＲＡＭのそれと同一のものを用いることができる。
【００８３】
上記メモリ回路ＭＡＣＬＬのワード線及びビット線選択のために、ローアドレス遷移検出回路ＡＴＤＲとカラムアドレス遷移検出回路ＡＴＤＣとが設けられる。ローアドレス遷移検出回路には、ロー系アドレス信号ＡＤＲが供給され、カラムアドレス遷移検出回路には、カラム系アドレス信号ＡＤＣが供給される。データ信号ＤＴは、メモリ回路ＭＡＣＬＬに入力される書き込みデータと、メモリ回路ＭＡＣＬＬから出力される読み出しデータである。信号ＣＴは、書き込み／読み出し制御動作や、チップ選択信号等の制御信号である。
【００８４】
上記ローアドレス遷移検出回路ＡＴＤＲの出力信号はロー系コントロール回路ＣＴＬＲに入力され、ロー系パスのタイミングおよびカラム系始動タイミングを生成する。上記カラムアドレス遷移検出回路ＡＴＤＣの出力信号はカラム系コントロール回路ＣＴＬＣに入力され、カラム系パスのタイミングを生成する。上記コントロール回路ＣＴＬＲ、ＣＴＬＣで生成されたタイミングによりメモリ回路ＭＣＡＬＬへのアクセスが実施される。これにより、カラムアドレス信号ＡＤＣのみが遷移した場合、カラム系の独立制御が可能となり、それ以前のロー系アドレス選択動作によって選択されたワード線に対してページモードでの入出力ができる。
【００８５】
上記のようなダイナミック型メモリセルは、記憶キャパシタに保持された情報電荷が時間の経過とともに失われしまう。そこで、ダイナミック型メモリセルでは、かかる情報電荷が失われる前に読み出し動作を行ない、もとの電荷の状態に戻すというリフレッシュ動作を必要とする。リフレッシュタイマーＲＥＦＴＩＭは、上記メモリセルの情報保持能力に対応した一定時間信号を形成する。このリフレッシュタイマーＲＥＦＴＩＭの出力信号は、上記ロー系コントロール回路ＣＴＬＲに入力され、リフレッシュアドレスカウンタＡＣＮＴで指定されたアドレスのリフレッシュを実行する。また、上記リフレッシュアドレスカウンタＡＣＮＴのカウントアップも実施する。
【００８６】
上記ロー系コントロール回路ＣＴＬＲは、外部のローアドレス信号ＡＤＲの遷移、つまり、ローアドレス遷移検出回路ＡＴＤＲの出力信号と内部のリフレッシュタイマーＲＥＦＴＩＭの出力信号のうち早いほうを検出して、通常のメモリアクセスかリフレッシュ動作のどちらかを実行させ、実行後は未実行動作を実行させる制御をしている。これにより、内部リフレッシュ動作と外部からのアクセスがぶつかり合っても不具合を生じないため、外部からのリフレッシュ要求を不要にできる。
【００８７】
図２６には、上記図２５の実施例の動作の一例を説明するための簡略タイミングチャート図が示されている。同図においては、アドレス信号ＡＲの遷移よりも内部リフレッシュ要求が早く検出された場合の例が示されている。リフレッシュ動作後、つまりリフレッシュ動作（Ｒefresh) よるワード線ＷＬの選択及びセンスアンプの動作によってビット線対ＢＬ，ＢＬＢがメモリセルの記憶情報に従ってハイレベルとロウレベルに変化し、前記のようなリフレッシュ動作が実施された後に、ワード線ＷＬがいったんロウレベルの非選択状態となり、ビット線ＢＬ，ＢＬＢがリセット（プリチャージ）される。そして、アドレス信号ＡＲ（０）に対応したワード線ＷＬの選択動作（Ｒead)が行われてアドレス信号ＡＣ（０）に対応してカラム選択信号ＹＳ（ＡＣ（０））が形成される。
【００８８】
このようなリフレッシュ動作とリード動作開始とが１サイクル（ｔＲＣ）内に実行される。この結果、外部からは内部リフレッシュ動作が見えない。よって、外部からのリフレッシュ要求は不要となり、上記のようなダイナミック型メモリセルにより構成されたメモリ回路ＭＡＣＬＬを用いつつ、ＳＲＡＭインターフェイス互換を実現できる。
【００８９】
上記１サイクル（ｔＲＣ）後に上記カラムアドレス信号ＡＣ（０）に対応したカラム選択信号ＹＳ（ＡＣ（０）による読み出し信号Ｄｏｕｔ（０）が出力され、カラムアドレス信号（ＡＣ）のみが変化した場合（ＡＣ（０）→ＡＣ（１））、ワード線ＷＬは活性化（選択状態）されたまま、ページアドレスに対応したカラム選択信号ＹＳ（ＡＣ（１））が形成され、データＤｏｕｔ（０１）が読み出される。その後、再びカラムアドレス信号ＡＣのみが変化した場合（ＡＣ（１）→ＡＣ（２））は、同様に、カラム選択信号ＹＳ（ＡＣ（２））が形成されＤｏｕｔ（０２）が読み出される。
【００９０】
続いて、ローアドレス信号ＡＲが変化した場合（ＡＲ（０）→ＡＲ（１））は、ローアドレス信号ＡＲ（０）に対応したワード線ＷＬは非活性となり、ローアドレス信号ＡＲ（１）に対応したワード線ＷＬが活性化される。このように、カラムアドレス信号ＡＣのみが変化している期間は、カラム選択信号ＹＳへのアクセスとカラム選択信号ＹＳからの読み出し時間でサイクルが決まるため、ワード線の選択動作やセンスアンプの増幅動作を含む上記１サイクルｔＲＣよりも高速に読み出しが可能となる。
【００９１】
リフレッシュ要求がアドレス遷移検出回路ＡＴＤＲの出力信号よりも遅れた場合は、当該サイクル（ページモード期間含む）の終了後、ワード線ＷＬが非活性になった後に、リフレッシュアドレスによるワード線ＷＬの選択が行われてリフレッシュが実行される。この場合、リフレッシュ動作が次サイクルにかかるが、１サイクルｔＲＣ内にリフレッシュとリード動作を実行できるので問題は無い。また、ライト動作のときでも上記リード動作と同様に時間的に振り分けられて内部でリフレッシュ動作を実施することができる。
【００９２】
以上、本発明を擬似ＳＲＡＭに適用した例について説明したが、本発明は擬似ＳＲＡＭだけでなく、通常のＤＲＡＭにも適用可能である。ただ、擬似ＳＲＡＭの方がリフレッシュサイクル時間の短縮がアクセス時間の短縮に直結するだけに、本発明を適用する効果が大きい。
【００９３】
図２７に本発明による擬似ＳＲＡＭの実装形態の一実施例の構成図が示されている。同図（ａ）は平面部分が示され、（ｂ）は断面部分が示されている。この実施例の半導体メモリは、これはスタックトＣＳＰ(Chip Size Package）と言われている実装形態であり、基板Ｂの上にフラッシュメモリＦと擬似ＳＲＡＭ（ＰＳ）とを構成する２つの半導体チップを重ねて実装しているのが特徴である。Ｔはハンダボールなどの外部端子である。簡単のためボンディングワイヤは記載を省略している。
【００９４】
アドレス信号および入出力データ信号については、フラッシュメモリＦと擬似ＳＲＡＭ（ＰＳ）とで共通の端子に接続されている。一方、コマンド信号については、フラッシュメモリと擬似ＳＲＡＭとで別々の端子に接続されている。これにより、フラッシュメモリと擬似ＳＲＡＭの一方のみを動作させることが可能になる。このような２つのメモリを１つの半導体メモリとして構成することより、電源遮断に対してデータの不揮発化を必要とするデータはフラッシュメモリＦに記憶させ、それ以外は擬似ＳＲＡＭに記憶させるという使い分け、あるいは電源遮断前に擬似ＳＲＡＭに記憶されたデータのうち不揮発化を必要とするものをフラッシュメモリに転送して保持させるようにすることもできる。
【００９５】
上記の実施例から得られる作用効果は、下記の通りである。
（１） 内部アドレス信号を発生するアドレス入力回路と、上記内部アドレス信号を受けて該アドレスが複数の正規ワード線のうち不良ワード線のアドレスに該当するか否かを判定する冗長判定回路と、複数の正規ワード線と冗長ワード線とを順次リフレッシュするためのリフレッシュアドレス信号を発生するアドレスカウンタとを有し、リフレッシュ時には上記冗長判定回路を動作停止にすることにより、リフレッシュサイクル時間を短縮でき、しかもリフレッシュ時の消費電力を低減できるという効果が得られる。
【００９６】
（２） 上記に加えて、上記正規メモリセル及び冗長メモリセルは、アドレス選択用ＭＯＳＦＥＴと情報記憶用キャパシタとからなるダイナミック型メモリセルで構成することにより、大記憶容量化が実現でき、ビットコストを安くできるという効果が得られる。
【００９７】
（３） 上記に加えて、上記アドレスカウンタを、正規ワード線の数に対応したビット数の計数出力を有し、全ての正規ワード線を選択するためのアドレス信号を形成した後に冗長用イネーブル信号を発生して上記冗長ワード線の数に対応した計数動作を行うようにすることにより、簡単な構成で正規ワード線及び冗長ワード線の選択信号を形成することができるという効果が得られる。
【００９８】
（４） 上記に加えて、上記内部アドレス信号と上記リフレッシュアドレス信号とを選択する第１のセレクタと、上記冗長イネーブル信号と上記リフレッシュ用冗長イネーブル信号とを選択する第２のセレクタとを更に設けることにより、セレクタの簡素化を図ることができるという効果が得られる。
【００９９】
（５） 上記に加えて、 リフレッシュ動作を実行すべき時間間隔を計測してリフレッシュ要求信号を出力するタイマと、上記リフレッシュ要求とアクセス要求とを調停する調停回路とをさらに有することにより、リフレッシュ動作を意識しないで書き込み／読み出し動作を行うことができるのでスタティック型ＲＡＭと同等に使用できるという効果が得られる。
【０１００】
（６） 上記に加えて、上記半導体メモリが形成された第１半導体チップ対して積層構造にされ第２半導体チップとを更に設けることより、多機能化を図った半導体メモリを得ることができるという効果が得られる。
【０１０１】
（７） 上記に加えて、第２半導体チップには不揮発性メモリが搭載することにより、必要なデータの不揮発化が可能になるという効果が得られる。
【０１０２】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリアレイは、ビット線方向及びワード線方向に複数に分割し、かかる分割されたメモリセルアレイに対応して、そのアドレス選択回路を複数設けるようにするものであってもよい。ワード線やビット線は、メインワード線とローカルワード線のような階層ワード線方式、ビット線もローカルビット線及びメインビット線等のように階層ビット線方式を採用するものであってもよい。
【０１０３】
つまり、公知のダイナミック型ＲＡＭに採用されている素子構造、回路レイアウト技術を利用して、前記メモリセルアレイ及びそのアドレス選択回路を構成することができる。この実施例のようにリフレッシュ隠蔽＋ページモードを有する同期式擬似ＳＲＡＭ、リフレッシュ隠蔽＋ＤＲＡＭインターフェイス（アドレスマルチおよびＲＡＳ・ＣＡＳ制御）を構成することもできる。
【０１０４】
携帯電話等のような電子装置の高機能化に伴い，大容量ワークＲＡＭの需要が急増している。通常、ワークＲＡＭは非同期ＳＲＡＭで作られているが大容量化に向かない。その代替メモリとして大容量のＤＲＡＭが注目されているがリフレッシュが必要であり使い勝手が悪い。この発明に係る半導体メモリは、非同期ＳＲＡＭとの互換性を保つことができ、前記フラッシュメモリと一体化した構成とすることにより、電源遮断時での不揮発情報機能を持つフラッシュメモリとの組み合わせによって種々のメモリ動作を発揮することができる。この発明は、このようにＤＲＡＭ回路を利用しつつ、外部からはＳＲＡＭと同等に扱うことができる半導体メモリとして広く利用できる。
【０１０５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。内部アドレス信号を発生するアドレス入力回路と、上記内部アドレス信号を受けて該アドレスが複数の正規ワード線のうち不良ワード線のアドレスに該当するか否かを判定する冗長判定回路と、複数の正規ワード線と冗長ワード線とを順次リフレッシュするためのリフレッシュアドレス信号を発生するアドレスカウンタとを有し、リフレッシュ時には上記冗長判定回路を動作停止にすることにより、リフレッシュサイクル時間を短縮でき、しかもリフレッシュ時の消費電力を低減できる。
【図面の簡単な説明】
【図１】本発明に係るＤＲＡＭの一実施例を示す概略ブロック図である。
【図２】図１のリフレッシュアドレスカウンタＡＣ１の一実施例を示す回路図である。
【図３】図２のリフレッシュアドレスカウンタＡＣ１の動作を説明する動作波形図である。
【図４】図２のリフレッシュアドレスカウンタＡＣ１の動作を説明するための信号関係図である。
【図５】図１のリフレッシュアドレスカウンタＡＣ１の他の一実施例を示す回路図である。
【図６】図５のリフレッシュアドレスカウンタＡＣ１の動作を説明する動作波形図である。
【図７】図５のリフレッシュアドレスカウンタＡＣ１の動作を説明するための信号関係図である。
【図８】図２、図５のリフレッシュアドレスカウンタＡＣ１に用いられるフリップフロップＴＦＦの一実施例を示す回路図である。
【図９】図１の冗長判定回路ＲＪの一実施例を示す回路図である。
【図１０】図１の読み出し／書き込み動作用プリデコーダＰＤ＿Ｎの一実施例を示す回路図である。
【図１１】図１のリフレッシュ動作用プリデコーダＰＤ＿Ｒの一実施例を示す回路図である。
【図１２】本発明本発明に係るＤＲＡＭの他の一実施例を示す概略ブロック図である。
【図１３】冗長判定回路ＲＪの他の一実施例を示す回路図である。
【図１４】読み出し／書き込み動作用プリデコーダＰＤ＿Ｎの他の一実施例を示す回路図である。
【図１５】本発明本発明に係るＤＲＡＭの更に他の一実施例を示す概略ブロック図である。
【図１６】図１５のリフレッシュアドレスカウンタＡＣ２の一実施例を示す回路図である。
【図１７】図１６のフリップフロップＤＦＦの一実施例を示す回路図である。
【図１８】図１６のリフレッシュアドレスカウンタを説明するための動作波形図である。
【図１９】図１６のリフレッシュアドレスカウンタの動作を説明するための信号関係図である。
【図２０】本発明に係る読み出し／書き込み動作用プリデコーダＰＤ＿Ｎの更に他の一実施例を示す回路図である。
【図２１】本発明に係るＤＲＡＭの更に他の一実施例を示す概略ブロック図である。
【図２２】図２１の冗長判定回路ＲＪ４の一実施例を示す回路図である。
【図２３】本発明に係るＤＲＡＭの更に他の一実施例を示す概略ブロック図である。
【図２４】本発明に係るＤＲＡＭの更に他の一実施例を示す概略ブロック図である。
【図２５】本発明に係るＤＲＡＭの更に他の一実施例を示す簡略ブロック図である。
【図２６】図２５の実施例の動作の一例を説明するための簡略タイミングチャート図である。
【図２７】本発明による擬似ＳＲＡＭの実装形態の一実施例の構成図である。
【符号の説明】
ＡＢ…アドレス入力回路、ＡＣ１，ＡＣ２……リフレッシュアドレスカウンタＲＪ１，ＲＪ２，ＲＪ４…冗長判定回路、ＰＤ＿Ｎ…通常動作用プリデコーダＰＤ＿Ｒ…リフレッシュ動作用プリデコーダ、ＳＥＬ１，ＳＥＬ２，ＳＥＬ４…セレクタ、ＸＤ…ロウデコーダ、ＲＸＤ…冗長ワード線デコーダ、ＳＲ…シフトレジスタ、ＭＡ…メモリアレー、Ｗ０〜Ｗｎ…正規のワード線、ＲＷ０，ＲＷ１…冗長ワード線、
ＡＴＤＲ…ローアドレス遷移検出回路、ＡＴＤＣ…カラムアドレス遷移検出回路、ＣＴＬＲ…ロー系コントロール回路、ＣＴＬＣ…カラム系コントロール回路、ＭＡＣＬＬ…メモリ回路、ＲＥＦＴＩＭ…リフレッシュタイマー、ＡＣＮＴ…リフレッシュアドレスカウンタ。
【発明の属する技術分野】
本発明はダイナミック型メモリセルを用いた半導体メモリに関し、特に冗長回路を有する半導体メモリの高速化および低消費電力化に利用して有効な技術関するものである。
【０００２】
【従来の技術】
各種電子装置に用いられる記憶素子として、ダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭという）、集積度が高くビットコストが安いという利点があるが、記憶情報保持のためには定期的なリフレッシュを必要とする。そこで、リフレッシュコマンド発行機能を有するメモリコントローラと共に用いられるのが普通であり、携帯電話のような小規模なシステムには不向きである。小規模なシステム用の記憶素子としては、現在はスタティック・ランダム・アクセス・メモリ（以下、単にＳＲＡＭという）が主として用いられている。しかし、携帯機器の高機能化に伴い、より大容量の記憶素子の需要が増加してきており、ＳＲＡＭではコストが見合わなくなってきている。
【０００３】
ＤＲＡＭを外部からのリフレッシュを不必要とする方法が特開昭６１−７１４９４号に開示されている。これは１サイクルを２つの時間帯に分け、前半でリフレッシュを、後半で読み出しまたは書き込み動作を行うという方法である。このようにすれば、リフレッシュ動作を外部から隠蔽でき、ビットコストの安いＤＲＡＭをＳＲＡＭと同様（擬似ＳＲＡＭとして）に使用することができる。
【０００４】
【発明が解決しようとする課題】
上記従来技術の問題点は、読み出し／書き込み要求が来たときにメモリがリフレッシュ中だった場合、リフレッシュ動作が終了するまで読み出し／書き込みを開始できないことである。いつ読み出し／書き込み要求が来るかはあらかじめ予測できない。最悪の場合として、リフレッシュ動作を開始した直後に読み出し／書き込み要求が来たとすると、リフレッシュサイクル時間の分だけアクセス時間が長くなってしまう。このアクセス時間の増加を最小限に抑えるためには、リフレッシュサイクル時間をできるだけ短縮することが望ましい。
【０００５】
本発明の目的は、リフレッシュサイクル時間を短縮でき、しかもリフレッシュ時の消費電力を低減できる半導体メモリを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、内部アドレス信号を発生するアドレス入力回路と、上記内部アドレス信号を受けて該アドレスが複数の正規ワード線のうち不良ワード線のアドレスに該当するか否かを判定する冗長判定回路と、複数の正規ワード線と冗長ワード線とを順次リフレッシュするためのリフレッシュアドレス信号を発生するアドレスカウンタとを有し、リフレッシュ時には上記冗長判定回路を動作停止にする。
【０００７】
【発明の実施の形態】
図１には、本発明に係るＤＲＡＭの一実施例の概略ブロック図が示されている。ＡＢは、アドレス入力回路であり、外部アドレス信号Ａｉ（ｉ＝０〜ｋ）を受け取り、内部ロウアドレス信号ＢＸｉ＿Ｎを生成する。ＲＪは、冗長判定回路であり、内部ロウアドレス信号ＢＸｉ＿Ｎが不良ワード線のアドレスに該当するか否かを判定する。ＰＤ＿Ｎはプリデコーダであり、内部ロウアドレス信号ＢＸｉ＿Ｎをデコードしてプリデコード信号ＡＸｉｊ＿Ｎを生成する。上記アドレス入力回路ＡＢ、冗長判定回路ＲＪ及びプリデコーダＰＤ＿Ｎは、読み出しまたは書き込み動作のときに用いられる。したがって、＿Ｎは通常動作に対応したノーマル系の回路ないし信号を表している。
【０００８】
ＡＣ１は、リフレッシュアドレスカウンタであり、リフレッシュすべきワード線のリフレッシュアドレス信号ＢＸｉ＿Ｒを生成する。ＰＤ＿Ｒは、プリデコーダであり、上記リフレッシュアドレス信号ＢＸｉ＿Ｒをデコードして、プリデコード信号ＡＸｉｊ＿Ｒを生成する。上記リフレッシュアドレスカウンタＡＣ１及びプリデコーダＰＤ＿Ｒは、リフレッシュ動作のときに用いられる。したがって、＿Ｒはリフレッシュ動作に対応したリフレッシュ系の回路ないし信号を表している。
【０００９】
ＳＥＬ１，ＳＥＬ２は、セレクタであり、リフレッシュモード信号Ｒｍｏｄｅに従って２つの入力のうちいずれかを選択して出力する。すなわち、読み出し／書き込み時（ノーマルモード）には、上記信号Ｒｍｏｄｅの一方のレベルに対応して前記信号ＡＸｉｊ＿Ｎ、冗長判定信号ＲＷ０＿Ｎ、ＲＷ１＿Ｎが選択され、リフレッシュ（リフレッシュモード）時には前記信号ＡＸｉｊ＿Ｒ、ＲＷ０＿Ｒ，ＲＷ１＿Ｒが選択されて、それぞれに対応した信号ＡＸｉｊ、ＲＷ０，ＲＷ１を出力する。
【００１０】
ＸＤは、ロウデコーダである。ＭＡはメモリアレーであり、その中には正規のワード線Ｗ０〜Ｗｎ、冗長ワード線ＲＷ０，ＲＷ１が配置されている。図には記載を省略してあるが、ワード線と直交してビット線が配置されており、ワード線とビット線との交点にはメモリセルが配置されている。なお、図には本発明に関係するロウ（ワード線）関係の回路のみを示し、カラム（ビット線）関係の回路やデータ入出力回路などは記載を省略してある。
【００１１】
次に読み出し／書き込み時の動作を説明する。アドレス入力回路ＡＢは、外部アドレス信号Ａｉ（ｉ＝０〜ｋ）から内部ロウアドレス信号ＢＸｉ＿Ｎを生成する。この内部アドレス信号ＢＸｉ＿Ｎが、冗長判定回路ＲＪによって不良ワード線のアドレスであるか否か判定される。不良ワード線でない場合は信号ＸＤＥが "１" （例えばハイレベル）になり、冗長ワード線活性化信号ＲＷ０＿Ｎ、ＲＷ１＿Ｎは "０" （例えばロウレベル）になる。
【００１２】
プリデコーダＰＤ＿Ｎは、信号ＸＤＥによってイネーブルされ、ＢＸｉ＿Ｎをデコードしてプリデコード信号ＡＸｉｊ＿Ｎを生成する。これがセレクタＳＥＬ１によって選択され、信号ＡＸｉｊとしてロウデコーダＸＤに送られる。ロウデコーダＸＤはこれをさらにデコードし、必要ならば電圧レベルの変換を行って、正規のワード線のうちの１本を活性化する。一方、セレクタＳＥＬ２によって信号ＲＷ０＿Ｎ、ＲＷ１＿Ｎが選択されるが、いずれも "０" であるため、冗長ワード線ＲＷ０，ＲＷ１は活性化されない。
【００１３】
内部アドレス信号ＢＸｉ＿Ｎが不良ワード線のアドレスに該当していた場合は、信号ＸＥＤが "０" になり、上記信号ＲＷ０＿Ｎ，ＲＷ１＿Ｎのいずれか一方が "１" になる。これによりプリデコーダＰＤ＿Ｎがディスエーブルされるため、正規のワード線は活性化されない。一方、上記信号ＲＷ０＿ＮもしくはＲＷ１＿Ｎのいずれかが "１" であるため、冗長ワード線ＲＷ０もしくはＲＷ１のいずれかが正規のワード線の代替として活性化される。
【００１４】
次にリフレッシュ時の動作を説明する。リフレッシュアドレスカウンタＡＣ１によって生成されたアドレス信号ＢＸｉ＿Ｒおよび冗長イネーブル信号ＲＥ＿Ｒが、プリデコーダＰＤ＿Ｒに入力される。プリデコーダＰＤ＿Ｒは、これを受けて、プリデコード信号ＡＸｉｊ＿Ｒおよび冗長ワード線活性化信号ＲＷ０＿Ｒ、ＲＷ１＿Ｒを生成する。上記冗長イネーブル信号ＲＥ＿Ｒが "０" のときはプリデコード信号ＡＸｉｊ＿Ｒのいずれかが "１" になり、信号ＲＷ０＿Ｒ，ＲＷ１＿Ｒは "０" になる。
【００１５】
アドレス信号ＡＸｉｊ＿ＲはセレクタＳＥＬ１によって選択されて、信号ＡＸｉｊとしてロウデコーダＸＤに送られる。ロウデコーダＸＤは、これをさらにデコードし、必要ならば電圧レベルの変換を行って、正規のワード線のうちの１本を活性化する。一方、セレクタＳＥＬ２によってＲＷ０＿Ｒ、ＲＷ１＿Ｒが選択されるが、いずれも "０" であるため、冗長ワード線ＲＷ０、ＲＷ１は活性化されない。冗長イネーブル信号ＲＥ＿Ｒが "０" のときは、信号ＡＸｉｊ＿Ｒは生成されないため、正規のワード線は活性化されない。一方、信号ＲＷ０＿ＲもしくはＲＷ１＿Ｒ "１" であるため、冗長ワード線ＲＷ０もしくはＲＷ１が活性化される。
【００１６】
本実施例の特徴は、読み出し／書き込み用の回路とリフレッシュ用の回路とを別々に設け、読み出し／書き込み用にのみ冗長判定回路を設けたことである。すなわち、リフレッシュ用の回路は冗長判定回路を有しない。したがって、読み出し／書き込み時には冗長判定は行われるが、リフレッシュ時には冗長判定は行われない。これにより、リフレッシュ動作を冗長判定回路の動作時間分だけ高速化でき、さらに冗長判定回路分の消費電力を低減することができる。消費電力の低減のためには、リフレッシュ時には読み出し／書き込み用の回路は一切動作しないようにすることが望ましい。そのためにはたとえば、アドレスバッファの出力信号ＢＸｉ＿Ｎを固定しておけばよい。
【００１７】
この実施例の第２の特徴は、リフレッシュアドレスカウンタＡＣ１が冗長イネーブル信号ＲＥ＿Ｒを出力することである。これにより、冗長判定を行わなくても、冗長ワード線に接続されたメモリセルも、正規のワード線に接続されたメモリセルと同様にリフレッシュすることが可能になる。次に図１のＤＲＡＭを構成する主要な回路について、以下に図面を用いて詳しく説明する。
【００１８】
図２には、前記図１のリフレッシュアドレスカウンタＡＣ１の一実施例の回路図が示されている。このリフレッシュアドレスカウンタＡＣ１は、（ｋ＋２）個のＴ型フリップフロップＴＦＦと若干の論理ゲートから成る。信号／ＲＦは、リフレッシュ信号であり（ここで、信号名の前の "／ "は負論理の信号であることを示す）、リフレッシュ動作開始時に "０" になり、リフレッシュ動作が終了すると "１" になる。これが各フリップフロップのクロックとして用いられる。各フリップフロップの出力Ｑは、Ｔ入力が "１" のときは／ＲＦの立下りで変化し、Ｔ入力が "０" のときは変化しない。リフレッシュアドレス出力ＢＸ０＿Ｒ〜ＢＸｋ＿Ｒはフリップフロップの出力よりも半サイクル早く、すなわち、信号／ＲＦの立上り時に変化する。次にこの回路の動作を説明する。
【００１９】
図３には、前記図２のリフレッシュアドレスカウンタＡＣ１の動作を説明する動作波形図が示されている。簡単のため、ｋ＝３の場合を示している。初期状態では各Ｔフリップフロップの出力Ｑ０〜Ｑ３はすべて "０" 、リフレッシュアドレス出力ＢＸ０＿Ｒ〜ＢＸ３＿Ｒもすべて "０" である。この状態では、アドレス "００００" のワード線かＷ０のリフレッシュが実行されている。
【００２０】
時刻ｔ０において、信号／ＲＦが立ち上がると、まずリフレッシュアドレス信号ＢＸ０＿Ｒが "１" （ハイレベル）になり、時刻ｔ１において信号／ＲＦが立ち下がると、リフレッシュアドレスカウンタＡＣ１の計数出力Ｑ０が "１" になる。したがって、時刻ｔ１からｔ２まではアドレス "０００１" のワード線ｗ１のリフレッシュが実行される。
【００２１】
時刻ｔ２において、信号／ＲＦが立ち上がるとリフレッシュアドレス信号ＢＸ０＿Ｒが "０" に、ＢＸ１＿Ｒが "１" になり、時刻ｔ３において信号／ＲＦが立ち下がると、リフレッシュアドレスカウンタＡＣ１の計数出力Ｑ０が "０" に、Ｑ１が "１" になる。したがって、時刻ｔ３からｔ４まではアドレス "００１０" のワード線Ｗ２のリフレッシュが実行される。以下同様にしてアドレスが進み、時刻ｔ２９からｔ３０まではアドレス "１１１１" のワード線１５のリフレッシュが実行される。
【００２２】
時刻ｔ３０において、信号／ＲＦが立ち上がると、リフレッシュアドレス信号ＢＸ０＿Ｒ〜ＢＸ３＿Ｒがすべて "０" になるとともに、冗長イネーブル信号ＲＥ＿Ｒが "１" になる。これにより、時刻ｔ３１からｔ３２までは冗長ワード線ＲＷ０のリフレッシュが実行される。時刻ｔ３２において、信号／ＲＦが立ち上がると、リフレッシュアドレス信号ＢＸ０＿Ｒが "１" になる。冗長イネーブル信号ＲＥ＿Ｒは "１" のままである。したがって、時刻ｔ３３からｔ３４までは冗長ワード線ＲＷ１のリフレッシュが実行される。時刻ｔ３４において、信号／ＲＦが立ち上がると、リフレッシュアドレス信号ＢＸ０＿ＲとＢＸ１＿Ｒが "０" になり、時刻ｔ３５からは再びアドレス "００００" のワード線Ｗ０のリフレッシュが実行される。以上をまとめると図４の関係図のようになる。
【００２３】
つまり、時刻ｔ０〜ｔ３４により規定される１８期間での冗長イネーブル信号ＲＥ＿Ｒ、リフレッシュアドレス信号ＢＸ３＿Ｒ〜ＢＸ０＿Ｒ、及びリフレッシュされるワード線Ｗ０〜ＲＷ１は、図４のような関係となる。
【００２４】
この実施例のリフレッシュアドレスカウンタＡＣ１の特徴は、正規のワード線Ｗ０〜Ｗ１５に対応するアドレスだけでなく、冗長ワード線ＲＷ０，ＲＷ１に対応するアドレスをも出力することである。すなわち冗長イネーブル信号ＲＥ＿Ｒ＝ "１" であることが冗長ワード線が選択されるべきであることを示し、そのときのリフレッシュアドレス信号ＢＸ０＿Ｒがどの冗長線を選択すべきかを示す。
【００２５】
従来のＤＲＡＭに用いられているリフレッシュアドレスカウンタは、正規のワード線に対応するアドレスのみを出力するものであった。正規のワード線の本数は普通２のべき乗であるから、リフレッシュアドレスカウンタも２のべき乗サイクルを周期として動作するのが普通であった。それに対してこのリフレッシュカウンタは、正規のワード線数と冗長ワード線数の合計を周期として動作する。たとえば、図３、図４の例では１６＋２＝１８サイクルを周期として動作する。これにより、リフレッシュ時に冗長判定を行わなくても、冗長ワード線を正規のワード線と同様にリフレッシュすることが可能になる。
【００２６】
なお、この例では冗長ワード線が２本であるため、どの冗長ワード線が選択されるべきかを示す信号はリフレッシュアドレス信号ＢＸ０＿Ｒの１ビットだけでもよいが、冗長ワード線数が２本よりも多いときは他のビットも用いればよい。たとえば、冗長ワード線数が４本のときはリフレッシュアドレス信号ＢＸ０＿ＲとＢＸ１＿Ｒの２ビットを用いればよい。この場合はリフレッシュアドレスカウンタの周期は１６＋４＝２０サイクルとなる。
【００２７】
図５には、前記図１のリフレッシュアドレスカウンタＡＣ１の他の一実施例の回路図が示されている。この実施例回路では（ｋ＋３）個のＴフリップフロップＴＦＦ若干の論理ゲートから成る。簡単のため、ｋ＝３の場合を示している。図６には、その動作波形図が示され、図７には各サイクルにおけるカウンタの出力とリフレッシュされるワード線との関係図が示されている。この実施例においては、リフレッシュアドレスカウンタＡＣ１は、いわゆるグレーコードカウンタであり、１サイクルの間では１つの出力しか変化しないのが特徴である。これは図７を見れば明らかであろう。そのため、出力信号ＢＸ０＿Ｒ〜ＢＸ３＿Ｒの充放電による消費電力が低減できる。
【００２８】
上記のようなグレーコードカウンタの採用によって、リフレッシュアドレス信号ＢＸ３＿Ｒ〜ＢＸ０＿Ｒの変化順序が変わり、それをデコードするデコーダにおいては、選択ワード線の順序が前記図２の実施例と異なるものとなるが、それぞれの動作のそのものは前記同様であるので、その説明を省略する。
【００２９】
図８には、この前記リフレッシュアドレスカウンタＡＣ１に用いられるフリップフロップＴＦＦの一実施例の回路図が示されている。この実施例のフリップフロップＴＦＦは、前記図２の実施例のようなバイナリーカウンタ、あるいは前記図５の実施例のようなグレーコードカウンタに用いることができる。つまり、入力Ｔが "１" のときはクロックＣＫの立ち下りで出力Ｑが変化し、入力Ｔが "０" のときは出力Ｑは変化しない。出力ＢＸｉ＿Ｒは、上記出力Ｑよりも半サイクル早く、すなわちクロックＣＫの立ち上りで変化する。
【００３０】
図９には、前記図１の冗長判定回路ＲＪの一実施例の回路図が示されている。同図におい、ＣＭＰはアドレス比較回路であり、内部アドレス信号ＢＸｉ＿Ｎ（０ないしｋ）と回路内に記憶されている不良ワード線のアドレスとを比較する。不良アドレスの記憶のために、各アドレス比較回路ＣＭＰは、プログラム可能な不揮発メモリを有する。これはたとえばレーザで切断されるヒューズ、電気的に切断されるヒューズ、あるいはアンチヒューズなどの素子により実現できる。その実現方法は周知であるのでここでは省略する。
【００３１】
この実施例では、代表として２個のアドレス比較回路が示されており、上記内部アドレス信号ＢＸｉ＿Ｎ（ｉ＝０〜ｋ）は、２組の不良ワード線アドレスとの比較が同時に行われる。なお、内部アドレス信号は、前記では簡単のためＢＸｉ＿Ｎと記載していたが、実際にはここに示すようにＢＸｉＴ＿ＮとＢＸｉＢ＿Ｎの１対の相補信号である。外部アドレス信号Ａｉが "０" のときはＢＸｉＴ＿Ｎが "０" で、ＢＸｉＢ＿Ｎが "１" であり、外部アドレス信号Ａｉが "１" のときはＢＸｉＴ＿Ｎが "１" で、ＢＸｉＢ＿Ｎが "０" である。ただし待機時は両方とも "１" である。
【００３２】
信号ＸＥ＿Ｎは、読み出し／書き込み時にワード線を立ち上げるタイミングを決定するタイミング信号であり、所定のタイミングで "０" から "１" になる。アドレス比較回路の出力ＭＩＳ０、ＭＩＳ１は、待機時はいずれも "０" であり、比較結果が「不一致」のときは "０" から "１" になり、「一致」のときは "０" にとどまる。したがって、２個のアドレス比較回路の比較結果がいずれも「不一致」のときは信号ＸＤＥが "１" になり、信号ＲＷ０＿ＮとＲＷ１＿Ｎは "０" のままである。いずれかが「一致」のときは信号ＲＷ０＿Ｎ又はＲＷ１＿Ｎが "１" になり、信号ＸＤＥは "０" のままである。
【００３３】
図１０には、前記図１の読み出し／書き込み動作用プリデコーダＰＤ＿Ｎの一実施例の回路図が示されている。この実施例では、ｋ＝７場合が示されている。つまり、内部アドレス信号ＢＸｉ＿Ｎは、ＢＸ０＿Ｎ〜ＢＸ７＿Ｎの８ビットからなる相補アドレス信号とされる。
【００３４】
この実施例プリデコーダ回路は、３組のプリデコーダＰＤ１＿Ｎ、ＰＤ２＿Ｎ及びＰＤ３＿Ｎから成る。ＰＤ２＿Ｎの構成は、代表として例示的に示されているＰＤ１＿Ｎと同一であるので記載を省略し、ブラックボックスとして示されている。
【００３５】
プリデコーダＰＤ１＿Ｎは、アドレス信号の下位３ビットの相補アドレス信号ＢＸ０Ｔ＿Ｎ，ＢＸ０Ｂ＿ＮないしＢＸ２Ｔ＿Ｎ，ＢＸ２Ｂ＿Ｎをプリデコードして８通りのプリデコード信号ＡＸ００＿Ｎ〜ＡＸ０７＿Ｎを生成する。待機時は上記入力信号ＢＸ０Ｔ＿Ｎ，ＢＸ０Ｂ＿ＮないしＢＸ２Ｔ＿Ｎ，ＢＸ２Ｂ＿Ｎがすべて "１" であるので、プリデコード信号ＡＸ００＿Ｎ〜ＡＸ０７＿Ｎはすべて "０" である。
【００３６】
読み出し／書き込み動作に入ると、前述のように内部アドレス信号ＢＸｉＴ＿Ｎ又はＢＸｉＢ＿Ｎの一方が "０" になるので、プリデコード信号ＡＸ００＿Ｎ〜ＡＸ０７＿Ｎのうちの１つだけが "１" になる。プリデコーダＰＤ２＿Ｎについても同様である。
【００３７】
プリデコーダＰＤ３＿Ｎは、アドレス信号の上位２ビットの相補アドレス信号ＢＸ６Ｔ＿Ｎ／ＢＸ６Ｂ＿ＮとＢＸ７Ｔ＿Ｎ／ＢＸ７Ｂ＿Ｎをプリデコードする回路であるが、信号ＸＤＥが入力されている点が他の２つのプリデコーダＰＤ１＿Ｎ、ＰＤ２＿Ｎと異なる。前述の冗長判定回路における比較結果が「不一致」のときは、信号ＸＤＥが "１" になるので、プリデコード信号ＡＸ６０＿Ｎ〜ＡＸ６３＿Ｎのうちの１つだけが "１" になる。これにより、正規のワード線のうちの１本が活性化される。比較結果が「一致」のときは信号ＸＤＥが "０" にとどまるため、プリデコード信号ＡＸ６０＿Ｎ〜ＡＸ６３＿Ｎはすべて "０" のままである。したがって、正規のワード線は活性化されない。
【００３８】
図１１には、前記図１のリフレッシュ動作用プリデコーダＰＤ＿Ｒの一実施例の回路図が示されている。この実施例においても、前記図１０と同様にてｋ＝７場合が示されている。この実施例回路は４組のプリデコーダＰＤ１＿Ｒ、ＰＤ２＿Ｒ、ＰＤ３＿Ｒ及びＰＤ４＿Ｒから成る。プリデコーダＰＤ１＿Ｒ、ＰＤ２＿Ｒは、それぞれアドレスの下位３ビット（ＢＸ０＿Ｒ〜ＢＸ２＿Ｒ）、中位３ビット（ＢＸ３＿Ｒ〜ＢＸ５＿Ｒ）をデコードする回路である。これらは前記図１０のプリデコーダＰＤ１＿Ｎ，ＰＤ２Ｎのような周知の３ビットデコーダで実現できるので、構成の記載は省略し、ブラックボックスで示されている。
【００３９】
プリデコーダＰＤ３＿Ｒは、リフレッシュアドレスの上位２ビット（ＢＸ６＿Ｒ，ＢＸ７＿Ｒ）をプリデコードする回路であるが、信号ＲＥ＿Ｒ、ＸＥ＿Ｒが入力されている点が上記の２つのプリデコーダＰＤ１＿Ｒ，ＰＤ２＿Ｒの２つと異なる。信号ＲＥ＿Ｒは、前述のようにリフレッシュアドレスカウンタの出力である冗長イネーブル信号である。
【００４０】
ＸＥ＿Ｒはリフレッシュ時にワード線を立ち上げるタイミングを決定するタイミング信号であり、所定のタイミングで "０" から "１" になる。このタイミングは前述の信号ＸＥ＿Ｎよりも早い。この実施例では、リフレッシュ時は冗長判定を行わないので、その判定に費やす時間分だけ選択すべきワード線を早く決定できるからである。信号ＲＥ＿Ｒが "０" のときは、信号ＸＥ＿Ｒが "１" になるタイミングでプリデコード信号ＡＸ６０＿Ｒ〜ＡＸ６３＿Ｒのうちの１つだけが "１" になる。これにより、正規のワード線のうちの１本が活性化される。信号ＲＥ＿Ｒが "１" のときは、プリデコード信号ＡＸ６０＿Ｒ〜ＡＣ６３＿Ｒはすべて "０" のままである。したがって、正規のワード線は活性化されない。
【００４１】
プリデコーダＰＤ４＿Ｒはリフレッシュアドレス信号ＢＸ０＿Ｒと信号ＲＥ＿Ｒを受けて冗長ワード線活性化信号ＲＷ０＿Ｒ、ＲＷ１＿Ｒを生成するための回路である。信号ＲＥ＿Ｒが "０" のときは、冗長ワード線活性化信号ＲＷ０＿Ｒ、ＲＷ１＿Ｒは、両方とも "０" のままである。したがって、冗長ワード線は活性化されない。信号ＲＥ＿Ｒが "１" でリフレッシュアドレス信号ＢＸ０＿Ｒが "０" のときは、信号ＸＥ＿Ｒが "１" になるタイミングで冗長ワード線活性化信号ＲＷ０＿Ｒが "１" になる。これにより、冗長ワード線ＲＷ０が活性化される。信号ＲＥ＿Ｒが "１" でリフレッシュアドレス信号ＢＸ０＿Ｒが "１" のときは、信号ＸＥ＿Ｒが "１" になるタイミングで冗長ワード線活性化信号ＲＷ１＿Ｒになる。これにより、冗長ワード線ＲＷ１が活性化される。
【００４２】
図１２には、本発明本発明に係るＤＲＡＭの他の一実施例の概略ブロック図が示されている。同図において、前記図１の実施例と同一の符号は、同一または相当部分を示す。前記図１の実施例との相違点は、冗長ワード線選択用のセレクタＳＥＬ２が１個しかないこと、および冗長ワード線選択用のデコーダＲＸＤが設けられていることである。セレクタＳＥＬ２からデコーダＲＸＤに送られる冗長ワード線活性化信号は、ＲＷの１本だけである。２本の冗長ワード線ＲＷ０，ＲＷ１のうち、どちらを活性化すべきかの識別には、プリデコード信号ＡＸ００，ＡＸ０１を流用している。冗長ワード線デコーダＲＸＤは、信号ＲＷとプリデコード信号ＡＸ００が "１" のときは冗長ワード線ＲＷ０を、信号ＲＷとプリデコード信号ＡＸ０１が "１" のときは冗長ワード線ＲＷ１を活性化する。
【００４３】
本実施例の特徴は、冗長ワード線活性化信号が１本でよいことである。図１の実施例では、冗長ワード線活性化信号はＲＷ０，ＲＷ１の２本であった。これは冗長ワード線ＲＷ０，ＲＷ１の２本あるからである。それに対して本実施例では、この配線は冗長ワード線数が２本であるにもかかわらず１本でよい。この例では簡単のため冗長ワード線は２本としているが、冗長ワード線数が多数ある場合は、配線本数の低減はチップ面積低減に大きく寄与する。以上の変更に伴い、冗長判定回路やプリデコーダにも多少の変更がある。
【００４４】
図１３には、冗長判定回路ＲＪの他の一実施例の回路図が示されている。前記図９の実施例回路との相違点は次の通りである。第１の相違点は、冗長ワード線活性化信号ＲＷ０＿Ｎ，ＲＷ１＿Ｎのかわりに、それらのオア（ＯＲ）信号ＲＷ＿Ｎを出力することである。この信号ＲＷ＿Ｎは、冗長ワード線ＲＷ０，ＲＷ１のいずれか一方が活性化されるべきときに "１" になる。
【００４５】
第２の相違点は、アドレス比較回路ＣＭＰの比較結果が「一致」であったことを示す信号ＨＩＴ０，ＨＩＴ１を出力することである。上記信号ＨＩＴ０，ＨＩＴ１は、待機時は両方とも "０" である。比較結果が「一致」のときはＨＩＴ０またはＨＩＴ１のいずれか一方が信号ＸＥ＿Ｎのタイミングで "１" になる。比較結果がいずれも「不一致」のときは両方とも "０" のままである。
【００４６】
第３の相違点は冗長イネーブル信号ＲＥ＿Ｎを出力することである。冗長イネーブル信号ＲＥ＿Ｎは、待機時は "１" であり、アドレス比較回路ＣＭＰの比較結果の一方が「一致」のときは "１" のままであり、比較結果がいずれも「不一致」のときは "０" になる。信号ＲＷ＿ＮはセレクタＳＥＬ２を通って冗長ワード線の選択に用いられ、信号ＨＩＴ０，ＨＩＴ１，ＲＥ＿Ｎは、次に述べるプリデコーダＰＤ＿Ｎで用いられる。
【００４７】
図１４には、読み出し／書き込み動作用プリデコーダＰＤ＿Ｎの他の一実施例の回路図が示されている。この実施例でもｋ＝７の場合である。この回路は３組のプリデコーダＰＤ１＿Ｎ、ＰＤ２＿Ｎ、ＰＤ３＿Ｎから成る。プリデコーダＰＤ２＿ＮおよびＰＤ３＿Ｎの構成は前記図１０の場合と同一であるので記載を省略し、ブラックボックスで表している。
【００４８】
プリデコーダＰＤ１＿Ｎの動作を次に説明する。前記のようなアドレス比較回路ＣＭＰの比較結果がいずれも「不一致」のときは、信号ＲＥ＿Ｎが "０" 、ＨＩＴ０，ＨＩＴ１が "０" であるから、前記図１０の場合と同様に、アドレスの下位３ビットがプリデコードされてプリデコード信号ＡＸ００＿Ｎ〜ＡＸ０７＿Ｎが生成される。アドレス比較回路ＣＭＰの比較結果が「一致」の場合は、信号ＲＥ＿Ｎが "１" 、ＨＩＴ０，ＨＩＴ１の一方が "１" になる。
【００４９】
したがって、アドレス入力信号ＢＸｉＴ＿Ｎ，ＢＸｉＢ＿Ｎ（ｉ＝０〜２）にかかわらず、信号ＨＩＴ０が "１" のときはプリデコード信号ＡＸ００＿Ｎが "１" になり、信号ＨＩＴ１が "１" のときはプリデコード信号ＡＸ０１＿Ｎが "１" になる。他のプリデコード信号ＡＸ０２＿Ｎ〜ＡＸ０７＿Ｎは "０" のままである。プリデコーダＰＤ２＿ＮおよびＰＤ３＿Ｎの動作は前記図１０の場合と同じであるので、説明は省略する。なお、リフレッシュ動作用プリデコーダＰＤ＿Ｒは図１１と同様なので説明は省略する。ただし、冗長ワード線活性化信号ＲＷ０＿Ｒ、ＲＷ１＿Ｒを生成するプリデコーダＰＤ４＿Ｒは不要である。
【００５０】
図１５には、本発明本発明に係るＤＲＡＭの更に他の一実施例の概略ブロック図が示されている。同図において、前記図１、図１２の実施例と同一の符号は、同一または相当部分を示す。本実施例の第１の特徴は、リフレッシュアドレスカウンタとしてシフトレジスタ方式の回路ＡＣ２を採用したことである。図１、図１２に示した実施例は、リフレッシュアドレスカウンタＡＣ１でリフレッシュアドレス信号ＢＸｉ＿Ｒを発生し、それをプリデコーダＰＤ＿Ｒでプリデコードしてプリデコード信号ＡＸｉｊ＿Ｒを発生するという方式であった。
【００５１】
本実施例は、プリデコードされた信号ＡＸｉｊ＿Ｒを直接発生する（正確に言えば、プリデコードされた信号ＣＸｉｊ＿Ｒとタイミング信号ＸＥ＿Ｒのアンド（ＡＮＤ）をとってＡＸｉｊ＿Ｒとする）。これにより、プリデコーダＰＤ＿Ｒが不要になるので、回路規模が低減できると共に、消費電力も低減できる。
【００５２】
本実施例の第２の特徴は、ワード線の置き換え単位をワード線４本（図１、図１２の実施例ではワード線１本）としたことである。すなわち、冗長ワード線はＲＷ０〜ＲＷ７の８本あるが、冗長ワード線ＲＷ０〜ＲＷ３、及びＲＷ４〜ＲＷ７はそれぞれ同時に正規のワード線と置き換えられる。これによる第１の利点は、ワード線同士のショートのように隣接したワード線が同時に不良になる場合に対処しやすいことである。第２の利点は、階層ワード線方式に適することである。次に本実施例のＤＲＡＭを構成する主要な回路について図面を用いて詳しく説明する。
【００５３】
図１６には、リフレッシュアドレスカウンタＡＣ２の一実施例の回路図が示されている。同図においてもｋ＝７の場合である。この回路は２１個のＤフリップフロップＤＦＦと若干の論理ゲートから成る。／ＲＦはリフレッシュ信号であり、リフレッシュ動作開始時に "０" になり、リフレッシュ動作が終了すると "１" になる。図の最上段の８個のフリップフロップＤＦＦはリング状に接続されており、出力信号ＣＸ３０＿Ｒ〜ＣＸ３７＿Ｒを発生する。２段目の４個のフリップフロップＤＦＦもやはりリング状に接続されていて、出力ＣＸ６０＿Ｒ〜ＣＸ６３＿Ｒを発生する。３段目の１個のフリップフロップＤＦＦは冗長エネーブル信号ＲＥ＿Ｒを発生する。最下段の８個のフリップフロップＤＦＦはリング状に接続されており、ＣＸ００＿Ｒ〜ＣＸ０７＿Ｒを発生する。
【００５４】
図１７には、図１６のフリップフロップＤＦＦの一実施例の回路図が示されている。出力ＱはクロックＣＫの立ち下りに変化し、出力ＣＸｉｊ＿Ｒは上記出力Ｑよりも半サイクル早く、すなわちクロックＣＫの立ち上りで変化する。
【００５５】
図１８には、前記図１６のリフレッシュアドレスカウンタを説明するための動作波形図が示されている。初期状態では出力ＣＸ３０＿Ｒ、ＣＸ６０＿Ｒ及びＣＸ００＿Ｒのみがそれぞれ "１" になり、他は "０" になっている。この状態ではアドレス "０００"(８進表示）のワード線Ｗ０のリフレッシュが実行されている。
【００５６】
時刻ｔ０において、信号／ＲＦが立ち上がると、信号ＣＸ３０＿Ｒが "０" に、ＣＸ３１＿Ｒが "１" になる。ＣＸ６０＿Ｒ、ＣＸ００＿Ｒは "１" のままである。したがって、時刻ｔ１からｔ２まではアドレス "０１０" のワード線Ｗ８のリフレッシュが実行される。
【００５７】
時刻ｔ２において、信号／ＲＦが立ち上がるとＣＸ３１＿Ｒが "０" に、ＣＸ３２＿Ｒが "１" になる。したがって、時刻ｔ３からｔ４ではアドレス "０２０" のワード線Ｗ１６のリフレッシュが実行される。以下同様にしてアドレスが進み、ｔ１３からｔ１４まではアドレス "０７０" のワード線Ｗ５６のリフレッシュが実行される。
【００５８】
時刻ｔ１４において、信号／ＲＦが立ち上がると、ＣＸ３７＿Ｒが "０" に、ＣＸ３０＿Ｒが "１" になるとともに、ＣＸ６０＿Ｒが "０" に、ＣＸ６１＿Ｒが "１" になる。したがって、時刻ｔ１５からｔ１６まではアドレス "１００" のワード線Ｗ６４のリフレッシュが実行される。以下同様にしてアドレスが進み、正規のワード線が８本おきにリフレッシュされる。時刻ｔ６１からｔ６２まではアドレス "３７０" のワード線Ｗ２４８のリフレッシュが実行される。
【００５９】
時刻ｔ６２において、信号／ＲＦが立ち上がると、ＣＸ３０＿Ｒ〜ＣＸ３７＿Ｒ、およびＣＸ６０＿Ｒ〜ＣＸ６３＿Ｒがすべて "０" になるとともに、冗長イネーブル信号ＲＥ＿Ｒが "１" になる。これにより、時刻ｔ６３からｔ６４までは冗長ワード線ＲＷ０のリフレッシュが実行される。
【００６０】
時刻ｔ６４において、／ＲＦが立ち上がると、信号ＲＥ＿Ｒが "０" になるとともに、ＣＸ３０＿Ｒ、ＣＸ６０＿Ｒが "１" に、ＣＸ００＿Ｒが "０" に、ＣＸ０１＿Ｒが "１" になる。したがって、時刻ｔ６５からｔ６６まではアドレス "００１" のワード線Ｗ１のリフレッシュが実行され、再び上と同様に８本おきに正規のワード線がリフレッシュされる。以上をまとめると図１９の関係図のようになる。本実施例に用いる冗長判定回路ＲＪ２は前記図１３に示した回路と同じでよいので、説明は省略する。
【００６１】
図２０には、本発明に係る読み出し／書き込み動作用プリデコーダＰＤ＿Ｎの更に他の一実施例の回路図が示されている。この実施例でもｋ＝７の場合である。この回路は３組のプリデコーダＰＤ１＿Ｎ、ＰＤ２＿Ｎ、ＰＤ３＿Ｎから成るが、そのうちのプリデコーダＰＤ２＿ＮおよびＰＤ３＿Ｎは前記図１４の実施例と同一であるので記載を省略している。
【００６２】
プリデコーダＰＤ１＿Ｎの動作を次に説明する。前記のようなアドレス比較回路ＣＭＰの比較結果がいずれも「不一致」のときは、信号ＲＥ＿Ｎが "０" 、信号ＨＩＴ０、ＨＩＴ１が "０" であるから、前記図１０の場合と同様に、アドレスの下位３ビットがプリデコードされてプリデコード信号ＡＸ００＿Ｎ〜ＡＸ０７＿Ｎが生成される。アドレス比較回路ＣＭＰの比較結果が「一致」の場合は、信号ＲＥ＿Ｎが "１" 、信号ＨＩＴ０、ＨＩＴ１の一方が "１" になる。
【００６３】
上記信号ＨＩＴ０が "１" のときは、アドレス入力信号ＢＸｉＴ＿Ｎ，ＢＸｉＢ＿Ｎ（ｉ＝０，１）によって、ＡＸ００＿Ｎ〜ＡＸ０３Ｎのいずれか１つが "１" に、他は "０" になる。たとえば、アドレス信号ＢＸ０Ｂ＿Ｎ、ＢＸ１Ｂ＿Ｎが "１" のときはＡＸ００＿Ｎが "１" になる。上記信号ＨＩＴ１が "１" ののときはアドレス入力信号ＢＸｉＴ＿Ｎ，ＢＸｉＢ＿Ｎ（ｉ＝０，１）によって、ＡＸ０４＿Ｎ〜ＡＸ０７＿Ｎのいずれか１つが "１" に、他は "０" になる。たとえば、アドレス信号ＢＸ０Ｂ＿Ｎ、ＢＸ１Ｂ＿Ｎが "１" のときはＡＸ０４＿Ｎが "１" になる。いずれの場合もアドレス入力信号ＢＸ２Ｔ＿Ｎ，ＢＸ２Ｂ＿Ｎは無視される。
【００６４】
本実施例も、前記図１２の実施例２と同様、冗長ワード線活性化信号が１本だけであり配線本数が少ないという利点がある。８本の冗長ワード線のうち、どれを活性化すべきかの識別には、プリデコード信号ＡＸ００〜ＡＸ０７を流用している。
【００６５】
図２１には、本発明に係るＤＲＡＭの更に他の一実施例の概略ブロック図が示されている。同図において、前記図１、図１２等の実施例と同一の符号は、同一または相当部分を示す。この実施例では、セレクタＳＥＬ４をプリデコーダの前段に挿入していることである。すなわち、セレクタＳＥＬ４はプリデコード前のアドレス信号ＢＸｉ＿Ｎ、ＢＸｉ＿Ｒを選択する。一般にプリデコード前の信号の方がプリデコード後の信号よりも本数が少ないから、セレクタの回路規模を小さくできる。
【００６６】
上記セレクタによって選択されたアドレス信号ＢＸｉは、冗長判定回路ＲＪ４に送られる。ただし、冗長判定回路ＲＪ４は、リフレッシュモードのとき（信号Ｒｍｏｄｅが "１" のとき）は判定動作を行わない。これにより、リフレッシュ動作を冗長判定回路の動作時間分だけ高速化でき、さらに冗長判定回路分の消費電力を低減することができる。
【００６７】
図２２には、前記図２１の冗長判定回路ＲＪ４の一実施例の回路図が示されている。前記図９の実施例回路との第１の相違点は、アドレス信号ＢＸｉＴ＿Ｎ，ＢＸｉＢ＿Ｎ（ｉ＝０〜ｋ）の入力部にリフレッシュモード信号Ｒｍｏｄｅとのオア（ＯＲ）をとるためのゲートが設けられていることである。リフレッシュモードのときは信号Ｒｍｏｄｅが "１" であるから、アドレス比較回路ＣＭＰの入力は "１" に固定され、アドレス比較回路ＣＭＰは動作しない。これにより、リフレッシュ時はアドレス比較回路ＣＭＰに要する消費電力が不要になる。
【００６８】
前記図９の実施例回路との第２の相違点は、信号ＸＤＥの発生方法にある。読み出し／書き込み時には信号ＸＥ＿Ｒが "０" であるから、信号ＸＤＥの発生は図９の実施例回路の場合と同じである。すなわち、アドレス比較回路ＣＭＰの比較結果がいずれも「不一致」のとき、信号ＸＥ＿Ｎが "０" から "１" になるタイミングで "１" になる。
【００６９】
リフレッシュ時には、信号ＸＥ＿Ｎは "０" で、信号ＸＥ＿Ｒが所定のタイミングで "０" から "１" になる。このタイミングは前述の信号ＸＥ＿Ｎよりも早い。リフレッシュ時は冗長判定を行わないので、その判定に費やされる時間分だけ選択すべきワード線が早く決定できるからである。信号ＲＥ＿Ｒが "０" のときは、信号ＸＥ＿Ｒが "１" になるタイミングでＸＤＥが "１" になる。これにより、正規のワード線のうちの１本が活性化される。信号ＲＥ＿Ｒが "１" のときは、信号ＸＤＥは "０" のままである。したがって、正規のワード線は活性化されない。
【００７０】
本実施例ではリフレッシュ時にアドレス比較回路ＣＭＰを動作しないようにするのに、入力信号を固定するという方法をとっているが、他の方法も可能である。たとえば、アドレス比較回路ＣＭＰの電源をオフするという方法でもよい。
【００７１】
図２３には、本発明に係るＤＲＡＭの更に他の一実施例の概略ブロック図が示されている。同図において前記図１、図１２等の実施例と同一の符号は、同一または相当部分を示す。本方式の特徴は、リフレッシュ時にワード線を選択するのにシフトレジスタＳＲを用いていることである。シフトレジスタＳＲは、正規のワード線活性化信号ＲＷ０〜ＲＷｎおよび冗長ワード線活性化信号ＲＷ０，ＲＷ１を直接出力する。
【００７２】
リフレッシュ時は正規ワード線活性化信号Ｗ０〜Ｗｎ及び冗長ワード線活性化信号ＲＷ０，ＲＷ１のうち１つだけが "１" になる。リフレッシュ信号／ＲＦはシフトレジスタＳＲをシフトするのに用いられる。信号／ＲＦが立ち上るごとに、正規ワード線活性化信号Ｗ０〜Ｗｎ、冗長ワード線活性化信号ＲＷ０，ＲＷ１が順に "１" になり、正規のワード線Ｗ０〜Ｗｎと冗長ワード線ＲＷ０，ＲＷ１が順にリフレッシュされる。
【００７３】
本実施例においても、リフレッシュ時には冗長判定は行われない。これにより、リフレッシュ動作を冗長判定回路の動作時間分だけ高速化でき、さらに冗長判定回路分の消費電力を低減することができる。また、シフトレジスタＳＲが冗長ワード線活性化信号を出力するので、冗長判定を行わなくても、冗長ワード線に接続されたメモリセルも、正規のワード線に接続されたメモリセルと同様にリフレッシュすることができる。
【００７４】
図２４には、本発明に係るＤＲＡＭの更に他の一実施例の概略ブロック図が示されている。この実施例のＤＲＡＭは、ＳＲＡＭインタフェースを有するＤＲＡＭ、いわゆる擬似ＳＲＡＭに向けられている。ＲＣは、本発明によるロウ（ワード線）選択制御回路であり、その中には冗長判定回路、プリデコーダ、リフレッシュアドレスカウンタ、セレクタなどが含まれる。
【００７５】
ＡＢはアドレス入力回路であり、外部アドレス信号Ａｉを受け取り、内部ロウアドレス信号ＢＸｉ＿Ｎおよび内部カラムアドレス信号ＢＹｉを生成する。ＡＴＤはアドレス遷移検知回路であり、内部アドレス信号が変化したことを検出してアクセス要求信号ＮＲＱを出力する。ＲＴはリフレッシュタイマであり、定期的に（たとえば数μｓごと）リフレッシュ要求信号ＲＲＱを出力する。
【００７６】
ＭＣは主制御回路であり、信号ＮＲＱ、ＲＲＱ、チップセレクト信号／ＣＳ、書き込みイネーブル信号／ＷＥ、出力イネーブル信号／ＯＥなどの信号（コマンド）を受けて、読み出し／書き込みとリフレッシュの実行順序を調停する。上記主制御回路ＭＣはリフレッシュモード信号Ｒｍｏｄｅ、リフレッシュ信号／ＲＦ、タイミング信号ＸＥ＿Ｎ、ＸＥ＿Ｒを出力する。これらの信号は前述のように、ロウ選択制御回路ＲＣ内で用いられる。
【００７７】
ＸＤはロウデコーダ、ＲＸＤは冗長ワード線デコーダである。ＭＡはメモリアレーであり、ワード線Ｗ０〜Ｗｎおよび冗長ワード線ＲＷ０，ＲＷ１とビット線Ｂ０〜Ｂｍとの交点に周知の１トランジスタ型ダイナミックメモリセル（記憶キャパシタとアドレス選択ＭＯＳＦＥＴ）が配置されている。なお、この図では省略してあるが、必要に応じて冗長ビット線を設けてもよい。
【００７８】
ＳＡはビット線上に読み出された信号を増幅するセンスアンプ、ＹＤはカラムアドレス信号ＢＹｉを受けて１本のビット線を選択するカラムデコーダ、ＭＵＸは選択されたビット線を入出力データ線Ｉ／Ｏに接続するためのマルチプレクサ、ＭＡはメインアンプ、Ｄｏｕｔはデータ出力バッファ、Ｄｉｎはデータ入力バッファ、ＷＢは書き込みバッファ、ＤＱはデータ入出力端子である。なお、Ｉ／Ｏ、ＭＡ、Ｄｏｕｔ、Ｄｉｎ、ＷＢ、ＤＱは図では１個しか記載されていないが、もちろん複数個（たとえば４〜１６個）あってもよい。
【００７９】
信号ＮＲＱがＲＲＱよりも先に出力された場合は、読み出しまたは書き込みが先に実行され、終了後にリフレッシュが実行される。読み出しの場合は、カラムデコーダによって選択されたビット線上のデータがマルチプレクサＭＵＸを通してＩ／Ｏ上に読み出され、メインアンプＭＡ、データ出力バッファＤｏｕｔを通してデータ入出力端子ＤＱに出力される。書き込み時には、データ入出力端子ＤＱから入力されたデータがデータ入力バッファＤｉｎ、書き込みバッファＷＢ、Ｉ／Ｏ、マルチプレクサＭＵＸ、さらに選択されたビット線を通してメモリセルに書きこまれる。
【００８０】
逆に、信号ＲＲＱがＮＲＱよりも先に出力された場合は、リフレッシュが先に実行され、終了後に読み出しまたは書き込みが実行される。リフレッシュ時にはセンスアンプは動作するが、カラムデコーダやデータ入出力関係の回路は動作しない。以上のような動作により、外部からリフレッシュ動作を隠蔽することができる。
【００８１】
図２５には、本発明に係るＤＲＡＭの更に他の一実施例の簡略ブロック図が示されている。この実施例のＤＲＡＭは、前記図２４と同様な擬似ＳＲＡＭに向けられている。メモリ回路ＭＡＣＬＬは、複数のビット線と複数のワード線に対応して設けられ、周期的に記憶情報の保持のためのリフレッシュ動作を必要とする複数のメモリセルを含む。このメモリセルは、例えば情報記憶用キャパシタとアドレス選択ＭＯＳＦＥＴから構成される。アドレス選択用ＭＯＳＦＥＴのゲートは上記ワード線に接続され、ソース，ドレイン経路の一方は上記ビット線に接続され、ソース，ドレイン経路の他方は上記記憶用キャパシタの記憶ノードに接続される。
【００８２】
上記ビット線は対とされて、差動ラッチ回路からなるセンスアンプの入出力ノードに結合される。ワード線の選択動作によりビット線対の一方にメモリセルが接続され、他方のビット線にはメモリセルが接続されない。センスアンプは、上記メモリセルが接続されないビット線のプリチャージ電圧を参照電圧とし、メモリセルが接続されたビット線に読み出された読み出し信号との微小電位差をハイレベルとロウレベルに増幅して、ワード線の選択動作によって失われかかった記憶キャパシタの電荷の状態をもとの記憶状態に戻すという再書き込み（又はリフレッシュ動作）を実施する。このような構成は、周知のダイナミック型ＲＡＭのそれと同一のものを用いることができる。
【００８３】
上記メモリ回路ＭＡＣＬＬのワード線及びビット線選択のために、ローアドレス遷移検出回路ＡＴＤＲとカラムアドレス遷移検出回路ＡＴＤＣとが設けられる。ローアドレス遷移検出回路には、ロー系アドレス信号ＡＤＲが供給され、カラムアドレス遷移検出回路には、カラム系アドレス信号ＡＤＣが供給される。データ信号ＤＴは、メモリ回路ＭＡＣＬＬに入力される書き込みデータと、メモリ回路ＭＡＣＬＬから出力される読み出しデータである。信号ＣＴは、書き込み／読み出し制御動作や、チップ選択信号等の制御信号である。
【００８４】
上記ローアドレス遷移検出回路ＡＴＤＲの出力信号はロー系コントロール回路ＣＴＬＲに入力され、ロー系パスのタイミングおよびカラム系始動タイミングを生成する。上記カラムアドレス遷移検出回路ＡＴＤＣの出力信号はカラム系コントロール回路ＣＴＬＣに入力され、カラム系パスのタイミングを生成する。上記コントロール回路ＣＴＬＲ、ＣＴＬＣで生成されたタイミングによりメモリ回路ＭＣＡＬＬへのアクセスが実施される。これにより、カラムアドレス信号ＡＤＣのみが遷移した場合、カラム系の独立制御が可能となり、それ以前のロー系アドレス選択動作によって選択されたワード線に対してページモードでの入出力ができる。
【００８５】
上記のようなダイナミック型メモリセルは、記憶キャパシタに保持された情報電荷が時間の経過とともに失われしまう。そこで、ダイナミック型メモリセルでは、かかる情報電荷が失われる前に読み出し動作を行ない、もとの電荷の状態に戻すというリフレッシュ動作を必要とする。リフレッシュタイマーＲＥＦＴＩＭは、上記メモリセルの情報保持能力に対応した一定時間信号を形成する。このリフレッシュタイマーＲＥＦＴＩＭの出力信号は、上記ロー系コントロール回路ＣＴＬＲに入力され、リフレッシュアドレスカウンタＡＣＮＴで指定されたアドレスのリフレッシュを実行する。また、上記リフレッシュアドレスカウンタＡＣＮＴのカウントアップも実施する。
【００８６】
上記ロー系コントロール回路ＣＴＬＲは、外部のローアドレス信号ＡＤＲの遷移、つまり、ローアドレス遷移検出回路ＡＴＤＲの出力信号と内部のリフレッシュタイマーＲＥＦＴＩＭの出力信号のうち早いほうを検出して、通常のメモリアクセスかリフレッシュ動作のどちらかを実行させ、実行後は未実行動作を実行させる制御をしている。これにより、内部リフレッシュ動作と外部からのアクセスがぶつかり合っても不具合を生じないため、外部からのリフレッシュ要求を不要にできる。
【００８７】
図２６には、上記図２５の実施例の動作の一例を説明するための簡略タイミングチャート図が示されている。同図においては、アドレス信号ＡＲの遷移よりも内部リフレッシュ要求が早く検出された場合の例が示されている。リフレッシュ動作後、つまりリフレッシュ動作（Ｒefresh) よるワード線ＷＬの選択及びセンスアンプの動作によってビット線対ＢＬ，ＢＬＢがメモリセルの記憶情報に従ってハイレベルとロウレベルに変化し、前記のようなリフレッシュ動作が実施された後に、ワード線ＷＬがいったんロウレベルの非選択状態となり、ビット線ＢＬ，ＢＬＢがリセット（プリチャージ）される。そして、アドレス信号ＡＲ（０）に対応したワード線ＷＬの選択動作（Ｒead)が行われてアドレス信号ＡＣ（０）に対応してカラム選択信号ＹＳ（ＡＣ（０））が形成される。
【００８８】
このようなリフレッシュ動作とリード動作開始とが１サイクル（ｔＲＣ）内に実行される。この結果、外部からは内部リフレッシュ動作が見えない。よって、外部からのリフレッシュ要求は不要となり、上記のようなダイナミック型メモリセルにより構成されたメモリ回路ＭＡＣＬＬを用いつつ、ＳＲＡＭインターフェイス互換を実現できる。
【００８９】
上記１サイクル（ｔＲＣ）後に上記カラムアドレス信号ＡＣ（０）に対応したカラム選択信号ＹＳ（ＡＣ（０）による読み出し信号Ｄｏｕｔ（０）が出力され、カラムアドレス信号（ＡＣ）のみが変化した場合（ＡＣ（０）→ＡＣ（１））、ワード線ＷＬは活性化（選択状態）されたまま、ページアドレスに対応したカラム選択信号ＹＳ（ＡＣ（１））が形成され、データＤｏｕｔ（０１）が読み出される。その後、再びカラムアドレス信号ＡＣのみが変化した場合（ＡＣ（１）→ＡＣ（２））は、同様に、カラム選択信号ＹＳ（ＡＣ（２））が形成されＤｏｕｔ（０２）が読み出される。
【００９０】
続いて、ローアドレス信号ＡＲが変化した場合（ＡＲ（０）→ＡＲ（１））は、ローアドレス信号ＡＲ（０）に対応したワード線ＷＬは非活性となり、ローアドレス信号ＡＲ（１）に対応したワード線ＷＬが活性化される。このように、カラムアドレス信号ＡＣのみが変化している期間は、カラム選択信号ＹＳへのアクセスとカラム選択信号ＹＳからの読み出し時間でサイクルが決まるため、ワード線の選択動作やセンスアンプの増幅動作を含む上記１サイクルｔＲＣよりも高速に読み出しが可能となる。
【００９１】
リフレッシュ要求がアドレス遷移検出回路ＡＴＤＲの出力信号よりも遅れた場合は、当該サイクル（ページモード期間含む）の終了後、ワード線ＷＬが非活性になった後に、リフレッシュアドレスによるワード線ＷＬの選択が行われてリフレッシュが実行される。この場合、リフレッシュ動作が次サイクルにかかるが、１サイクルｔＲＣ内にリフレッシュとリード動作を実行できるので問題は無い。また、ライト動作のときでも上記リード動作と同様に時間的に振り分けられて内部でリフレッシュ動作を実施することができる。
【００９２】
以上、本発明を擬似ＳＲＡＭに適用した例について説明したが、本発明は擬似ＳＲＡＭだけでなく、通常のＤＲＡＭにも適用可能である。ただ、擬似ＳＲＡＭの方がリフレッシュサイクル時間の短縮がアクセス時間の短縮に直結するだけに、本発明を適用する効果が大きい。
【００９３】
図２７に本発明による擬似ＳＲＡＭの実装形態の一実施例の構成図が示されている。同図（ａ）は平面部分が示され、（ｂ）は断面部分が示されている。この実施例の半導体メモリは、これはスタックトＣＳＰ(Chip Size Package）と言われている実装形態であり、基板Ｂの上にフラッシュメモリＦと擬似ＳＲＡＭ（ＰＳ）とを構成する２つの半導体チップを重ねて実装しているのが特徴である。Ｔはハンダボールなどの外部端子である。簡単のためボンディングワイヤは記載を省略している。
【００９４】
アドレス信号および入出力データ信号については、フラッシュメモリＦと擬似ＳＲＡＭ（ＰＳ）とで共通の端子に接続されている。一方、コマンド信号については、フラッシュメモリと擬似ＳＲＡＭとで別々の端子に接続されている。これにより、フラッシュメモリと擬似ＳＲＡＭの一方のみを動作させることが可能になる。このような２つのメモリを１つの半導体メモリとして構成することより、電源遮断に対してデータの不揮発化を必要とするデータはフラッシュメモリＦに記憶させ、それ以外は擬似ＳＲＡＭに記憶させるという使い分け、あるいは電源遮断前に擬似ＳＲＡＭに記憶されたデータのうち不揮発化を必要とするものをフラッシュメモリに転送して保持させるようにすることもできる。
【００９５】
上記の実施例から得られる作用効果は、下記の通りである。
（１） 内部アドレス信号を発生するアドレス入力回路と、上記内部アドレス信号を受けて該アドレスが複数の正規ワード線のうち不良ワード線のアドレスに該当するか否かを判定する冗長判定回路と、複数の正規ワード線と冗長ワード線とを順次リフレッシュするためのリフレッシュアドレス信号を発生するアドレスカウンタとを有し、リフレッシュ時には上記冗長判定回路を動作停止にすることにより、リフレッシュサイクル時間を短縮でき、しかもリフレッシュ時の消費電力を低減できるという効果が得られる。
【００９６】
（２） 上記に加えて、上記正規メモリセル及び冗長メモリセルは、アドレス選択用ＭＯＳＦＥＴと情報記憶用キャパシタとからなるダイナミック型メモリセルで構成することにより、大記憶容量化が実現でき、ビットコストを安くできるという効果が得られる。
【００９７】
（３） 上記に加えて、上記アドレスカウンタを、正規ワード線の数に対応したビット数の計数出力を有し、全ての正規ワード線を選択するためのアドレス信号を形成した後に冗長用イネーブル信号を発生して上記冗長ワード線の数に対応した計数動作を行うようにすることにより、簡単な構成で正規ワード線及び冗長ワード線の選択信号を形成することができるという効果が得られる。
【００９８】
（４） 上記に加えて、上記内部アドレス信号と上記リフレッシュアドレス信号とを選択する第１のセレクタと、上記冗長イネーブル信号と上記リフレッシュ用冗長イネーブル信号とを選択する第２のセレクタとを更に設けることにより、セレクタの簡素化を図ることができるという効果が得られる。
【００９９】
（５） 上記に加えて、 リフレッシュ動作を実行すべき時間間隔を計測してリフレッシュ要求信号を出力するタイマと、上記リフレッシュ要求とアクセス要求とを調停する調停回路とをさらに有することにより、リフレッシュ動作を意識しないで書き込み／読み出し動作を行うことができるのでスタティック型ＲＡＭと同等に使用できるという効果が得られる。
【０１００】
（６） 上記に加えて、上記半導体メモリが形成された第１半導体チップ対して積層構造にされ第２半導体チップとを更に設けることより、多機能化を図った半導体メモリを得ることができるという効果が得られる。
【０１０１】
（７） 上記に加えて、第２半導体チップには不揮発性メモリが搭載することにより、必要なデータの不揮発化が可能になるという効果が得られる。
【０１０２】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリアレイは、ビット線方向及びワード線方向に複数に分割し、かかる分割されたメモリセルアレイに対応して、そのアドレス選択回路を複数設けるようにするものであってもよい。ワード線やビット線は、メインワード線とローカルワード線のような階層ワード線方式、ビット線もローカルビット線及びメインビット線等のように階層ビット線方式を採用するものであってもよい。
【０１０３】
つまり、公知のダイナミック型ＲＡＭに採用されている素子構造、回路レイアウト技術を利用して、前記メモリセルアレイ及びそのアドレス選択回路を構成することができる。この実施例のようにリフレッシュ隠蔽＋ページモードを有する同期式擬似ＳＲＡＭ、リフレッシュ隠蔽＋ＤＲＡＭインターフェイス（アドレスマルチおよびＲＡＳ・ＣＡＳ制御）を構成することもできる。
【０１０４】
携帯電話等のような電子装置の高機能化に伴い，大容量ワークＲＡＭの需要が急増している。通常、ワークＲＡＭは非同期ＳＲＡＭで作られているが大容量化に向かない。その代替メモリとして大容量のＤＲＡＭが注目されているがリフレッシュが必要であり使い勝手が悪い。この発明に係る半導体メモリは、非同期ＳＲＡＭとの互換性を保つことができ、前記フラッシュメモリと一体化した構成とすることにより、電源遮断時での不揮発情報機能を持つフラッシュメモリとの組み合わせによって種々のメモリ動作を発揮することができる。この発明は、このようにＤＲＡＭ回路を利用しつつ、外部からはＳＲＡＭと同等に扱うことができる半導体メモリとして広く利用できる。
【０１０５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。内部アドレス信号を発生するアドレス入力回路と、上記内部アドレス信号を受けて該アドレスが複数の正規ワード線のうち不良ワード線のアドレスに該当するか否かを判定する冗長判定回路と、複数の正規ワード線と冗長ワード線とを順次リフレッシュするためのリフレッシュアドレス信号を発生するアドレスカウンタとを有し、リフレッシュ時には上記冗長判定回路を動作停止にすることにより、リフレッシュサイクル時間を短縮でき、しかもリフレッシュ時の消費電力を低減できる。
【図面の簡単な説明】
【図１】本発明に係るＤＲＡＭの一実施例を示す概略ブロック図である。
【図２】図１のリフレッシュアドレスカウンタＡＣ１の一実施例を示す回路図である。
【図３】図２のリフレッシュアドレスカウンタＡＣ１の動作を説明する動作波形図である。
【図４】図２のリフレッシュアドレスカウンタＡＣ１の動作を説明するための信号関係図である。
【図５】図１のリフレッシュアドレスカウンタＡＣ１の他の一実施例を示す回路図である。
【図６】図５のリフレッシュアドレスカウンタＡＣ１の動作を説明する動作波形図である。
【図７】図５のリフレッシュアドレスカウンタＡＣ１の動作を説明するための信号関係図である。
【図８】図２、図５のリフレッシュアドレスカウンタＡＣ１に用いられるフリップフロップＴＦＦの一実施例を示す回路図である。
【図９】図１の冗長判定回路ＲＪの一実施例を示す回路図である。
【図１０】図１の読み出し／書き込み動作用プリデコーダＰＤ＿Ｎの一実施例を示す回路図である。
【図１１】図１のリフレッシュ動作用プリデコーダＰＤ＿Ｒの一実施例を示す回路図である。
【図１２】本発明本発明に係るＤＲＡＭの他の一実施例を示す概略ブロック図である。
【図１３】冗長判定回路ＲＪの他の一実施例を示す回路図である。
【図１４】読み出し／書き込み動作用プリデコーダＰＤ＿Ｎの他の一実施例を示す回路図である。
【図１５】本発明本発明に係るＤＲＡＭの更に他の一実施例を示す概略ブロック図である。
【図１６】図１５のリフレッシュアドレスカウンタＡＣ２の一実施例を示す回路図である。
【図１７】図１６のフリップフロップＤＦＦの一実施例を示す回路図である。
【図１８】図１６のリフレッシュアドレスカウンタを説明するための動作波形図である。
【図１９】図１６のリフレッシュアドレスカウンタの動作を説明するための信号関係図である。
【図２０】本発明に係る読み出し／書き込み動作用プリデコーダＰＤ＿Ｎの更に他の一実施例を示す回路図である。
【図２１】本発明に係るＤＲＡＭの更に他の一実施例を示す概略ブロック図である。
【図２２】図２１の冗長判定回路ＲＪ４の一実施例を示す回路図である。
【図２３】本発明に係るＤＲＡＭの更に他の一実施例を示す概略ブロック図である。
【図２４】本発明に係るＤＲＡＭの更に他の一実施例を示す概略ブロック図である。
【図２５】本発明に係るＤＲＡＭの更に他の一実施例を示す簡略ブロック図である。
【図２６】図２５の実施例の動作の一例を説明するための簡略タイミングチャート図である。
【図２７】本発明による擬似ＳＲＡＭの実装形態の一実施例の構成図である。
【符号の説明】
ＡＢ…アドレス入力回路、ＡＣ１，ＡＣ２……リフレッシュアドレスカウンタＲＪ１，ＲＪ２，ＲＪ４…冗長判定回路、ＰＤ＿Ｎ…通常動作用プリデコーダＰＤ＿Ｒ…リフレッシュ動作用プリデコーダ、ＳＥＬ１，ＳＥＬ２，ＳＥＬ４…セレクタ、ＸＤ…ロウデコーダ、ＲＸＤ…冗長ワード線デコーダ、ＳＲ…シフトレジスタ、ＭＡ…メモリアレー、Ｗ０〜Ｗｎ…正規のワード線、ＲＷ０，ＲＷ１…冗長ワード線、
ＡＴＤＲ…ローアドレス遷移検出回路、ＡＴＤＣ…カラムアドレス遷移検出回路、ＣＴＬＲ…ロー系コントロール回路、ＣＴＬＣ…カラム系コントロール回路、ＭＡＣＬＬ…メモリ回路、ＲＥＦＴＩＭ…リフレッシュタイマー、ＡＣＮＴ…リフレッシュアドレスカウンタ。
Claims (17)
- 複数の正規ワード線と、
冗長ワード線と、
複数のビット線と、
上記複数の正規ワード線と上記複数のビット線との所定の交点に設けられた正規メモリセルと、
上記冗長ワード線と上記複数のビット線との所定の交点に設けられた冗長メモリセルと、
内部アドレス信号を発生するアドレス入力回路と、
上記内部アドレス信号を受けて該アドレスが上記複数の正規ワード線のうち不良ワード線のアドレスに該当するか否かを判定し、不良ワード線のアドレスに相当する場合は冗長ワード線活性化信号を生成する冗長判定回路と、
上記複数の正規ワード線と上記冗長ワード線とを順次リフレッシュするためのリフレッシュアドレス信号を発生するアドレスカウンタとを有し、
リフレッシュ時には、上記冗長判定回路を動作停止し、
上記アドレスカウンタは、上記複数の正規ワード線の数に対応したビット数の計数出力を有し、全ての上記正規ワード線を選択するためのアドレス信号を形成した後に冗長用イネーブル信号を発生して上記冗長ワード線の数に対応した計数動作を行い冗長ワード線活性化信号を形成し、
上記内部アドレス信号に基づいた上記複数の正規ワード線を活性化するための信号と上記リフレッシュアドレス信号に基づいた上記複数の正規ワード線を活性化するための信号とを選択する第１のセレクタと、上記冗長ワード線活性化信号と上記リフレッシュアドレス信号に基づいた上記冗長ワード線を活性化するための信号とを選択する第２のセレクタとを更に有することを特徴とする半導体メモリ。 - 請求項１において、
上記内部アドレス信号を受けて上記複数の正規ワード線を活性化するための信号を生成する第１のプリデコーダと、
上記リフレッシュアドレス信号と冗長用イネーブル信号とを受けてリフレッシュ動作時に上記複数の正規ワード線を活性化するための信号と上記冗長ワード線を活性化するための信号を生成する第２のプリデコーダと、
上記第１のセレクタの出力を受けて上記複数の正規ワード線から活性化されるべき正規ワード線を選択するデコーダとを有することを特徴とする半導体メモリ。 - 請求項２において、
上記冗長判定回路は、上記内部アドレス信号を受けて該アドレスが上記複数の正規ワード線のうち不良ワード線のアドレスに相当する場合に不良アドレス判定信号を上記第１のプリデコーダへ出力し、
上記第１のプリデコーダは、上記不良アドレス判定信号を受けた場合に上記複数の正規ワード線を活性化するための信号を生成しないことを特徴とする半導体メモリ。 - 請求項１ないし３のいずれかにおいて、
上記正規メモリセル及び冗長メモリセルは、アドレス選択用ＭＯＳＦＥＴと情報記憶用キャパシタとからなるダイナミック型メモリセルであり、
リフレッシュ動作を実行すべき時間間隔を計測してリフレッシュ要求信号を出力するタイマと、上記リフレッシュ要求とアクセス要求とを調停する調停回路とを更に有することを特徴とする半導体メモリ。 - 請求項４において、
上記半導体メモリが形成された第１半導体チップと、
上記第１半導体チップに対して積層構造にされ第２半導体チップとを更に備えてなることを特徴とする半導体メモリ。 - 請求項５において、
上記第２半導体チップには、不揮発性メモリが搭載されるものであることを特徴とする半導体メモリ。 - 複数の正規ワード線線と、
上記複数の正規ワード線に結合されリフレッシュ動作が必要な複数の正規メモリセルと、
冗長ワード線と、
上記冗長ワード線に結合されリフレッシュ動作が必要な複数の冗長メモリセルと、
外部アドレス信号を受けて該アドレスが上記複数の正規ワード線のうち不良ワード線のアドレスに該当するか否かを判定し、不良ワード線のアドレスに相当する場合は冗長ワード線活性化信号を生成する冗長判定回路と、
上記複数の正規ワード線と上記冗長ワード線とを順次リフレッシュするためのリフレッシュアドレス信号を生成するリフレッシュアドレス信号発生回路とを含み、
リフレッシュ期間とアクセス期間に基づいて各サイクルが規定される半導体メモリであって、
上記リフレッシュアドレス信号発生回路は、上記複数の正規ワード線の数に対応したビット数の計数出力を有し、全ての上記正規ワード線を選択するためのアドレス信号を形成した後に冗長用イネーブル信号を発生して上記冗長ワード線の数に対応した計数動作を行い冗長ワード線活性化信号を形成し、
上記内部アドレス信号に基づいた上記複数の正規ワード線を活性化するための信号と上記リフレッシュアドレス信号に基づいた上記複数の正規ワード線を活性化するための信号とを選択する第１のセレクタと、上記冗長ワード線活性化信号と上記リフレッシュアドレス信号に基づいた上記冗長ワード線を活性化するための信号とを選択する第２のセレクタとを更に有し、
上記リフレッシュアドレス信号発生回路は、上記複数の正規ワード線及び上記冗長ワード線とを順次アクセスするリフレッシュアドレス信号を出力し、
上記各サイクル期間の上記各リフレッシュ期間において、上記複数の正規ワード線及び上記冗長ワード線は、上記リフレッシュアドレス信号に基づいて順次アクセスされることを特徴とする半導体メモリ。 - 請求項７において、
上記複数の正規メモリセル及び上記複数の冗長メモリセルは、ダイナミック型メモリセルであって、
上記半導体メモリは、擬似スタティック・ランダム・アクセス・メモリであることを特徴とする半導体メモリ。 - 請求項７において、
上記複数の正規メモリセル及び上記複数の冗長メモリセルは、ダイナミック型メモリセルであって、
上記半導体メモリは、半導体メモリの外部からリフレッシュ指示を必要としないリフレッシュ隠蔽メモリであることを特徴とする半導体メモリ。 - 請求項７において、
上記リフレッシュアドレス信号発生回路は、上記複数の正規ワード線と上記冗長ワード線とを順次リフレッシュするための上記リフレッシュアドレス信号を発生するアドレスカウンタを含むことを特徴とする半導体メモリ。 - 請求項７において、
正規アドレスし信号を受け、上記正規アドレス信号が上記複数の正規ワード線のうちの１つを指示しているか或いは上記冗長ワード線を指示しているかを判定する判定回路を更に含み、
上記判定回路は、上記アクセス期間に動作することを特徴とする半導体メモリ。 - 請求項１１において、
上記判定回路は、上記リフレッシュ期間に非動作であることを特徴とする半導体メモリ。 - 複数の正規ワード線線と、
上記複数の正規ワード線に結合された複数の正規ダイナミック型メモリセルと、
複数の冗長ワード線と、
上記複数の冗長ワード線に結合された複数の冗長ダイナミック型メモリセルと、
外部アドレス信号を受けて該アドレスが上記複数の正規ワード線のうち不良ワード線のアドレスに該当するか否かを判定し、不良ワード線のアドレスに相当する場合は冗長ワード線活性化信号を生成する冗長判定回路と、
上記複数の正規ワード線と上記冗長ワード線とを順次リフレッシュするためのリフレッシュアドレス信号を生成するリフレッシュアドレス制御回路とを含み、
上記複数の正規ダイナミック型メモリセル及び上記複数の冗長ダイナミック型メモリセルは、リフレッシュ動作を必要とし、
リフレッシュ期間とアクセス期間との和に基づいて各サイクルが規定される半導体メモリであって、
上記リフレッシュアドレス信号発生回路は、上記複数の正規ワード線の数に対応したビット数の計数出力を有し、全ての上記正規ワード線を選択するためのアドレス信号を形成した後に冗長用イネーブル信号を発生して上記冗長ワード線の数に対応した計数動作を行い冗長ワード線活性化信号を形成し、
上記内部アドレス信号に基づいた上記複数の正規ワード線を活性化するための信号と上記リフレッシュアドレス信号に基づいた上記複数の正規ワード線を活性化するための信号とを選択する第１のセレクタと、上記冗長ワード線活性化信号と上記リフレッシュアドレス信号に基づいた上記冗長ワード線を活性化するための信号とを選択する第２のセレクタとを更に有し、
上記リフレッシュアドレス制御回路は、上記複数の正規ワード線及び上記複数の冗長ワード線とを順次アクセスすることを制御し、
上記各サイクル期間の上記各リフレッシュ期間において、上記複数の正規ワード線及び上記複数の冗長ワード線は、上記リフレッシュアドレス制御回路の出力信号に基づいて順次アクセスされることを特徴とする半導体メモリ。 - 請求項１３において、
複数のアクセス期間内の複数のリフレッシュ期間によって、全ての正規ワード線及び全ての冗長ワード線がアクセスされることを特徴とする半導体メモリ。 - 請求項１３において、
１つのアクセス期間内の１つのリフレッシュ期間において、１つの正規ワード線又は１つの冗長ワード線がアクセスされることを特徴とする半導体メモリ。 - 請求項１３において、
上記半導体メモリは、擬似スタティック・ランダム・アクセス・メモリであることを特徴とする半導体メモリ。 - 請求項１３において、
上記半導体メモリは、半導体メモリの外部からリフレッシュ指示を必要としないリフレッシュ隠蔽メモリであることを特徴とする半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001230751A JP4187084B2 (ja) | 2001-07-31 | 2001-07-31 | 半導体メモリ |
| US10/174,962 US6851017B2 (en) | 2001-07-31 | 2002-06-20 | Semiconductor memory |
| KR1020020043773A KR20030011629A (ko) | 2001-07-31 | 2002-07-25 | 반도체 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001230751A JP4187084B2 (ja) | 2001-07-31 | 2001-07-31 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003045178A JP2003045178A (ja) | 2003-02-14 |
| JP4187084B2 true JP4187084B2 (ja) | 2008-11-26 |
Family
ID=19062907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001230751A Expired - Fee Related JP4187084B2 (ja) | 2001-07-31 | 2001-07-31 | 半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6851017B2 (ja) |
| JP (1) | JP4187084B2 (ja) |
| KR (1) | KR20030011629A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4342223B2 (ja) * | 2002-10-31 | 2009-10-14 | 富士通マイクロエレクトロニクス株式会社 | 半導体メモリ |
| JP4566621B2 (ja) * | 2004-05-14 | 2010-10-20 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| US7565479B2 (en) * | 2005-08-04 | 2009-07-21 | Rambus Inc. | Memory with refresh cycle donation to accommodate low-retention-storage rows |
| KR100748460B1 (ko) * | 2006-08-16 | 2007-08-13 | 주식회사 하이닉스반도체 | 반도체 메모리 및 그 제어방법 |
| KR100821582B1 (ko) * | 2006-10-13 | 2008-04-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 리던던시 제어방법 |
| JP5104864B2 (ja) * | 2007-07-11 | 2012-12-19 | 富士通セミコンダクター株式会社 | 半導体記憶装置及びシステム |
| WO2009076511A2 (en) * | 2007-12-12 | 2009-06-18 | Zmos Technology, Inc. | Memory device with self-refresh operations |
| US7898852B1 (en) * | 2007-12-27 | 2011-03-01 | Cypress Semiconductor Corporation | Trapped-charge non-volatile memory with uniform multilevel programming |
| US20110088008A1 (en) | 2009-10-14 | 2011-04-14 | International Business Machines Corporation | Method for conversion of commercial microprocessor to radiation-hardened processor and resulting processor |
| KR101180408B1 (ko) * | 2011-01-28 | 2012-09-10 | 에스케이하이닉스 주식회사 | 반도체 집적회로 및 그 제어 방법 |
| KR20140113191A (ko) | 2013-03-15 | 2014-09-24 | 삼성전자주식회사 | 반도체 메모리 장치 및 이의 리프레쉬 방법 |
| US10497420B1 (en) * | 2018-05-08 | 2019-12-03 | Micron Technology, Inc. | Memory with internal refresh rate control |
| CN111357108B (zh) * | 2020-02-20 | 2021-06-08 | 长江存储科技有限责任公司 | 具有xtacking架构的dram存储器件 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6171491A (ja) | 1984-09-13 | 1986-04-12 | Fujitsu Ltd | 磁気バブルデバイスの製造方法 |
| JP3194368B2 (ja) * | 1997-12-12 | 2001-07-30 | 日本電気株式会社 | 半導体記憶装置及びその駆動方法 |
| US6134176A (en) * | 1998-11-24 | 2000-10-17 | Proebsting; Robert J. | Disabling a defective element in an integrated circuit device having redundant elements |
| US6115302A (en) * | 1999-04-07 | 2000-09-05 | Proebsting; Robert J. | Disabling a decoder for a defective element in an integrated circuit device having redundant elements |
-
2001
- 2001-07-31 JP JP2001230751A patent/JP4187084B2/ja not_active Expired - Fee Related
-
2002
- 2002-06-20 US US10/174,962 patent/US6851017B2/en not_active Expired - Fee Related
- 2002-07-25 KR KR1020020043773A patent/KR20030011629A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003045178A (ja) | 2003-02-14 |
| US6851017B2 (en) | 2005-02-01 |
| US20030028712A1 (en) | 2003-02-06 |
| KR20030011629A (ko) | 2003-02-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5131348B2 (ja) | 半導体メモリ、システム、半導体メモリの動作方法および半導体メモリの製造方法 | |
| US7203116B2 (en) | Semiconductor memory device | |
| US7466623B2 (en) | Pseudo SRAM capable of operating in continuous burst mode and method of controlling burst mode operation thereof | |
| US7447098B2 (en) | Semiconductor memory device having complete hidden refresh function | |
| JP4065687B2 (ja) | 半導体メモリ装置 | |
| JPH06333391A (ja) | 同期型半導体記憶装置 | |
| US7099208B2 (en) | Semiconductor memory automatically carrying out refresh operation | |
| JP4187084B2 (ja) | 半導体メモリ | |
| JP2003068071A (ja) | 半導体メモリ | |
| JP2004062925A (ja) | 半導体メモリ | |
| KR20020027270A (ko) | 반도체 메모리 및 그 제어 방법 | |
| US6789137B2 (en) | Semiconductor memory device allowing reduction of I/O terminals | |
| WO2002037501A1 (fr) | Memoire a semi-conducteurs, procede pour commander son rafraichissement et procede pour regler une zone specifique d'ensembles de cellules de memoire afin de mettre en oeuvre le procede de commande | |
| US6339560B1 (en) | Semiconductor memory based on address transitions | |
| KR20030089410A (ko) | 트윈 메모리셀 구성으로 전환할 수 있는 반도체 기억 장치 | |
| US20100110747A1 (en) | Semiconductor memory device | |
| US6778461B2 (en) | Dynamic random access memory device externally functionally equivalent to a static random access memory | |
| JP2002074943A (ja) | 半導体記憶装置 | |
| KR100953607B1 (ko) | 반도체 메모리 및 메모리 시스템 | |
| JP4136657B2 (ja) | 半導体記憶装置及びアドレス変換回路 | |
| JP2006099877A (ja) | 同期型半導体記憶装置 | |
| US20230221871A1 (en) | Memory device and operating method thereof | |
| JPS63155495A (ja) | 擬似スタテイツクメモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041213 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070905 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070912 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071105 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080903 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080903 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110919 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110919 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110919 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120919 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120919 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130919 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |