JPH077143A - 二重バッファベースゲートアレイセル - Google Patents
二重バッファベースゲートアレイセルInfo
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- JPH077143A JPH077143A JP6009846A JP984694A JPH077143A JP H077143 A JPH077143 A JP H077143A JP 6009846 A JP6009846 A JP 6009846A JP 984694 A JP984694 A JP 984694A JP H077143 A JPH077143 A JP H077143A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】
【目的】 カットオフ分離と共に最小のチャンネル幅を
有するトランジスタを使用することの可能なベースセル
アーキテクチュアを提供する。 【構成】 ＣＭＯＳゲートアレイ用のベースセルがカッ
トオフトランジスタ分離を使用している。このセルは、
ＰチャンネルＮチャンネル側に対して別個の外側電極に
よりカットオフトランジスタ分離を実現し、したがって
Ｐ型及びＮ型拡散領域が隣接するセルと共用すべくセル
の端部に配設されている。本セルは、更に、一対の内側
電極を有しており、それらはＮ型及びＰ型の両方の活性
領域にわたり延在している。この構成は、カットオフ分
離技術を使用することを可能とすると共に、共通の相補
的ゲート内側電極を介して伝達ゲート型のラッチを実現
する能力を与えている。本セルを集積回路に組込むこと
により、シリコン面積の効率が改善され、利用度が改善
され且つ入力負荷及び積極的電極散逸が減少される。
有するトランジスタを使用することの可能なベースセル
アーキテクチュアを提供する。 【構成】 ＣＭＯＳゲートアレイ用のベースセルがカッ
トオフトランジスタ分離を使用している。このセルは、
ＰチャンネルＮチャンネル側に対して別個の外側電極に
よりカットオフトランジスタ分離を実現し、したがって
Ｐ型及びＮ型拡散領域が隣接するセルと共用すべくセル
の端部に配設されている。本セルは、更に、一対の内側
電極を有しており、それらはＮ型及びＰ型の両方の活性
領域にわたり延在している。この構成は、カットオフ分
離技術を使用することを可能とすると共に、共通の相補
的ゲート内側電極を介して伝達ゲート型のラッチを実現
する能力を与えている。本セルを集積回路に組込むこと
により、シリコン面積の効率が改善され、利用度が改善
され且つ入力負荷及び積極的電極散逸が減少される。
Description
【０００１】
【産業上の利用分野】本発明は集積回路の技術分野に関
するものであって、更に詳細には、ゲートアレイ型の集
積回路に関するものである。
するものであって、更に詳細には、ゲートアレイ型の集
積回路に関するものである。
【０００２】
【従来の技術】電子システムの分野においては、デジタ
ル機能を実現するためにゲートアレイを使用することが
近年広まっている。当該技術分野において公知の如く、
ゲートアレイは、規則的な配置をもった複数個のトラン
ジスタとして製造されそれらのトランジスタを所望のデ
ジタル機能にしたがって相互接続させることの可能な集
積回路である。これらのトランジスタは、従来、個別的
なトランジスタとしてではなく「ベースセル」にグルー
プ化され、各ベースセルは原始的な論理機能（即ち、
「ゲート」）を実現するために充分な数のトランジスタ
から構成されている。ベースセル（これは、又、「ベー
シックセル」、「ベーシックブロック」又は「機能的ブ
ロック」等と呼称される）は、ステップアンドリピート
シリコン構成に対応しており、それから、上側に存在す
る金属又はその他の導電性要素によるルーチング即ち経
路付けによって回路機能が実現される。
ル機能を実現するためにゲートアレイを使用することが
近年広まっている。当該技術分野において公知の如く、
ゲートアレイは、規則的な配置をもった複数個のトラン
ジスタとして製造されそれらのトランジスタを所望のデ
ジタル機能にしたがって相互接続させることの可能な集
積回路である。これらのトランジスタは、従来、個別的
なトランジスタとしてではなく「ベースセル」にグルー
プ化され、各ベースセルは原始的な論理機能（即ち、
「ゲート」）を実現するために充分な数のトランジスタ
から構成されている。ベースセル（これは、又、「ベー
シックセル」、「ベーシックブロック」又は「機能的ブ
ロック」等と呼称される）は、ステップアンドリピート
シリコン構成に対応しており、それから、上側に存在す
る金属又はその他の導電性要素によるルーチング即ち経
路付けによって回路機能が実現される。
【０００３】ゲートアレイを使用することは、カスタム
化したデジタル回路を迅速に製造することを可能とす
る。それは、低レベルの物理的要素によって画定される
ベースセル内のトランジスタを有しているが、実際的な
デジタル回路機能は製造プロセスにおける後の段階にな
るまで画定されることのない集積回路ウエハを製造する
ことによって達成される。ＭＯＳゲートアレイの場合に
は、ベースセルトランジスタは、ソース拡散及びドレイ
ン拡散と第一レベルポリシリコンゲート電極とによって
画定される。次いで、上側のレベルの金属相互接続が画
定されて、所望の回路機能にしたがってトランジスタ要
素を相互接続させる。このプロセスは、製造プロセスに
おける最後の段階において実現すべきゲート又はセルの
カスタム化した構成とすることを可能とし、デジタル回
路の設計から製造までの所要時間を減少させている。従
って、カスタム化した集積回路は非常に短いサイクル時
間で製造することが可能であり、その場合に使用される
カスタムホトマスクの数は最小である。
化したデジタル回路を迅速に製造することを可能とす
る。それは、低レベルの物理的要素によって画定される
ベースセル内のトランジスタを有しているが、実際的な
デジタル回路機能は製造プロセスにおける後の段階にな
るまで画定されることのない集積回路ウエハを製造する
ことによって達成される。ＭＯＳゲートアレイの場合に
は、ベースセルトランジスタは、ソース拡散及びドレイ
ン拡散と第一レベルポリシリコンゲート電極とによって
画定される。次いで、上側のレベルの金属相互接続が画
定されて、所望の回路機能にしたがってトランジスタ要
素を相互接続させる。このプロセスは、製造プロセスに
おける最後の段階において実現すべきゲート又はセルの
カスタム化した構成とすることを可能とし、デジタル回
路の設計から製造までの所要時間を減少させている。従
って、カスタム化した集積回路は非常に短いサイクル時
間で製造することが可能であり、その場合に使用される
カスタムホトマスクの数は最小である。
【０００４】他の集積回路の場合における如く、ゲート
アレイを実現するためのコストは所望の機能を実現する
ために使用する半導体面積の大きさ及び製造プロセスの
複雑性に依存する。従って、１つの回路において高いパ
ーセンテージのベースセルを使用することが可能である
ということは、その機能を実現するコストを低下させる
こととなる。何故ならば、そのような高い使用率は、比
較的少ない半導体面積で複雑なデジタル機能を実現する
ことが可能だからである。複数個の金属導体を互いにク
ロスオーバー即ち交差することを可能とすることによっ
て、セルの使用率を増加させるためにマルチレベル即ち
多層の相互接続を使用することが可能であるが、別の相
互接続層が付加される毎に製造コストは著しく増加す
る。従って、ゲートアレイの設計者は、使用可能なセル
の使用率と使用すべき相互接続レベル数との間において
の利益衡量に直面することが多々ある。
アレイを実現するためのコストは所望の機能を実現する
ために使用する半導体面積の大きさ及び製造プロセスの
複雑性に依存する。従って、１つの回路において高いパ
ーセンテージのベースセルを使用することが可能である
ということは、その機能を実現するコストを低下させる
こととなる。何故ならば、そのような高い使用率は、比
較的少ない半導体面積で複雑なデジタル機能を実現する
ことが可能だからである。複数個の金属導体を互いにク
ロスオーバー即ち交差することを可能とすることによっ
て、セルの使用率を増加させるためにマルチレベル即ち
多層の相互接続を使用することが可能であるが、別の相
互接続層が付加される毎に製造コストは著しく増加す
る。従って、ゲートアレイの設計者は、使用可能なセル
の使用率と使用すべき相互接続レベル数との間において
の利益衡量に直面することが多々ある。
【０００５】ゲートアレイ設計者の別の懸念事項は、ゲ
ートアレイ内の複数個のセル又はトランジスタの間に分
離を与えることである。何故ならば、このような分離
は、適切な回路機能を確保するために必要なことだから
である。ＭＯＳ型の任意の集積回路の場合における如
く、オフ状態にバイアスしたトランジスタによるか、例
えば酸化物構成体等の物理的なバリヤによるか、又はこ
れら２つの組合わせ（公知のフィールド酸化物トランジ
スタ）によって分離を実現することが可能である。分離
技術の選択及びそれのベースセルの要素との相互作用
は、ゲートアレイの効率に影響を与える重要な要因であ
る。
ートアレイ内の複数個のセル又はトランジスタの間に分
離を与えることである。何故ならば、このような分離
は、適切な回路機能を確保するために必要なことだから
である。ＭＯＳ型の任意の集積回路の場合における如
く、オフ状態にバイアスしたトランジスタによるか、例
えば酸化物構成体等の物理的なバリヤによるか、又はこ
れら２つの組合わせ（公知のフィールド酸化物トランジ
スタ）によって分離を実現することが可能である。分離
技術の選択及びそれのベースセルの要素との相互作用
は、ゲートアレイの効率に影響を与える重要な要因であ
る。
【０００６】使用される処理技術と組合わされて特定の
駆動能力を与えるためのトランジスタの最小のチャンネ
ル長及び幅等及び同一のレベル又は異なったレベルの要
素間の間隔条件等のその他の設計基準も、ゲートアレイ
ベースセルの設計において考慮せねばならない。
駆動能力を与えるためのトランジスタの最小のチャンネ
ル長及び幅等及び同一のレベル又は異なったレベルの要
素間の間隔条件等のその他の設計基準も、ゲートアレイ
ベースセルの設計において考慮せねばならない。
【０００７】図１ａ及び図１ｂを参照して、本発明技術
のバックブラウンドとして第一の従来のゲートアレイベ
ースセルについて説明する。図１ａ及び１ｂのセルには
以下の説明から明らかな如く、カットオフトランジスタ
分離タイプに基づいて且つ相補的金属−酸化物−半導体
（ＣＭＯＳ）技術に基づいて構成されている。この例に
おける従来のセルには、ＰチャンネルトランジスタとＮ
チャンネルトランジスタとを有しており、そうであるか
ら、セル２により構成される原始的なゲートはＣＭＯＳ
インバータである。
のバックブラウンドとして第一の従来のゲートアレイベ
ースセルについて説明する。図１ａ及び１ｂのセルには
以下の説明から明らかな如く、カットオフトランジスタ
分離タイプに基づいて且つ相補的金属−酸化物−半導体
（ＣＭＯＳ）技術に基づいて構成されている。この例に
おける従来のセルには、ＰチャンネルトランジスタとＮ
チャンネルトランジスタとを有しており、そうであるか
ら、セル２により構成される原始的なゲートはＣＭＯＳ
インバータである。
【０００８】図１ａを参照すると、各セルにはポリシリ
コン電極１０とポリシリコン電極１２を有しており、そ
の各々は端子端部においてフィールド酸化物４の上側に
存在する拡大パッド領域を有している。セル２における
Ｐチャンネルトランジスタは、ポリシリコン電極１０に
よって構成されており、該電極はＰＭＯＳトランジスタ
に対して従来の態様でＰ型拡散領域６の間（及び上側に
存在して）配設されており、従って電極１０の両側にお
けるＰ型拡散領域６はＰチャンネルトランジスタに対す
るソース領域及びドレイン領域として作用し、電極１０
はそのトランジスタのゲートとして作用する。同様に、
セル２における電極１２はＮ型拡散領域８の間及びその
上方に配設されており、従ってＮ型拡散領域８はＮＭＯ
Ｓトランジスタのソース及びドレインとして作用し、且
つ電極１２はゲートとして作用することが可能である。
Ｐ型拡散領域６及びＮ型拡散領域８は、電極１０，１２
を設けた後に実施される拡散によって形成することが望
ましく、その場合には、構成されるトランジスタは公知
の自己整合型形態で構成される。製造のために使用され
る特定の従来のプロセスに依存して、Ｐ型拡散領域６又
はＮ型拡散領域８の一方又は両方をウエル内に形成する
ことが可能であり、この実施例においては、Ｐ型拡散領
域６はＮ型ウエル内に形成し、その境界は図１において
境界ＷＢとして示してある。Ｐ型拡散領域６はそれらの
間のフィールド酸化物４によってＮ型拡散領域８から分
離されている。
コン電極１０とポリシリコン電極１２を有しており、そ
の各々は端子端部においてフィールド酸化物４の上側に
存在する拡大パッド領域を有している。セル２における
Ｐチャンネルトランジスタは、ポリシリコン電極１０に
よって構成されており、該電極はＰＭＯＳトランジスタ
に対して従来の態様でＰ型拡散領域６の間（及び上側に
存在して）配設されており、従って電極１０の両側にお
けるＰ型拡散領域６はＰチャンネルトランジスタに対す
るソース領域及びドレイン領域として作用し、電極１０
はそのトランジスタのゲートとして作用する。同様に、
セル２における電極１２はＮ型拡散領域８の間及びその
上方に配設されており、従ってＮ型拡散領域８はＮＭＯ
Ｓトランジスタのソース及びドレインとして作用し、且
つ電極１２はゲートとして作用することが可能である。
Ｐ型拡散領域６及びＮ型拡散領域８は、電極１０，１２
を設けた後に実施される拡散によって形成することが望
ましく、その場合には、構成されるトランジスタは公知
の自己整合型形態で構成される。製造のために使用され
る特定の従来のプロセスに依存して、Ｐ型拡散領域６又
はＮ型拡散領域８の一方又は両方をウエル内に形成する
ことが可能であり、この実施例においては、Ｐ型拡散領
域６はＮ型ウエル内に形成し、その境界は図１において
境界ＷＢとして示してある。Ｐ型拡散領域６はそれらの
間のフィールド酸化物４によってＮ型拡散領域８から分
離されている。
【０００９】セル２の上部及び底部（図１ａの図面にお
いて）におけるフィールド酸化物４の外側には、夫々、
拡散領域７ｎ及び７ｐが設けられている。Ｎ型拡散領域
７ｎはＮウエル内に形成されており、その中にはＰ型拡
散領域６が形成されており、従って、Ｎウエルのバイア
スを固定（例えば、Ｖddに固定）することが可能な位置
が与えられており、同様に、Ｐ型拡散領域７ｐはＰ型物
質内に形成されており、その中にはＮ型拡散領域８が形
成されており、従ってセル２内のＮＭＯＳトランジスタ
をバックバイアスするための位置を与えている。この従
来の形態においては、図１ａのセルに上方の複数のセル
からなる行は、それらのＰＭＯＳトランジスタを底部に
有しており、従って拡散領域７ｎは図１ａの垂直方向に
おけるすぐ隣に隣接したセル２の間において共用されて
いる。図１ａのセル２の下側の複数個のセルからなる行
におけるＮＭＯＳ及びＰＭＯＳトランジスタの同様の逆
転がそれらの間でＮ型拡散領域７ｐを共用することを可
能としている。
いて）におけるフィールド酸化物４の外側には、夫々、
拡散領域７ｎ及び７ｐが設けられている。Ｎ型拡散領域
７ｎはＮウエル内に形成されており、その中にはＰ型拡
散領域６が形成されており、従って、Ｎウエルのバイア
スを固定（例えば、Ｖddに固定）することが可能な位置
が与えられており、同様に、Ｐ型拡散領域７ｐはＰ型物
質内に形成されており、その中にはＮ型拡散領域８が形
成されており、従ってセル２内のＮＭＯＳトランジスタ
をバックバイアスするための位置を与えている。この従
来の形態においては、図１ａのセルに上方の複数のセル
からなる行は、それらのＰＭＯＳトランジスタを底部に
有しており、従って拡散領域７ｎは図１ａの垂直方向に
おけるすぐ隣に隣接したセル２の間において共用されて
いる。図１ａのセル２の下側の複数個のセルからなる行
におけるＮＭＯＳ及びＰＭＯＳトランジスタの同様の逆
転がそれらの間でＮ型拡散領域７ｐを共用することを可
能としている。
【００１０】図１ａ及び１ｂの従来の例において使用さ
れる分離技術はカットオフトランジスタ型であり、その
場合に、その機能が所望されるものに隣接したトランジ
スタは「オフ」状態に強制的に設定され、デジタル論理
機能を実行するために使用されるトランジスタが導通状
態となることを防止している。図１ｂを参照すると、カ
ットオフ分離を実現するために使用された上側に存在す
るメタリゼーションを形成した後のセル２が示されてお
り、もちろんセル２の所望の機能を実現するために他の
メタリゼーション（図１ｂには示していない）も使用さ
れる。図１ｂにおいて、メタルライン１４はＶdd電源へ
接続されており、且つシリコンコンタクトを介してＰ型
拡散領域６′及び電極１０′の両方へ接続されている。
そうであるから、電極１０′によって構成されるトラン
ジスタは、必然的に、回路内の全ての電圧が接地とＶdd
との間にある場合には、「オフ」状態に保持される。従
って、セル２におけるＰ型拡散領域６″はＰ型拡散領域
６′から分離され、従ってＰ型拡散領域６″は、Ｐ型拡
散領域６′へ著しいリークを発生することなしに、Ｖdd
と接地との間の任意の電圧へ駆動させることが可能であ
る。
れる分離技術はカットオフトランジスタ型であり、その
場合に、その機能が所望されるものに隣接したトランジ
スタは「オフ」状態に強制的に設定され、デジタル論理
機能を実行するために使用されるトランジスタが導通状
態となることを防止している。図１ｂを参照すると、カ
ットオフ分離を実現するために使用された上側に存在す
るメタリゼーションを形成した後のセル２が示されてお
り、もちろんセル２の所望の機能を実現するために他の
メタリゼーション（図１ｂには示していない）も使用さ
れる。図１ｂにおいて、メタルライン１４はＶdd電源へ
接続されており、且つシリコンコンタクトを介してＰ型
拡散領域６′及び電極１０′の両方へ接続されている。
そうであるから、電極１０′によって構成されるトラン
ジスタは、必然的に、回路内の全ての電圧が接地とＶdd
との間にある場合には、「オフ」状態に保持される。従
って、セル２におけるＰ型拡散領域６″はＰ型拡散領域
６′から分離され、従ってＰ型拡散領域６″は、Ｐ型拡
散領域６′へ著しいリークを発生することなしに、Ｖdd
と接地との間の任意の電圧へ駆動させることが可能であ
る。
【００１１】図１ｂにおけるＮチャンネルトランジスタ
に対して別の接続構成が示されており、メタルライン１
６が接地へ接続されており且つコンタクビアを介してＮ
型拡散領域８′へ接続されているので、この場合には、
電極１２′は接地バイアスを受取ることはない。メタル
ライン１６が設けられているために、電極１２′によっ
て構成されるトランジスタは、ソース領域を接地へバイ
アスした状態で、セル２によって構成されるＮチャンネ
ルトランジスタと結合した状態で動作することが可能で
ある。
に対して別の接続構成が示されており、メタルライン１
６が接地へ接続されており且つコンタクビアを介してＮ
型拡散領域８′へ接続されているので、この場合には、
電極１２′は接地バイアスを受取ることはない。メタル
ライン１６が設けられているために、電極１２′によっ
て構成されるトランジスタは、ソース領域を接地へバイ
アスした状態で、セル２によって構成されるＮチャンネ
ルトランジスタと結合した状態で動作することが可能で
ある。
【００１２】図１ａ及び１ｂの例におけるセル２の幾何
学的構成は、所望のトランジスタ駆動特性を与え且つメ
タリゼーションラインを設けることが可能な所望数の相
互接続「トラック」を受付けるべく選択されている。キ
ャリアの移動度を考慮して、この例においては、Ｐチャ
ンネルトランジスタの幅（即ち、電極１０の長さ）は、
Ｎチャンネルトランジスタの幅（即ち、電極１２の長
さ）よりも一層大きい。この例においては、セル２は水
平方向に走行する１８本のメタリゼーショントラックを
与えており、即ち電極１０及び１２へ接続した４本の行
のパッドの各々を横断して１本の水平なトラックと、Ｎ
チャンネルトランジスタ区域（電極１２）を横断する５
本のトラックと、Ｐチャンネルトランジスタ区域（電極
１０）を横断する７本のトラックと、電極１０及び１２
の間のフィールド酸化物４上方（即ち、図１ａにおける
ウエル境界ＷＢの上側に位置した）１本のトラックと、
セル２の行と行との間に延在する電力分配用の１本のト
ラックである。
学的構成は、所望のトランジスタ駆動特性を与え且つメ
タリゼーションラインを設けることが可能な所望数の相
互接続「トラック」を受付けるべく選択されている。キ
ャリアの移動度を考慮して、この例においては、Ｐチャ
ンネルトランジスタの幅（即ち、電極１０の長さ）は、
Ｎチャンネルトランジスタの幅（即ち、電極１２の長
さ）よりも一層大きい。この例においては、セル２は水
平方向に走行する１８本のメタリゼーショントラックを
与えており、即ち電極１０及び１２へ接続した４本の行
のパッドの各々を横断して１本の水平なトラックと、Ｎ
チャンネルトランジスタ区域（電極１２）を横断する５
本のトラックと、Ｐチャンネルトランジスタ区域（電極
１０）を横断する７本のトラックと、電極１０及び１２
の間のフィールド酸化物４上方（即ち、図１ａにおける
ウエル境界ＷＢの上側に位置した）１本のトラックと、
セル２の行と行との間に延在する電力分配用の１本のト
ラックである。
【００１３】相互接続トラックの数は、与えられた設備
使用率及び処理複雑性でゲートアレイによって実現され
るべき殆どのデジタル回路において使用されることが予
測される例えばＮＡＮＤ，ＮＯＲ，Ｄ型フリップフロッ
プ（ＤＦＦ）等の従来のビルディングブロックゲートを
構成するための必要な数のトラックに基づいて選択され
る。例えば、１８本のトラックを有する図１ａ及び１ｂ
のセル２は、三層メタリゼーションが使用される場合に
は、約７５乃至８０％の使用可能率（即ち、接続を形成
することが可能なトランジスタの百分率）を発生する。
然しながら、シリコン面積を節約するためにトラック数
が減少される場合には、メタルレベルのうちの１つにお
ける交差接続又はジャンパが必要とされる場合があり、
そのことは使用可能性を減少させる。
使用率及び処理複雑性でゲートアレイによって実現され
るべき殆どのデジタル回路において使用されることが予
測される例えばＮＡＮＤ，ＮＯＲ，Ｄ型フリップフロッ
プ（ＤＦＦ）等の従来のビルディングブロックゲートを
構成するための必要な数のトラックに基づいて選択され
る。例えば、１８本のトラックを有する図１ａ及び１ｂ
のセル２は、三層メタリゼーションが使用される場合に
は、約７５乃至８０％の使用可能率（即ち、接続を形成
することが可能なトランジスタの百分率）を発生する。
然しながら、シリコン面積を節約するためにトラック数
が減少される場合には、メタルレベルのうちの１つにお
ける交差接続又はジャンパが必要とされる場合があり、
そのことは使用可能性を減少させる。
【００１４】図１ａ及び１ｂの例は上述した利益衡量に
基づくカットオフ分離ゲートアレイに対する従来の結果
である。トランジスタによって散逸されるパワーは比較
的高いが、メタリゼーショントラックを収容するのに必
要な大きなチャンネル幅が与えられると、例えば、最近
の製造プロセスを使用する場合にはセル２の寸法は４５
ミクロン×２．５ミクロンである。更に、隣接するＰ型
トランジスタとＮ型トランジスタとに基づくセル２の配
列は、デジタル機能を実行するためにいくつかのセルを
必要とする。例えば、２入力ＮＡＮＤ機能は、必要な分
離用トランジスタを考えると、それを構成するために３
個のセル２（即ち６個のトランジスタ）を必要とする。
従って、図１ａ及び１ｂのセル配列はスタックさせたイ
ンバータを使用する回路の場合には極めて効率的なもの
である。何故ならば、電極１０，１２はそれらの間のフ
ィールド酸化物４の上方において互いに容易に接続され
るからである。然しながら、それは、例えば伝達ゲート
ラッチ等のある種の装置に対しては比較的効率が悪いも
のである。
基づくカットオフ分離ゲートアレイに対する従来の結果
である。トランジスタによって散逸されるパワーは比較
的高いが、メタリゼーショントラックを収容するのに必
要な大きなチャンネル幅が与えられると、例えば、最近
の製造プロセスを使用する場合にはセル２の寸法は４５
ミクロン×２．５ミクロンである。更に、隣接するＰ型
トランジスタとＮ型トランジスタとに基づくセル２の配
列は、デジタル機能を実行するためにいくつかのセルを
必要とする。例えば、２入力ＮＡＮＤ機能は、必要な分
離用トランジスタを考えると、それを構成するために３
個のセル２（即ち６個のトランジスタ）を必要とする。
従って、図１ａ及び１ｂのセル配列はスタックさせたイ
ンバータを使用する回路の場合には極めて効率的なもの
である。何故ならば、電極１０，１２はそれらの間のフ
ィールド酸化物４の上方において互いに容易に接続され
るからである。然しながら、それは、例えば伝達ゲート
ラッチ等のある種の装置に対しては比較的効率が悪いも
のである。
【００１５】次に、図２を参照すると、酸化物分離を使
用した別の従来のベースセル配列が示されており、本発
明のバックグラウンド技術として説明する。図２のセル
２０はＣＭＯＳ技術に基づいて構成されており、従って
Ｐ型拡散領域２６ａ乃至２６ｃ及びＮ型拡散領域２８ａ
乃至２８ｃを有している。この例における各セル２０は
２つの電極２２ａ，２２ｂを有しており、それらの電極
はＰ型トランジスタ領域及びＮ型トランジスタ領域の両
方にわたって延在しており、電極２２ａは拡散領域２６
ａ，２８ａを拡散領域２６ｂ，２８ｂから夫々分離して
おり、且つ電極２２ｂは拡散領域２２ｂ，２８ｂを拡散
領域２６ｃ，２８ｃから夫々分離している。従って、こ
の実施例によれば、ＰチャンネルゲートとＮチャンネル
ゲートとが各セル２０において共通接続しており、各セ
ル２０は２つのこのようなゲートを有している。電極２
２ａ，２２ｂの各々は接続用の３個のフラッグ乃至はパ
ッドを有しており、即ちフィールド酸化物２４の上側に
存在する各端部において１つと、Ｐ型拡散領域２６ａ，
２６ｂ，２６ｃと夫々のＮ型拡散領域２８ａ，２８ｂ，
２８ｃの間に配設されているフィールド酸化物２４の上
側に存在する１つとである。拡散領域２３はセル２０の
各端部に位置されており、Ｎ型拡散領域２３ｎはＰ型拡
散領域２６を有するＮウエル内であり、且つＰ型拡散領
域２３ｐはＮ型拡散領域２８を有するＰウエル内であ
る。上側に存在するメタルパワー及び接地バスライン
（不図示）が拡散領域２３を介してこれらのウエルへ接
触し、従ってセル２０内のトランジスタに対して基板バ
イアスを与える。
用した別の従来のベースセル配列が示されており、本発
明のバックグラウンド技術として説明する。図２のセル
２０はＣＭＯＳ技術に基づいて構成されており、従って
Ｐ型拡散領域２６ａ乃至２６ｃ及びＮ型拡散領域２８ａ
乃至２８ｃを有している。この例における各セル２０は
２つの電極２２ａ，２２ｂを有しており、それらの電極
はＰ型トランジスタ領域及びＮ型トランジスタ領域の両
方にわたって延在しており、電極２２ａは拡散領域２６
ａ，２８ａを拡散領域２６ｂ，２８ｂから夫々分離して
おり、且つ電極２２ｂは拡散領域２２ｂ，２８ｂを拡散
領域２６ｃ，２８ｃから夫々分離している。従って、こ
の実施例によれば、ＰチャンネルゲートとＮチャンネル
ゲートとが各セル２０において共通接続しており、各セ
ル２０は２つのこのようなゲートを有している。電極２
２ａ，２２ｂの各々は接続用の３個のフラッグ乃至はパ
ッドを有しており、即ちフィールド酸化物２４の上側に
存在する各端部において１つと、Ｐ型拡散領域２６ａ，
２６ｂ，２６ｃと夫々のＮ型拡散領域２８ａ，２８ｂ，
２８ｃの間に配設されているフィールド酸化物２４の上
側に存在する１つとである。拡散領域２３はセル２０の
各端部に位置されており、Ｎ型拡散領域２３ｎはＰ型拡
散領域２６を有するＮウエル内であり、且つＰ型拡散領
域２３ｐはＮ型拡散領域２８を有するＰウエル内であ
る。上側に存在するメタルパワー及び接地バスライン
（不図示）が拡散領域２３を介してこれらのウエルへ接
触し、従ってセル２０内のトランジスタに対して基板バ
イアスを与える。
【００１６】隣のセル２０はそれらの間に設けられてい
るフィールド酸化物２４によって、図２の例においては
互いに分離されている。この例においては、Ｐ型拡散領
域２６ｃは幅ｄI のフィールド酸化物２４によって隣接
するセル２０におけるＰ型拡散領域２６ａから分離され
ており、同様に、Ｎ型拡散領域２８ｃは、幅ｄI のフィ
ールド酸化物２４によって隣接するセル２０におけるＮ
型拡散領域２８ａから分離されている。従って、各セル
２０は、上側に存在するメタリザーション（不図示）に
よる相互接続が所望の接続を形成しない限り、フィール
ド酸化物によって隣接するセルから電気的に分離され
る。
るフィールド酸化物２４によって、図２の例においては
互いに分離されている。この例においては、Ｐ型拡散領
域２６ｃは幅ｄI のフィールド酸化物２４によって隣接
するセル２０におけるＰ型拡散領域２６ａから分離され
ており、同様に、Ｎ型拡散領域２８ｃは、幅ｄI のフィ
ールド酸化物２４によって隣接するセル２０におけるＮ
型拡散領域２８ａから分離されている。従って、各セル
２０は、上側に存在するメタリザーション（不図示）に
よる相互接続が所望の接続を形成しない限り、フィール
ド酸化物によって隣接するセルから電気的に分離され
る。
【００１７】この例における図２のセル２０は垂直及び
水平の両方の相互接続トラック（図２に対して）を有し
ている。各セル２０に対して、４本の垂直なトラックが
３個のフラッグ乃至はパッドの電極２２ａ，２２ｂの上
方を走行している。１０本の水平なトラックはセル２０
内に構成することが可能であり、３本のトラックはＰ型
拡散領域２６及びＮ型拡散領域２８の各々を横断してお
り、１本のトラックは３個のフラッグの電極２２ａ，２
２ｂの各々を横断している。１０番目の水平な配線用ト
ラックがセル間に存在しており、図２においては、拡散
領域２３の各々の上方にトラックの半分が示されてい
る。図２に示したものに対して垂直方向に隣接するセル
２０は、それらのＮ型トランジスタはそれらのＰ型トラ
ンジスタの下側に位置しており（即ち、図２に示したも
のと比較して垂直方向に逆転されている）、従って図２
におけるセル２０の直下のセルは、その拡散領域２３ｐ
がその上部にあり、セル２０の拡散領域２３ｐと共用さ
れている。
水平の両方の相互接続トラック（図２に対して）を有し
ている。各セル２０に対して、４本の垂直なトラックが
３個のフラッグ乃至はパッドの電極２２ａ，２２ｂの上
方を走行している。１０本の水平なトラックはセル２０
内に構成することが可能であり、３本のトラックはＰ型
拡散領域２６及びＮ型拡散領域２８の各々を横断してお
り、１本のトラックは３個のフラッグの電極２２ａ，２
２ｂの各々を横断している。１０番目の水平な配線用ト
ラックがセル間に存在しており、図２においては、拡散
領域２３の各々の上方にトラックの半分が示されてい
る。図２に示したものに対して垂直方向に隣接するセル
２０は、それらのＮ型トランジスタはそれらのＰ型トラ
ンジスタの下側に位置しており（即ち、図２に示したも
のと比較して垂直方向に逆転されている）、従って図２
におけるセル２０の直下のセルは、その拡散領域２３ｐ
がその上部にあり、セル２０の拡散領域２３ｐと共用さ
れている。
【００１８】図１ａ及び１ｂのセル２の場合における如
く、各方向において選択されるトラック数は例えばＮＡ
ＮＤ，ＮＯＲ，ＤＦＦ等のデジタル回路において有用な
典型的なゲートに対して必要なトラック数に基づいてい
る。本発明のこの実施例に基づく各セル２０は、４個の
トランジスタを有するものに過ぎないが、２入力ＮＡＮ
Ｄ機能を実現するのに充分なものである。何故ならば、
セル２０の間の分離用にトランジスタを設けることが必
要ではないからである。図２のセル２０の酸化物分離構
成は、伝達ゲートラッチを実現する場合に非常に効率的
なものであることが判明したが、スタックさせたインバ
ータ型ラッチ及び同様の回路を実現する場合には非常に
効率の悪いものである。
く、各方向において選択されるトラック数は例えばＮＡ
ＮＤ，ＮＯＲ，ＤＦＦ等のデジタル回路において有用な
典型的なゲートに対して必要なトラック数に基づいてい
る。本発明のこの実施例に基づく各セル２０は、４個の
トランジスタを有するものに過ぎないが、２入力ＮＡＮ
Ｄ機能を実現するのに充分なものである。何故ならば、
セル２０の間の分離用にトランジスタを設けることが必
要ではないからである。図２のセル２０の酸化物分離構
成は、伝達ゲートラッチを実現する場合に非常に効率的
なものであることが判明したが、スタックさせたインバ
ータ型ラッチ及び同様の回路を実現する場合には非常に
効率の悪いものである。
【００１９】図１ａ及び１ｂのベースセルアーキテクチ
ュアと図２のものとを比較すると、各々は互いに顕著な
る利点と欠点とを有するものであることが分かる。スタ
ック型のインバータラッチ及び伝達ゲートラッチを実現
する場合の相対的な効率については上に説明した。更
に、図１ａ，１ｂのカットオフ分離構成は、酸化物が必
要ではないので、セルを密接して構成することが可能で
あり、図２の酸化物分離構成は、カットオフ分離セルの
ものと比較して必要なトランジスタ幅を減少させ、従っ
て回路の電極散逸を減少させる。
ュアと図２のものとを比較すると、各々は互いに顕著な
る利点と欠点とを有するものであることが分かる。スタ
ック型のインバータラッチ及び伝達ゲートラッチを実現
する場合の相対的な効率については上に説明した。更
に、図１ａ，１ｂのカットオフ分離構成は、酸化物が必
要ではないので、セルを密接して構成することが可能で
あり、図２の酸化物分離構成は、カットオフ分離セルの
ものと比較して必要なトランジスタ幅を減少させ、従っ
て回路の電極散逸を減少させる。
【００２０】
【発明が解決しようとする課題】本発明の目的とすると
ころは、最小のチャンネル幅を有するトランジスタをカ
ットオフ分離と結合して使用することが可能なベースセ
ルアーキテクチュアを提供することである。
ころは、最小のチャンネル幅を有するトランジスタをカ
ットオフ分離と結合して使用することが可能なベースセ
ルアーキテクチュアを提供することである。
【００２１】本発明の別の目的とするところは、複雑な
マルチセルゲート要素に対するカットオフ分離の代わり
に付加的なトランジスタを使用することが可能なそのよ
うなアーキテクチュアを提供することである。
マルチセルゲート要素に対するカットオフ分離の代わり
に付加的なトランジスタを使用することが可能なそのよ
うなアーキテクチュアを提供することである。
【００２２】本発明の更に別の目的とするところは、分
離のために必要とされるシリコン面積が最小とされてい
るそのようなアーキテクチュアを提供することである。
離のために必要とされるシリコン面積が最小とされてい
るそのようなアーキテクチュアを提供することである。
【００２３】本発明の更に別の目的とするところは、ス
タック型インバータ及び伝達ゲートスタイルのラッチの
両方を実現するのに効率的なそのようなアーキテクチュ
アを提供することである。
タック型インバータ及び伝達ゲートスタイルのラッチの
両方を実現するのに効率的なそのようなアーキテクチュ
アを提供することである。
【００２４】
【課題を解決するための手段】本発明は、例えばＣＭＯ
Ｓ技術に基づいてベースセルレイアウトに組込むことが
可能であり、その場合には、各活性領域に関し４個の電
極によって導電型あたり４個の潜在的なトランジスタを
使用可能とさせる。ＣＭＯＳ構成の場合には、これらの
４個のものの外側電極は、各々それらの相補的に対応す
るものから分離されており、従って外側Ｎ型チャンネル
ゲート電極は外側Ｐチャンネルゲート電極へ接続される
ものではない。内側電極の各々はＰ型及びＮ型の両方の
活性領域を横断して延在し、且つ外側電極対のものとは
異なった垂直位置に位置されている相互接続用の拡大さ
れたフラッグ乃至はパッドを有している。外側電極対
は、セルの活性領域が隣接するセルの活性領域と接触す
ることを可能とし、酸化物分離の必要性を回避してい
る。
Ｓ技術に基づいてベースセルレイアウトに組込むことが
可能であり、その場合には、各活性領域に関し４個の電
極によって導電型あたり４個の潜在的なトランジスタを
使用可能とさせる。ＣＭＯＳ構成の場合には、これらの
４個のものの外側電極は、各々それらの相補的に対応す
るものから分離されており、従って外側Ｎ型チャンネル
ゲート電極は外側Ｐチャンネルゲート電極へ接続される
ものではない。内側電極の各々はＰ型及びＮ型の両方の
活性領域を横断して延在し、且つ外側電極対のものとは
異なった垂直位置に位置されている相互接続用の拡大さ
れたフラッグ乃至はパッドを有している。外側電極対
は、セルの活性領域が隣接するセルの活性領域と接触す
ることを可能とし、酸化物分離の必要性を回避してい
る。
【００２５】
【実施例】図３を参照すると、本発明の好適実施例に基
づくゲートアレイセル３０が詳細に示されている。上述
した従来のベースゲートアレイセル２，２０の場合にお
ける如く、本発明の好適実施例に基づくセル３０を使用
するゲートアレイ集積回路は、多数のセル３０を有して
おり、例えば、表面上に規則的なパターンで配列された
２０００個乃至は５０万個を超えるセル３０を有してい
る。
づくゲートアレイセル３０が詳細に示されている。上述
した従来のベースゲートアレイセル２，２０の場合にお
ける如く、本発明の好適実施例に基づくセル３０を使用
するゲートアレイ集積回路は、多数のセル３０を有して
おり、例えば、表面上に規則的なパターンで配列された
２０００個乃至は５０万個を超えるセル３０を有してい
る。
【００２６】図３に示した如く、セル３０はトランジス
タ要素が画定されているが、その上にメタリゼーション
及び相互接続層を形成する前の製造時点における状態が
示されている。セル３０はＣＭＯＳ型のものであり、従
って、それはその境界内においてＰチャンネル及びＮチ
ャンネルの両方のＭＯＳトランジスタを形成する能力を
有している。従って、セル３０は、ＰＭＯＳトランジス
タを形成するためにフィールド酸化物構成体４の間の活
性区域にわたって横断するポリシコン電極３２，３４を
有すると共に、ＮＭＯＳトランジスタを形成するために
フィールド酸化物構成体４の間の別の活性区域にわたっ
て横断する電極３７，３９を有している。電極３３，３
５は共通ゲートを有する相補的なＰＭＯＳ及びＮＭＯＳ
トランジスタを形成するために両方の活性区域にわたっ
て延在している。本発明のこの実施例に基づくセル３０
においては、電極３３，３５は電極３２，３４，３７，
３９の間に位置されている。
タ要素が画定されているが、その上にメタリゼーション
及び相互接続層を形成する前の製造時点における状態が
示されている。セル３０はＣＭＯＳ型のものであり、従
って、それはその境界内においてＰチャンネル及びＮチ
ャンネルの両方のＭＯＳトランジスタを形成する能力を
有している。従って、セル３０は、ＰＭＯＳトランジス
タを形成するためにフィールド酸化物構成体４の間の活
性区域にわたって横断するポリシコン電極３２，３４を
有すると共に、ＮＭＯＳトランジスタを形成するために
フィールド酸化物構成体４の間の別の活性区域にわたっ
て横断する電極３７，３９を有している。電極３３，３
５は共通ゲートを有する相補的なＰＭＯＳ及びＮＭＯＳ
トランジスタを形成するために両方の活性区域にわたっ
て延在している。本発明のこの実施例に基づくセル３０
においては、電極３３，３５は電極３２，３４，３７，
３９の間に位置されている。
【００２７】この例によれば、単一ウエルプロセスを使
用しており、Ｐ型拡散領域３６を有する活性領域が、図
３に示した如き境界ＷＢを有するＮ型ウエルの表面に設
けられている。説明の便宜上、「拡散領域」という用語
は、ドープした半導体領域乃至は活性領域のことを意味
するものであって、それは従来の拡散、イオン注入、又
は半導体物質をドーピングするためのその他の従来の技
術によって形成することが可能なものである。この例に
おいては、電極３２，３３，３４，３５に対して、Ｐ型
拡散領域３６ａ乃至３６ｅが従来の自己整合状態で形成
することが望ましい。セル３０において、Ｐ型拡散領域
３６ａ，３６ｂは、電極３２の下側に存在するチャンネ
ル領域によって分離されており、Ｐ型拡散領域３６ｂ，
３６ｃは電極３３の下側に存在するチャンネル領域によ
って分離されており、Ｐ型拡散領域３６ｃ，３６ｄは電
極３５の下側に存在するチャンネル領域によって分離さ
れており、且つＰ型拡散領域３６ｄ，３６ｅは電極３４
の下側に存在するチャンネル領域によって分離されてい
る。従って、電極３２，３３，３４，３５の各々は、Ｐ
チャンネルトランジスタ用のゲート電極として作用する
ために使用することが可能である。
用しており、Ｐ型拡散領域３６を有する活性領域が、図
３に示した如き境界ＷＢを有するＮ型ウエルの表面に設
けられている。説明の便宜上、「拡散領域」という用語
は、ドープした半導体領域乃至は活性領域のことを意味
するものであって、それは従来の拡散、イオン注入、又
は半導体物質をドーピングするためのその他の従来の技
術によって形成することが可能なものである。この例に
おいては、電極３２，３３，３４，３５に対して、Ｐ型
拡散領域３６ａ乃至３６ｅが従来の自己整合状態で形成
することが望ましい。セル３０において、Ｐ型拡散領域
３６ａ，３６ｂは、電極３２の下側に存在するチャンネ
ル領域によって分離されており、Ｐ型拡散領域３６ｂ，
３６ｃは電極３３の下側に存在するチャンネル領域によ
って分離されており、Ｐ型拡散領域３６ｃ，３６ｄは電
極３５の下側に存在するチャンネル領域によって分離さ
れており、且つＰ型拡散領域３６ｄ，３６ｅは電極３４
の下側に存在するチャンネル領域によって分離されてい
る。従って、電極３２，３３，３４，３５の各々は、Ｐ
チャンネルトランジスタ用のゲート電極として作用する
ために使用することが可能である。
【００２８】同様に、フィールド酸化物構成体４の間の
活性領域の上側に存在する電極３３，３５，３７，３９
によってセル３０内にＮチャンネルトランジスタが画定
されており、この例においては、単一ウエルプロセスを
使用しており、Ｎチャンネルトランジスタが形成される
活性領域は下側に存在する基板のＰ型表面である。勿
論、その他の従来のＣＭＯＳウエル構成を使用すること
も可能であり、例えばツインウエルプロセス、又はＰチ
ャンネルトランジスタを基板内に形成し且つＮチャンネ
ルトランジスタをＰ型ウエル内に形成するプロセス等を
使用することが可能である。Ｎ型拡散領域３８ａ乃至３
８ｅは、好適には、電極３３，３５，３７，３９に対し
て従来の自己整合態様で形成することが望ましい。Ｎ型
拡散領域３８ａ，３８ｂは電極３７の下側に存在するチ
ャンネル領域によって分離され、Ｎ型拡散領域３８ｂ，
３８ｃは電極３３の下側に存在するチャンネル領域によ
って分離され、Ｎ型拡散領域３８ｃ，３８ｄは電極３５
の下側に存在するチャンネル領域によって分離され、且
つＮ型拡散領域３８ｄ，３８ｅは電極３９の下側に存在
するチャンネル領域によって分離される。従って、電極
３３，３５，３７，３９の各々は、Ｎチャンネルトラン
ジスタ用のゲート電極として作用すべく使用することが
可能である。
活性領域の上側に存在する電極３３，３５，３７，３９
によってセル３０内にＮチャンネルトランジスタが画定
されており、この例においては、単一ウエルプロセスを
使用しており、Ｎチャンネルトランジスタが形成される
活性領域は下側に存在する基板のＰ型表面である。勿
論、その他の従来のＣＭＯＳウエル構成を使用すること
も可能であり、例えばツインウエルプロセス、又はＰチ
ャンネルトランジスタを基板内に形成し且つＮチャンネ
ルトランジスタをＰ型ウエル内に形成するプロセス等を
使用することが可能である。Ｎ型拡散領域３８ａ乃至３
８ｅは、好適には、電極３３，３５，３７，３９に対し
て従来の自己整合態様で形成することが望ましい。Ｎ型
拡散領域３８ａ，３８ｂは電極３７の下側に存在するチ
ャンネル領域によって分離され、Ｎ型拡散領域３８ｂ，
３８ｃは電極３３の下側に存在するチャンネル領域によ
って分離され、Ｎ型拡散領域３８ｃ，３８ｄは電極３５
の下側に存在するチャンネル領域によって分離され、且
つＮ型拡散領域３８ｄ，３８ｅは電極３９の下側に存在
するチャンネル領域によって分離される。従って、電極
３３，３５，３７，３９の各々は、Ｎチャンネルトラン
ジスタ用のゲート電極として作用すべく使用することが
可能である。
【００２９】本発明の好適実施例に基づくセル３０の構
成の結果として、デジタル回路を実現する場合に使用す
るために４個のＰチャンネルトランジスタ及び４個のＮ
チャンネルトランジスタを使用することが可能である。
前述した説明から明らかな如く、内側電極３３，３５の
各々はＰチャンネル及びＮチャンネルトランジスタの両
方に対する潜在的なゲート電極として同時的に作用す
る。何故ならば、内側電極３３，３５の各々はＰ型拡散
領域３６とＮ型拡散領域３８との間においてフィールド
酸化物構成体にわたって延在しているからである。電極
３３はその両端部においてフィールド酸化物４の上側に
位置する拡大部分乃至はフラッグ４３ａ及び４３ｃを有
すると共にその中央部においてフィールド酸化物４の上
側に位置するフラッグ４３ｂを有しており、それに対し
て上側に存在するメタリゼーションにより接続を形成す
ることが可能であり、電極３５は同様に構成されてお
り、その両端部においてフラッグ４５ａ，４５ｃがフィ
ールド酸化物４の上側に位置しており、且つその中央部
においてフラッグ４５ｂがフィールド酸化物４の上側に
位置している。従って、セル３０は共通ゲートを具備す
る２個のＣＭＯＳトランジスタ対を有している。
成の結果として、デジタル回路を実現する場合に使用す
るために４個のＰチャンネルトランジスタ及び４個のＮ
チャンネルトランジスタを使用することが可能である。
前述した説明から明らかな如く、内側電極３３，３５の
各々はＰチャンネル及びＮチャンネルトランジスタの両
方に対する潜在的なゲート電極として同時的に作用す
る。何故ならば、内側電極３３，３５の各々はＰ型拡散
領域３６とＮ型拡散領域３８との間においてフィールド
酸化物構成体にわたって延在しているからである。電極
３３はその両端部においてフィールド酸化物４の上側に
位置する拡大部分乃至はフラッグ４３ａ及び４３ｃを有
すると共にその中央部においてフィールド酸化物４の上
側に位置するフラッグ４３ｂを有しており、それに対し
て上側に存在するメタリゼーションにより接続を形成す
ることが可能であり、電極３５は同様に構成されてお
り、その両端部においてフラッグ４５ａ，４５ｃがフィ
ールド酸化物４の上側に位置しており、且つその中央部
においてフラッグ４５ｂがフィールド酸化物４の上側に
位置している。従って、セル３０は共通ゲートを具備す
る２個のＣＭＯＳトランジスタ対を有している。
【００３０】然しながら、セル３０においては、Ｐチャ
ンネルトランジスタ用の外側電極３２，３４はポリシリ
コンレベルにおいてＮチャンネルトランジスタ用の外側
電極３７，３９へ接続されていない。Ｐチャンネルトラ
ンジスタ用の外側電極３２，３４の各々は、夫々、それ
への接続を容易とするために、Ｐチャンネル活性領域の
両側においてフィールド酸化物４の上側に位置する一対
のフラッグ４２ａ／４２ｂ，４４ａ／４４ｂを有してお
り、同様に、Ｎチャンネルトランジスタ外側電極３７，
３９の各々は、Ｎチャンネル活性領域の両側においてフ
ィールド酸化物４の上側に位置する一対のフラッグ４７
ａ／４７ｂ，４９ａ／４９ｂを有している。外側電極フ
ラッグ４２ａ，４４ａ，４７ａ，４９ａの各々は、更
に、フラッグ４３ａ，４５ａ，４３ｃ，４５ｃよりもそ
れらの夫々の活性領域から遠くに配設されており、従っ
てそれに対する別個の接続を容易に構成することが可能
である。
ンネルトランジスタ用の外側電極３２，３４はポリシリ
コンレベルにおいてＮチャンネルトランジスタ用の外側
電極３７，３９へ接続されていない。Ｐチャンネルトラ
ンジスタ用の外側電極３２，３４の各々は、夫々、それ
への接続を容易とするために、Ｐチャンネル活性領域の
両側においてフィールド酸化物４の上側に位置する一対
のフラッグ４２ａ／４２ｂ，４４ａ／４４ｂを有してお
り、同様に、Ｎチャンネルトランジスタ外側電極３７，
３９の各々は、Ｎチャンネル活性領域の両側においてフ
ィールド酸化物４の上側に位置する一対のフラッグ４７
ａ／４７ｂ，４９ａ／４９ｂを有している。外側電極フ
ラッグ４２ａ，４４ａ，４７ａ，４９ａの各々は、更
に、フラッグ４３ａ，４５ａ，４３ｃ，４５ｃよりもそ
れらの夫々の活性領域から遠くに配設されており、従っ
てそれに対する別個の接続を容易に構成することが可能
である。
【００３１】拡散領域３１ｐ，３１ｎがフィールド酸化
物４の外側に配設されており、Ｐ型拡散領域３１ｐはＮ
型拡散領域３８の近くであり且つＮ型拡散領域３１ｎは
Ｐ型拡散領域３６の近くである。従って、拡散領域３１
ｐ，３１ｎは、パワーバスラインを隣接するトランジス
タの下側に存在するウエル（又は、場合によっては、下
側に存在する基板）へ接続することを可能としている。
従って、拡散領域３１ｎは、通常、Ｖddへバイアスされ
たメタル導体（不図示）へ接続され、拡散領域３１ｐは
接地又はＶssへバイアスされるメタル導体（不図示）へ
接続される。セル２０の場合における如く、垂直方向に
おけるセル３０に対し次に隣接するセルは、そのＮチャ
ンネルトランジスタとＰチャンネルトランジスタとの配
向状態が逆転されており、従って垂直方向において、隣
接するセルは拡散領域３１ｐ，３１ｎを共用することが
可能である。
物４の外側に配設されており、Ｐ型拡散領域３１ｐはＮ
型拡散領域３８の近くであり且つＮ型拡散領域３１ｎは
Ｐ型拡散領域３６の近くである。従って、拡散領域３１
ｐ，３１ｎは、パワーバスラインを隣接するトランジス
タの下側に存在するウエル（又は、場合によっては、下
側に存在する基板）へ接続することを可能としている。
従って、拡散領域３１ｎは、通常、Ｖddへバイアスされ
たメタル導体（不図示）へ接続され、拡散領域３１ｐは
接地又はＶssへバイアスされるメタル導体（不図示）へ
接続される。セル２０の場合における如く、垂直方向に
おけるセル３０に対し次に隣接するセルは、そのＮチャ
ンネルトランジスタとＰチャンネルトランジスタとの配
向状態が逆転されており、従って垂直方向において、隣
接するセルは拡散領域３１ｐ，３１ｎを共用することが
可能である。
【００３２】本発明によれば、且つセル３０を構成する
ために使用する処理技術において使用可能である場合に
は、拡散領域３１ｐ，３１ｎを公知の自己整合シリサイ
ド化（即ち、サリサイド）プロセスに露呈させることが
好適である。サリサイドプロセスによれば、例えばチタ
ン又はタングステン等の耐火性金属を、ゲート電極及び
ソース／ドレイン領域を形成した後に、集積回路の上に
付着形成させ、次いで加熱を行なって金属を反応させて
それが接触しているウエハのシリコン部分によってメタ
ルシリサイドを形成する。次いで、反応しなかったメタ
ル即ち金属を除去し、活性領域及びゲートレベルをメタ
ルシリサイドで被覆されたままとし、本構成体の直列抵
抗を著しく減少させる。拡散領域３１ｐ，３１ｎをメタ
ルシリサイドで被覆することによって、セル３０を包含
するゲートアレイにおいてパワー即ち電力を分配するた
めのものとして使用することが可能である。何故なら
ば、拡散領域３１ｐ，３１ｎの直列抵抗は５乃至５０Ω
／□の程度だからである。パワー即ち電力の配分のため
にサリサイド化した拡散領域３１ｐ，３１ｎを使用する
ことによって、デジタル機能を実現する場合に必要とさ
れるメタリゼーション接続数は著しく減少され、そのこ
とはメタリゼーションが存在しない付加的な区域を与え
る。このことは、与えられた数のメタリゼーションレベ
ルの場合に、セル３０において一層複雑な回路を実現す
ることを可能とする。
ために使用する処理技術において使用可能である場合に
は、拡散領域３１ｐ，３１ｎを公知の自己整合シリサイ
ド化（即ち、サリサイド）プロセスに露呈させることが
好適である。サリサイドプロセスによれば、例えばチタ
ン又はタングステン等の耐火性金属を、ゲート電極及び
ソース／ドレイン領域を形成した後に、集積回路の上に
付着形成させ、次いで加熱を行なって金属を反応させて
それが接触しているウエハのシリコン部分によってメタ
ルシリサイドを形成する。次いで、反応しなかったメタ
ル即ち金属を除去し、活性領域及びゲートレベルをメタ
ルシリサイドで被覆されたままとし、本構成体の直列抵
抗を著しく減少させる。拡散領域３１ｐ，３１ｎをメタ
ルシリサイドで被覆することによって、セル３０を包含
するゲートアレイにおいてパワー即ち電力を分配するた
めのものとして使用することが可能である。何故なら
ば、拡散領域３１ｐ，３１ｎの直列抵抗は５乃至５０Ω
／□の程度だからである。パワー即ち電力の配分のため
にサリサイド化した拡散領域３１ｐ，３１ｎを使用する
ことによって、デジタル機能を実現する場合に必要とさ
れるメタリゼーション接続数は著しく減少され、そのこ
とはメタリゼーションが存在しない付加的な区域を与え
る。このことは、与えられた数のメタリゼーションレベ
ルの場合に、セル３０において一層複雑な回路を実現す
ることを可能とする。
【００３３】図３に示し且つ上述したセル３０の形態乃
至は構成の結果として、隣接するセル３０の間の分離技
術は、外側電極３２，３４，３７，３９がこのような態
様でバイアスされる場合には、カットオフ分離である。
従って、領域３６ａ，３８ａは夫々領域３６ｅ，３８ｅ
に対応する隣接するセル（図３のセル３０の左側にある
セル）の領域と接触しており、領域３６ｅ，３８ｅは領
域３６ａ，３８ａに夫々対応する隣接したセル（セル３
０の右側のセル）の領域と接触している。
至は構成の結果として、隣接するセル３０の間の分離技
術は、外側電極３２，３４，３７，３９がこのような態
様でバイアスされる場合には、カットオフ分離である。
従って、領域３６ａ，３８ａは夫々領域３６ｅ，３８ｅ
に対応する隣接するセル（図３のセル３０の左側にある
セル）の領域と接触しており、領域３６ｅ，３８ｅは領
域３６ａ，３８ａに夫々対応する隣接したセル（セル３
０の右側のセル）の領域と接触している。
【００３４】本発明に基づくセル３０は、従来のベース
セルと比較して多数の利点を与えており、例えば、図１
ａ，１ｂ及び２に関して上述したもの等がある。第一
に、殆どのＣＭＯＳプロセスにおいては、ポリシリコン
へのコンタクトが隣の関係のない（即ち、電気的に分離
された）ポリシリコンから分離されねばならない所要の
間隔は、通常、最小のフィールド酸化物の幅よりも小さ
い。従って、上述した設計基準を考慮に入れ更に各セル
の外側端部におけるソース／ドレイン領域が共用される
ということを考慮すると、カットオフ分離技術は、通
常、酸化物分離技術よりも必要とするシリコン面積が少
ない。従って、セル３０は、それと隣接するセルとの間
にカットオフ分離トランジスタを設けることによって分
離用の面積の必要性が減少されるという利点を有してい
る。然しながら、図１から明らかな如く、カットオフ分
離ベースセルは、従来、Ｐチャンネルトランジスタ及び
Ｎチャンネルトランジスタ用の共通ゲート電極を有する
ものではなかった。何故ならば、ゲート電極が共通であ
る場合には、両方のトランジスタタイプに対するカット
オフ分離を達成することは不可能だからであり、即ち、
共通ゲートを有するＣＭＯＳインバータにおいては一方
のトランジスタは常に「オン」しているからである。
セルと比較して多数の利点を与えており、例えば、図１
ａ，１ｂ及び２に関して上述したもの等がある。第一
に、殆どのＣＭＯＳプロセスにおいては、ポリシリコン
へのコンタクトが隣の関係のない（即ち、電気的に分離
された）ポリシリコンから分離されねばならない所要の
間隔は、通常、最小のフィールド酸化物の幅よりも小さ
い。従って、上述した設計基準を考慮に入れ更に各セル
の外側端部におけるソース／ドレイン領域が共用される
ということを考慮すると、カットオフ分離技術は、通
常、酸化物分離技術よりも必要とするシリコン面積が少
ない。従って、セル３０は、それと隣接するセルとの間
にカットオフ分離トランジスタを設けることによって分
離用の面積の必要性が減少されるという利点を有してい
る。然しながら、図１から明らかな如く、カットオフ分
離ベースセルは、従来、Ｐチャンネルトランジスタ及び
Ｎチャンネルトランジスタ用の共通ゲート電極を有する
ものではなかった。何故ならば、ゲート電極が共通であ
る場合には、両方のトランジスタタイプに対するカット
オフ分離を達成することは不可能だからであり、即ち、
共通ゲートを有するＣＭＯＳインバータにおいては一方
のトランジスタは常に「オン」しているからである。
【００３５】然しながら、セル３０は伝達ゲート型のラ
ッチ（即ち、共通ゲート電極を有する相補的トランジス
タ）の効率的な実現を可能とする酸化物分離ベースセル
の利点を得ながら、カットオフ分離によるシリコン面積
が減少するという利点も得ている。この付加的な利点
は、各々が共通ゲートＰチャンネルトランジスタ及びＮ
チャンネルトラジスタの能力を与える内側電極３３，３
５によって与えられている。
ッチ（即ち、共通ゲート電極を有する相補的トランジス
タ）の効率的な実現を可能とする酸化物分離ベースセル
の利点を得ながら、カットオフ分離によるシリコン面積
が減少するという利点も得ている。この付加的な利点
は、各々が共通ゲートＰチャンネルトランジスタ及びＮ
チャンネルトラジスタの能力を与える内側電極３３，３
５によって与えられている。
【００３６】本発明の好適実施例に基づくセル３０で
は、上述した如くカットオフトランジスタと相補的共通
ゲートトランジスタの両方を使用しており、ゲートアレ
イにおいてセル３０を使用することの可能性において著
しい改良を与えており、従って従来のデジタル回路機能
を実現する場合の効率における改良を与えている。図２
に示した酸化物分離技術と比較して、２個のカットオフ
トランジスタ（即ち、外側電極３２，３４，３７，３
９）を構成するセル３０の幅は同一であり（減少されて
いない場合）、セル３０の高さは１個又は２個の配線用
トラック（経路）だけ増加されており、付加的な組のフ
ラッグを受付けている。然しながら、両方のタイプのト
ランジスタを使用可能であるので、セル３０はスタック
型のインバータラッチタイプ及び伝達ゲートラッチタイ
プの両方を構成するために容易に適用可能であり、その
結果、上述した従来のセル構成のものよりもより少ない
シリコン面積においてより多くの機能を実現することが
可能である。
は、上述した如くカットオフトランジスタと相補的共通
ゲートトランジスタの両方を使用しており、ゲートアレ
イにおいてセル３０を使用することの可能性において著
しい改良を与えており、従って従来のデジタル回路機能
を実現する場合の効率における改良を与えている。図２
に示した酸化物分離技術と比較して、２個のカットオフ
トランジスタ（即ち、外側電極３２，３４，３７，３
９）を構成するセル３０の幅は同一であり（減少されて
いない場合）、セル３０の高さは１個又は２個の配線用
トラック（経路）だけ増加されており、付加的な組のフ
ラッグを受付けている。然しながら、両方のタイプのト
ランジスタを使用可能であるので、セル３０はスタック
型のインバータラッチタイプ及び伝達ゲートラッチタイ
プの両方を構成するために容易に適用可能であり、その
結果、上述した従来のセル構成のものよりもより少ない
シリコン面積においてより多くの機能を実現することが
可能である。
【００３７】例えば、単独のセル３０が、従来の酸化物
分離型の単一のセル（図２）におけるのと実質的に同一
の面積において、最大で３入力ＮＡＮＤ機能又は２個の
２入力ＮＡＮＤ回路均等物を構成することが可能であ
る。次に図４ａ及び４ｂを参照すると、単一のセル３０
においてこのような３入力ＮＡＮＤゲートを実現する場
合が詳細に示されている。図４ａは上側に存在するメタ
リゼーション４６ａ乃至４６ｇと共に上述した如きセル
３０を示しており、図４ｂは、この機能を実現するため
のセル３０の要素の電気的接続状態を示している。図４
ａ及び４ｂに示した如く、このＮＡＮＤ機能は単一レベ
ルメタリゼーションで実現されている。このＮＡＮＤ機
能部のノードへの付加的な信号接続（不図示）は、同一
のメタルレベルにおいて構成するか、又は従来の態様で
図４ａに示したメタリゼーションへ接触する付加的な上
側に存在するレベルのメタリゼーションにおいて構成す
ることも可能である。
分離型の単一のセル（図２）におけるのと実質的に同一
の面積において、最大で３入力ＮＡＮＤ機能又は２個の
２入力ＮＡＮＤ回路均等物を構成することが可能であ
る。次に図４ａ及び４ｂを参照すると、単一のセル３０
においてこのような３入力ＮＡＮＤゲートを実現する場
合が詳細に示されている。図４ａは上側に存在するメタ
リゼーション４６ａ乃至４６ｇと共に上述した如きセル
３０を示しており、図４ｂは、この機能を実現するため
のセル３０の要素の電気的接続状態を示している。図４
ａ及び４ｂに示した如く、このＮＡＮＤ機能は単一レベ
ルメタリゼーションで実現されている。このＮＡＮＤ機
能部のノードへの付加的な信号接続（不図示）は、同一
のメタルレベルにおいて構成するか、又は従来の態様で
図４ａに示したメタリゼーションへ接触する付加的な上
側に存在するレベルのメタリゼーションにおいて構成す
ることも可能である。
【００３８】図４ａ及び４ｂの実施例においては、拡散
領域３１ｐ，３１ｎ及びシリコン表面要素の各々はメタ
ルシリサイド膜で被覆されている。従って、拡散領域３
１ｎはセル３０に対してＶddバイアスを担持し、且つ拡
散領域３１ｐはセル３０に対する接地を担持する。メタ
ル導体４６ａは、拡散領域３１ｎを電極３４のフラッグ
４４ａへ接続し、且つ当該技術分野において従来行なわ
れているように絶縁物を介してのコンタクトによってＰ
型拡散領域３６ｅへ接続している。メタル導体４６ｂ
は、拡散領域３１ｎをＰ型拡散領域３６ｃへ接続し、且
つメタル導体４６ｃは、同様に、拡散領域３１ｎをＰ型
拡散領域３６ａへ接続している。セル３０のＮチャンネ
ル側においては、メタル導体４６ｆが拡散領域３１ｐに
おける接地バイアスをＮ型拡散領域３８ａへ接続し、且
つメタル導体４６ｇが電極３９のポリシリコン導体フラ
ッグ４９ａ及びＮ型拡散領域３８ｅをＰ型拡散領域３１
ｐの接地バイアスへ接続している。外側に存在する拡散
領域３６ａ，３６ｅ，３８ａ，３８ｅの各々のＶdd又は
接地への接続は、場合により、好適なマクロ設計条件に
適合しており、そのことは隣のセルを使用することを容
易としている。
領域３１ｐ，３１ｎ及びシリコン表面要素の各々はメタ
ルシリサイド膜で被覆されている。従って、拡散領域３
１ｎはセル３０に対してＶddバイアスを担持し、且つ拡
散領域３１ｐはセル３０に対する接地を担持する。メタ
ル導体４６ａは、拡散領域３１ｎを電極３４のフラッグ
４４ａへ接続し、且つ当該技術分野において従来行なわ
れているように絶縁物を介してのコンタクトによってＰ
型拡散領域３６ｅへ接続している。メタル導体４６ｂ
は、拡散領域３１ｎをＰ型拡散領域３６ｃへ接続し、且
つメタル導体４６ｃは、同様に、拡散領域３１ｎをＰ型
拡散領域３６ａへ接続している。セル３０のＮチャンネ
ル側においては、メタル導体４６ｆが拡散領域３１ｐに
おける接地バイアスをＮ型拡散領域３８ａへ接続し、且
つメタル導体４６ｇが電極３９のポリシリコン導体フラ
ッグ４９ａ及びＮ型拡散領域３８ｅをＰ型拡散領域３１
ｐの接地バイアスへ接続している。外側に存在する拡散
領域３６ａ，３６ｅ，３８ａ，３８ｅの各々のＶdd又は
接地への接続は、場合により、好適なマクロ設計条件に
適合しており、そのことは隣のセルを使用することを容
易としている。
【００３９】メタル導体４６ａ，４６ｂ，４６ｆ，４６
ｇを使用する結果として、Ｐ型拡散領域３６ａ，３６ｅ
及びＮ型拡散領域３８ａ，３８ｅを共用する隣のセルか
らセル３０において実現されるＮＡＮＤ機能部が分離さ
れる。電極３４及び３９によって画定されるトランジス
タは、それらのバイアス及びそれらの隣接する拡散領域
３６ｅ，３８ｅの夫々Ｖdd及び接地へのバイアスによっ
て、オフ状態に保持され、従って、夫々の拡散領域３６
ｄ，３８ｄは隣のセルへリークすることなしに、任意の
電圧へ駆動させることが可能である。拡散領域３６ａ，
３８ａの各々は、電極３２，３７によって夫々画定され
るそれらの夫々のトランジスタのソースとして使用さ
れ、従って、夫々Ｖdd及び接地へバイアスされ、従っ
て、隣接するセルにおけるトランジスタはセル３０の動
作に影響を与えることはないし又その動作によって影響
を受けることもない。
ｇを使用する結果として、Ｐ型拡散領域３６ａ，３６ｅ
及びＮ型拡散領域３８ａ，３８ｅを共用する隣のセルか
らセル３０において実現されるＮＡＮＤ機能部が分離さ
れる。電極３４及び３９によって画定されるトランジス
タは、それらのバイアス及びそれらの隣接する拡散領域
３６ｅ，３８ｅの夫々Ｖdd及び接地へのバイアスによっ
て、オフ状態に保持され、従って、夫々の拡散領域３６
ｄ，３８ｄは隣のセルへリークすることなしに、任意の
電圧へ駆動させることが可能である。拡散領域３６ａ，
３８ａの各々は、電極３２，３７によって夫々画定され
るそれらの夫々のトランジスタのソースとして使用さ
れ、従って、夫々Ｖdd及び接地へバイアスされ、従っ
て、隣接するセルにおけるトランジスタはセル３０の動
作に影響を与えることはないし又その動作によって影響
を受けることもない。
【００４０】この場合におけるＮＡＮＤ機能部は、図４
ａにおいて物理的に示してあり且つ図４ｂに概略的に示
した残りの相互接続によって画定される。上述した如
く、メタル導体４６ｂは、Ｐ型拡散領域３６ｃに対しＶ
ddのバイアスを与え、該領域は電極３３及び３５の上部
部分によって画定される２個のＰチャンネルトランジス
タに対するソース領域として作用する。メタル導体４６
ｄはＰ型拡散領域３６ｂ、Ｐ型拡散領域３６ｄ及びＮ型
拡散領域３８ｄを相互接続させ、且つ導体４６と同一の
メタルレベルにおいて又は上側に存在する付加的なメタ
ルレベルのいずれかにおいて、メタル接続（不図示）を
形成することの可能な出力ノードＱ（図４ｂ参照）とし
て作用し、ＮＡＮＤ機能部の結果に対してゲートアレイ
回路内の別のセルへの経路付けを与える。メタル導体４
６ｅは電極３２を電極３７へ接続し本回路を完成する。
ａにおいて物理的に示してあり且つ図４ｂに概略的に示
した残りの相互接続によって画定される。上述した如
く、メタル導体４６ｂは、Ｐ型拡散領域３６ｃに対しＶ
ddのバイアスを与え、該領域は電極３３及び３５の上部
部分によって画定される２個のＰチャンネルトランジス
タに対するソース領域として作用する。メタル導体４６
ｄはＰ型拡散領域３６ｂ、Ｐ型拡散領域３６ｄ及びＮ型
拡散領域３８ｄを相互接続させ、且つ導体４６と同一の
メタルレベルにおいて又は上側に存在する付加的なメタ
ルレベルのいずれかにおいて、メタル接続（不図示）を
形成することの可能な出力ノードＱ（図４ｂ参照）とし
て作用し、ＮＡＮＤ機能部の結果に対してゲートアレイ
回路内の別のセルへの経路付けを与える。メタル導体４
６ｅは電極３２を電極３７へ接続し本回路を完成する。
【００４１】従って、図４ａのセル３０において実現さ
れるＮＡＮＤ機能部への３個の入力は、フラッグ４５
ａ，４５ｃのいずれか一方又は両方において受取られ従
ってゲートとして電極３５を有する相補的トランジスタ
を制御するＡ入力と、フラッグ４３ａ，４３ｃのいずれ
か一方又は両方において受取られ従ってゲートとして電
極３３を有する相補的トランジスタを制御するＢ入力
と、フラッグ４２ａ，４７ａのいずれか一方又は両方に
おいて受取られ従って夫々のゲートとして電極３２，３
７（メタル導体４６ｅによって相互接続されている）を
有する相補的トランジスタを制御するＣ入力とである。
従って、電極３２，３３，３５によって画定される３個
のＰチャンネルトランジスタは、並列接続されており、
それらのドレインはＰ型拡散領域３６ｂ，３６ｄを介し
て出力Ｑへ接続しており、且つ電極３３，３５，３７に
よって画定される３個のＮチャンネルトランジスタは接
地とＮ型拡散領域３８ｄとの間に直列接続されている。
れるＮＡＮＤ機能部への３個の入力は、フラッグ４５
ａ，４５ｃのいずれか一方又は両方において受取られ従
ってゲートとして電極３５を有する相補的トランジスタ
を制御するＡ入力と、フラッグ４３ａ，４３ｃのいずれ
か一方又は両方において受取られ従ってゲートとして電
極３３を有する相補的トランジスタを制御するＢ入力
と、フラッグ４２ａ，４７ａのいずれか一方又は両方に
おいて受取られ従って夫々のゲートとして電極３２，３
７（メタル導体４６ｅによって相互接続されている）を
有する相補的トランジスタを制御するＣ入力とである。
従って、電極３２，３３，３５によって画定される３個
のＰチャンネルトランジスタは、並列接続されており、
それらのドレインはＰ型拡散領域３６ｂ，３６ｄを介し
て出力Ｑへ接続しており、且つ電極３３，３５，３７に
よって画定される３個のＮチャンネルトランジスタは接
地とＮ型拡散領域３８ｄとの間に直列接続されている。
【００４２】その結果、本発明の好適実施例に基づく単
一セル３０は、容易に３入力ＮＡＮＤ機能部を実現し、
勿論、当業者にとって明らかな如く、３入力ＮＯＲ機能
部が、図４ａ及び４ｂのＮＡＮＤゲートに対して相補的
な態様でセル３０において実現することが可能である。
従ってセル３０は上述した如き従来のセルと比較して、
その境界内においてより複雑な機能を実現することが可
能である。比較の一例として、同一の最小の配線トラッ
ク幅（例えば、２．５ミクロン）が与えられると、セル
３０は３０ミクロン（高さ）×１０ミクロン（幅）即ち
３００平方ミクロンのシリコン面積内において実現する
ことが可能である。然しながら、単一のセル３０は３入
力ＮＡＮＤゲートを実現することが可能であるので、広
い範囲の回路マクロを考慮すると、本発明の好適実施例
に基づくセル３０において２入力ＮＡＮＤ均等機能部
（この比較のための良度指数）を実現するために必要と
される平均的なシリコン面積は約２００平方ミクロン／
ゲートであることが判明した。セル３０においては、２
入力ＮＡＮＤを、二重バッファ型態様（即ち、各回路脚
部における各入力に対し並列した２つのトランジスタを
有する）で実現するか、又はスイッチング装置ではなく
単に分離として外側電極により画定されるカットオフト
ランジスタを使用することにより二重バッファ構成なし
で実現することも可能である。
一セル３０は、容易に３入力ＮＡＮＤ機能部を実現し、
勿論、当業者にとって明らかな如く、３入力ＮＯＲ機能
部が、図４ａ及び４ｂのＮＡＮＤゲートに対して相補的
な態様でセル３０において実現することが可能である。
従ってセル３０は上述した如き従来のセルと比較して、
その境界内においてより複雑な機能を実現することが可
能である。比較の一例として、同一の最小の配線トラッ
ク幅（例えば、２．５ミクロン）が与えられると、セル
３０は３０ミクロン（高さ）×１０ミクロン（幅）即ち
３００平方ミクロンのシリコン面積内において実現する
ことが可能である。然しながら、単一のセル３０は３入
力ＮＡＮＤゲートを実現することが可能であるので、広
い範囲の回路マクロを考慮すると、本発明の好適実施例
に基づくセル３０において２入力ＮＡＮＤ均等機能部
（この比較のための良度指数）を実現するために必要と
される平均的なシリコン面積は約２００平方ミクロン／
ゲートであることが判明した。セル３０においては、２
入力ＮＡＮＤを、二重バッファ型態様（即ち、各回路脚
部における各入力に対し並列した２つのトランジスタを
有する）で実現するか、又はスイッチング装置ではなく
単に分離として外側電極により画定されるカットオフト
ランジスタを使用することにより二重バッファ構成なし
で実現することも可能である。
【００４３】一方、上述したカットオフ分離技術に基づ
くセルには、４５ミクロン（高さ）×２．５ミクロン
（幅）を必要とし、且つ現実的な２入力ＮＡＮＤゲート
を実現するために３個のセル２を必要とする。広範な範
囲の回路マクロを考慮すると、２入力ＮＡＮＤ均等機能
部は２．５個のセル２を必要とし、その場合のセル２に
対する良度指数は２８０平方ミクロン／ゲートとなる。
上述した酸化物分離技術に基づく単一のセル２０は、現
実的な２入力ＮＡＮＤ（及びその回路均等物）を実現す
るのに充分であり、セル２０の寸法は２５ミクロン（高
さ）×１０（幅）であり、その場合の良度指数は２５０
平方ミクロン／ゲートとなる。従って、本発明に基づく
セル３０は、他の利点はさておき、従来のセルのタイプ
のいずれのものよりもデジタル機能を実現する上で著し
く効率が良いことが明らかである。更に、カットオフ分
離セル（図１ａ，１ｂ）と比較して、セル３０における
トランジスタの寸法は減少されており、従ってプシュプ
ル出力駆動を可能としながら、積極的な電力散逸を減少
させ且つ入力負荷を減少させている。従って、セル３０
の柔軟性、利用度及び効率は、上述した従来のタイプの
いずれのものと比較しても著しく改善されている。
くセルには、４５ミクロン（高さ）×２．５ミクロン
（幅）を必要とし、且つ現実的な２入力ＮＡＮＤゲート
を実現するために３個のセル２を必要とする。広範な範
囲の回路マクロを考慮すると、２入力ＮＡＮＤ均等機能
部は２．５個のセル２を必要とし、その場合のセル２に
対する良度指数は２８０平方ミクロン／ゲートとなる。
上述した酸化物分離技術に基づく単一のセル２０は、現
実的な２入力ＮＡＮＤ（及びその回路均等物）を実現す
るのに充分であり、セル２０の寸法は２５ミクロン（高
さ）×１０（幅）であり、その場合の良度指数は２５０
平方ミクロン／ゲートとなる。従って、本発明に基づく
セル３０は、他の利点はさておき、従来のセルのタイプ
のいずれのものよりもデジタル機能を実現する上で著し
く効率が良いことが明らかである。更に、カットオフ分
離セル（図１ａ，１ｂ）と比較して、セル３０における
トランジスタの寸法は減少されており、従ってプシュプ
ル出力駆動を可能としながら、積極的な電力散逸を減少
させ且つ入力負荷を減少させている。従って、セル３０
の柔軟性、利用度及び効率は、上述した従来のタイプの
いずれのものと比較しても著しく改善されている。
【００４４】本発明の好適実施例に基づくセル３０は、
例えば上述した如き３入力ＮＡＮＤ機能部等の比較的複
雑な小規模集積機能部を実現するのに適切なものである
と共に、より複雑な機能部を実現する場合に同様に構成
される隣のセル３０と結合して使用することも可能であ
る。特に、ある機能の場合にはこのような隣のセル３０
の一部のみが必要であるに過ぎず、隣のセル３０の残部
を異なった機能のために使用することを可能としてい
る。次に、図５ａ及び５ｂを参照すると、１．５個のセ
ル３０において実現される４入力ＮＡＮＤ機能部の実施
例が示されている。
例えば上述した如き３入力ＮＡＮＤ機能部等の比較的複
雑な小規模集積機能部を実現するのに適切なものである
と共に、より複雑な機能部を実現する場合に同様に構成
される隣のセル３０と結合して使用することも可能であ
る。特に、ある機能の場合にはこのような隣のセル３０
の一部のみが必要であるに過ぎず、隣のセル３０の残部
を異なった機能のために使用することを可能としてい
る。次に、図５ａ及び５ｂを参照すると、１．５個のセ
ル３０において実現される４入力ＮＡＮＤ機能部の実施
例が示されている。
【００４５】図５ａの実施例においては、セル３０ａと
セル３０ｂの半分とを使用して模式的に図５ｂに示した
４入力ＮＡＮＤ機能部を実現している。この実施例にお
いては、セル３０ｂの外側電極３２′，３７′はセル３
０ａのＮＡＮＤ用の分離装置である。この構成は、セル
３０ａにおける交互のＰ型拡散領域３６へ、セル３０ｂ
における中央のＰ型拡散領域３６ｃへ、及び電極３２′
へ拡散領域３１ｎ（セル３０ａ，３０ｂに対して共通）
を接続するＶddによってバイアスされている第一レベル
メタル導体５０ａによって実現されている。セル３０ｂ
におけるＰ型拡散領域３６ｃ′のＶddバイアスは、ＮＡ
ＮＤ機能から分離された別個の機能に対してセル３０ｂ
の残部を使用することを可能としている。同様にＮチャ
ンネル側においては、共通拡散領域３１ｂは接地へバイ
アスされ、メタル導体５０ｅを介してセル３０ａのＮ型
拡散領域３８ａへ接続され、且つメタル導体５０ｆを介
してセル３０ｂ内の中央のＮ型拡散領域３８ｃ′及び電
極３７′へ接続している。このＮＡＮＤ機能部の活性部
分は、メタル導体５０ｂによって構成されており、該導
体はセル３０ａにおける交互のＰ型拡散領域３６ｂ，３
６ｄへ接続しており、且つセル３０ａのＮ型拡散領域３
８ｅへ接続している（それは、セル３０ｂによって共用
されている）。従って、メタル導体５０ｂはこのＮＡＮ
Ｄ機能部のＱ出力部として作用し、且つゲートアレイ集
積回路内の他の部分へ出力を与えるため即ち経路付けを
行なうためにメタル導体（不図示）によってコンタクト
させることが可能である。電極３２と３７との間のゲー
ト接続はメタル導体５０ｃによって構成されており、且
つ電極３４と３９との間のゲート接続はメタル導体５０
ｄによって構成されており、それにより本回路が完成さ
れる。４個のＮＡＮＤ入力部Ａ，Ｂ，Ｃ，Ｄは、メタル
接続（不図示）によってそれらの夫々の電極３２（及び
３７），３３，３５，３４（及び３９）のフラッグ部分
へ接続させることが可能である。
セル３０ｂの半分とを使用して模式的に図５ｂに示した
４入力ＮＡＮＤ機能部を実現している。この実施例にお
いては、セル３０ｂの外側電極３２′，３７′はセル３
０ａのＮＡＮＤ用の分離装置である。この構成は、セル
３０ａにおける交互のＰ型拡散領域３６へ、セル３０ｂ
における中央のＰ型拡散領域３６ｃへ、及び電極３２′
へ拡散領域３１ｎ（セル３０ａ，３０ｂに対して共通）
を接続するＶddによってバイアスされている第一レベル
メタル導体５０ａによって実現されている。セル３０ｂ
におけるＰ型拡散領域３６ｃ′のＶddバイアスは、ＮＡ
ＮＤ機能から分離された別個の機能に対してセル３０ｂ
の残部を使用することを可能としている。同様にＮチャ
ンネル側においては、共通拡散領域３１ｂは接地へバイ
アスされ、メタル導体５０ｅを介してセル３０ａのＮ型
拡散領域３８ａへ接続され、且つメタル導体５０ｆを介
してセル３０ｂ内の中央のＮ型拡散領域３８ｃ′及び電
極３７′へ接続している。このＮＡＮＤ機能部の活性部
分は、メタル導体５０ｂによって構成されており、該導
体はセル３０ａにおける交互のＰ型拡散領域３６ｂ，３
６ｄへ接続しており、且つセル３０ａのＮ型拡散領域３
８ｅへ接続している（それは、セル３０ｂによって共用
されている）。従って、メタル導体５０ｂはこのＮＡＮ
Ｄ機能部のＱ出力部として作用し、且つゲートアレイ集
積回路内の他の部分へ出力を与えるため即ち経路付けを
行なうためにメタル導体（不図示）によってコンタクト
させることが可能である。電極３２と３７との間のゲー
ト接続はメタル導体５０ｃによって構成されており、且
つ電極３４と３９との間のゲート接続はメタル導体５０
ｄによって構成されており、それにより本回路が完成さ
れる。４個のＮＡＮＤ入力部Ａ，Ｂ，Ｃ，Ｄは、メタル
接続（不図示）によってそれらの夫々の電極３２（及び
３７），３３，３５，３４（及び３９）のフラッグ部分
へ接続させることが可能である。
【００４６】同様に、上述した３入力ＮＡＮＤ機能部の
場合における如く、本発明の好適実施例に基づくセル３
０は、比較的複雑な機能を効率的に実現することを可能
としている。図５ａ及び５ｂの実施例に示した如く、特
に分離の目的のための外側電極トランジスタを使用する
ことによって、複数個の隣接するセル３０を著しく効果
的に単一の機能部において使用することが可能であり、
そのことは与えられた機能においてセル３０のその部分
のみを使用することを可能とする。更に、本発明に基づ
くセル３０において実現されるトランジスタは、従来の
カットオフ分離セルにおけるものと比較して幅が減少さ
れており、従って入力負荷を減少させ且つ回路の積極的
な電力散逸を減少させ、その場合に酸化物分離型のセル
を構成するのに必要なシリコン面積が必要とされること
はない。
場合における如く、本発明の好適実施例に基づくセル３
０は、比較的複雑な機能を効率的に実現することを可能
としている。図５ａ及び５ｂの実施例に示した如く、特
に分離の目的のための外側電極トランジスタを使用する
ことによって、複数個の隣接するセル３０を著しく効果
的に単一の機能部において使用することが可能であり、
そのことは与えられた機能においてセル３０のその部分
のみを使用することを可能とする。更に、本発明に基づ
くセル３０において実現されるトランジスタは、従来の
カットオフ分離セルにおけるものと比較して幅が減少さ
れており、従って入力負荷を減少させ且つ回路の積極的
な電力散逸を減少させ、その場合に酸化物分離型のセル
を構成するのに必要なシリコン面積が必要とされること
はない。
【００４７】上述した如く、共通接続（例えば、内側電
極３３，３５）及び別接続（例えば、外側電極３２，３
４，３７，３９）の両方の電極を設けることによって、
スタック型インバータタイプ又は伝達ゲートタイプのい
ずれかに基づくラッチを等価的な効率で実現することが
可能である。勿論、例えばＤ型フリップフロップ等のラ
ッチは、スタック型インバータと伝達ゲートの両方を有
する本発明に基づくセルを使用して実現され、このよう
な場合は極めて効率が高い。このようなＤ型フリップフ
ロップは、最少で２行２列の形態に配列された４個のセ
ルで実現することが可能である。
極３３，３５）及び別接続（例えば、外側電極３２，３
４，３７，３９）の両方の電極を設けることによって、
スタック型インバータタイプ又は伝達ゲートタイプのい
ずれかに基づくラッチを等価的な効率で実現することが
可能である。勿論、例えばＤ型フリップフロップ等のラ
ッチは、スタック型インバータと伝達ゲートの両方を有
する本発明に基づくセルを使用して実現され、このよう
な場合は極めて効率が高い。このようなＤ型フリップフ
ロップは、最少で２行２列の形態に配列された４個のセ
ルで実現することが可能である。
【００４８】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１ａ】 従来のベースセルレイアウトを示した概略
平面図。
平面図。
【図１ｂ】 従来のベースセルレイアウトを示した概略
平面図。
平面図。
【図２】 別の従来のベースセルレイアウトを示した概
略平面図。
略平面図。
【図３】 本発明の好適実施例に基づくベースセルレイ
アウトを示した概略平面図。
アウトを示した概略平面図。
【図４ａ】 ３入力論理機能部を実現するために使用さ
れた図３のベースセルレイアウトを示した概略平面図。
れた図３のベースセルレイアウトを示した概略平面図。
【図４ｂ】 図４ａにおいて実現された回路の概略的な
構成を示した回路図。
構成を示した回路図。
【図５ａ】 ４入力論理機能を実現するために使用され
た場合の図３のベースセルレイアウトの概略平面図。
た場合の図３のベースセルレイアウトの概略平面図。
【図５ｂ】 図５ａにおいて実現された回路の概略的構
成を示した回路図。
成を示した回路図。
４ フィールド酸化物 ３０ ゲートアレイセル ３２，３３，３４，３５，３７，３９ 電極 ３６ Ｐ型拡散領域 ３８ Ｎ型拡散領域 ４２，４３，４４，４５，４７，４９ 電極フラッグ
Claims (18)
- 【請求項１】 本体の半導体表面にアレイ状に繰返し配
設した複数個のセルを有する集積回路において、 第一導電型のトランジスタを形成することが可能な前記
表面の第一活性領域、 第二導電型のトランジスタを形成することが可能な前記
表面の第二活性領域、 前記第一活性領域と第二活性領域との間において前記表
面に配設したフィールド酸化物、 前記第一活性領域を横断して第一方向に延在しており且
つ各々が前記第一活性領域の外側端部から離隔されてい
る第一及び第二外側電極、 前記第一活性領域の外側端部と前記第一及び第二外側電
極の夫々との間において前記第一活性領域内に形成され
た第一導電型の第一及び第二拡散領域、 前記第二活性領域を横断して前記第一方向に延在してお
り且つ各々が前記第二活性領域の外側端部から離隔され
ている第三及び第四外側電極、 前記第二活性領域の外側端部と前記第三及び第四外側電
極の夫々との間において前記第二活性領域内に形成した
第二導電型の第三及び第四拡散領域、 前記第一及び第二活性領域の両方を横断して前記第一方
向に延在しており且つ前記第一活性領域においては前記
第一及び第二外側電極の間に配設されており且つ前記第
二活性領域においては前記第三及び第四外側電極の間に
配設されている第一内側電極、 を有することを特徴とする集積回路。 - 【請求項２】 請求項１において、更に、前記第一及び
第二活性領域の両方を横断して前記第一方向に延在して
おり且つ前記第一活性領域においては前記第一及び第二
外側電極の間に配設されており且つ前記第二活性領域に
おいては前記第三及び第四外側電極の間に配設されてい
る第二内側電極を有することを特徴とする集積回路。 - 【請求項３】 請求項１において、前記第一、第二、第
三及び第四外側電極の各々が、その各端部において拡大
部分を有しており、前記各拡大部分が前記半導体表面に
設けられたフィールド酸化物の上側に存在していること
を特徴とする集積回路。 - 【請求項４】 請求項３において、前記第一、第二、第
三及び第四外側電極の各々がポリシリコンを有すること
を特徴とする集積回路。 - 【請求項５】 請求項１において、前記第一内側電極が
その端部において第一及び第二拡大部分を有しており、
前記第一拡大部分が前記第一活性領域に隣接する前記半
導体表面に設けられたフィールド酸化物の上側に位置し
ており、且つ前記第二拡大部分は前記第二活性領域に隣
接した前記半導体表面に設けられたフィールド酸化物の
上側に位置していることを特徴とする集積回路。 - 【請求項６】 請求項５において、前記第一内側電極
は、更に、前記第一及び第二活性領域間に設けられた前
記フィールド酸化物の上側に位置した中央拡大部分を有
することを特徴とする集積回路。 - 【請求項７】 請求項５において、前記第一及び第二外
側電極の各々は、前記第二活性領域から離れた前記第一
活性領域の側において前記半導体表面に設けられたフィ
ールド酸化物の上側に位置したその端部のうちの一方に
おいて拡大部分を有することを特徴とする集積回路。 - 【請求項８】 請求項７において、前記第一内側電極の
前記第一拡大部分は、前記第一及び第二外側電極の拡大
部分よりも、前記第一活性領域に一層近くに設けられて
いることを特徴とする集積回路。 - 【請求項９】 請求項１において、更に、第二方向に延
在しており且つ前記半導体表面に設けられた第一拡散導
体、前記半導体表面に設けられたフィールド酸化物上に
おいて前記第二方向に延在する第二拡散導体、を有して
おり、前記第一及び第二活性領域が前記第一及び第二拡
散導体の間に配設されていることを特徴とする集積回
路。 - 【請求項１０】 請求項９において、前記セルの隣接す
るものの前記第一及び第二拡散導体が互いに接続されて
いることを特徴とする集積回路。 - 【請求項１１】 相補的ＭＯＳ回路を実現することの可
能な本体の半導体表面にアレイ状に配設した複数個のセ
ルを有する集積回路において、前記セルの各々が、 前記表面に設けられた複数個のＰ型拡散領域、 前記複数個のＰ型拡散領域のうちで前記セルの端部へ延
在する第一のものと第二のものとの間において第一方向
に延在する第一外側電極、 前記複数個のＰ型拡散領域のうちで第三のものと前記セ
ルの端部へ延在する第四のものとの間において前記第一
方向に延在する第二外側電極、 前記表面に設けられた複数個のＮ型拡散領域、 前記複数個のＮ型拡散領域のうちで前記セルの端部へ延
在する第一のものと第二のものとの間において前記第一
方向に延在する第三外側電極、 前記複数個のＮ型拡散領域のうちで第三のものと前記セ
ルの端部へ延在する第四のものとの間において前記第一
方向に延在する第四外側電極、 前記複数個のＰ型及びＮ型拡散領域の間において前記表
面に設けられたフィールド酸化物、 前記第一及び第二外側電極の間において及び前記第三及
び第四外側電極の間において前記第一方向に延在してお
り且つ前記複数個のＰ型拡散領域のうちの一対の領域の
間においてゲートとして作用し且つ前記複数個のＮ型拡
散領域のうちの一対の領域の間においてゲートとして作
用する第一内側電極、 を有することを特徴とする集積回路。 - 【請求項１２】 請求項１１において、更に、前記第一
及び第二外側電極の間及び前記第三及び第四外側電極の
間において前記第一方向に延在しており且つ前記複数個
のＰ型拡散領域のうちの一対の領域の間においてゲート
として作用し且つ前記複数個のＮ型拡散領域のうちの一
対の領域の間においてゲートとして作用する第二内側電
極が設けられていることを特徴とする集積回路。 - 【請求項１３】 請求項１１において、更に、前記複数
個のＰ型拡散領域に近い前記セルの端部において前記表
面に設けられており且つ第二方向に延在するＮ型にドー
プした導体、前記複数個のＮ型拡散領域の近くの前記セ
ルの端部に設けられており且つ前記第二方向に延在する
Ｐ型のドープした導体を有することを特徴とする集積回
路。 - 【請求項１４】 請求項１１において、前記第一、第
二、第三及び第四外側電極がポリシリコンを有すること
を特徴とする集積回路。 - 【請求項１５】 請求項１４において、前記第一内側電
極がポリシリコンを有することを特徴とする集積回路。 - 【請求項１６】 請求項１５において、更に、複数個の
金属導体が設けられており、その各導体は前記外側導体
のうちの選択した１つ及び前記拡散領域のうちの選択し
た１つと接触していることを特徴とする集積回路。 - 【請求項１７】 請求項１１において、前記第一及び第
二外側電極の各々がその端部において拡大パッドを有し
ており、それは前記Ｐ型拡散領域の前記Ｎ型拡散領域と
は反対側の位置において前記表面に設けたフィールド酸
化物の上側に位置しており、前記第三及び第四外側電極
の各々は、その端部に拡大パッドを有しており、それは
前記Ｎ型拡散領域の前記Ｐ型拡散領域とは反対側の位置
において前記表面に設けたフィールド酸化物の上側に位
置していることを特徴とする集積回路。 - 【請求項１８】 請求項１７において、前記第一内側電
極が前記表面に設けられたフィールド酸化物の上側に位
置したその第一及び第二端部において第一及び第二拡大
パッドを有しており、前記第一内側電極の第一拡大パッ
ドは前記第一及び第二外側電極の前記拡大パッドよりも
前記複数個のＰ型拡大領域に一層近くに配設されてお
り、且つ前記第一内側電極の前記第二拡大パッドは前記
第一及び第二外側電極の前記拡大パッドよりも前記複数
個のＰ型拡散領域に一層近くに配設されていることを特
徴とする集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11390 | 1993-01-29 | ||
| US08/011,390 US5420447A (en) | 1993-01-29 | 1993-01-29 | Double buffer base gate array cell |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH077143A true JPH077143A (ja) | 1995-01-10 |
Family
ID=21750178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6009846A Pending JPH077143A (ja) | 1993-01-29 | 1994-01-31 | 二重バッファベースゲートアレイセル |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5420447A (ja) |
| EP (1) | EP0609096B1 (ja) |
| JP (1) | JPH077143A (ja) |
| DE (1) | DE69427599T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6867482B2 (en) | 2000-02-22 | 2005-03-15 | Nec Lcd Technologies, Ltd. | Tape carrier type semiconductor device, method for manufacturing the same, and flexible substrate |
| US6956609B2 (en) | 2000-01-11 | 2005-10-18 | Fuji Photo Film Co., Ltd. | Lens moving mechanism for an imaging device and method thereof |
| WO2012144295A1 (ja) * | 2011-04-20 | 2012-10-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2018182316A (ja) * | 2017-04-10 | 2018-11-15 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | 異種コンタクトを具備する集積回路、及びそれを含む半導体装置 |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3778581B2 (ja) * | 1993-07-05 | 2006-05-24 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5419457A (en) * | 1993-08-30 | 1995-05-30 | Electrocom Gard Ltd. | System for sorting mail pieces on multiple levels and a method for performing the same |
| JP3520659B2 (ja) * | 1995-03-30 | 2004-04-19 | セイコーエプソン株式会社 | 複数の電源電圧で駆動されるゲートアレイ及びそれを用いた電子機器 |
| US5764533A (en) * | 1995-08-01 | 1998-06-09 | Sun Microsystems, Inc. | Apparatus and methods for generating cell layouts |
| US5990502A (en) * | 1995-12-29 | 1999-11-23 | Lsi Logic Corporation | High density gate array cell architecture with metallization routing tracks having a variable pitch |
| US5818730A (en) * | 1996-12-05 | 1998-10-06 | Xilinx, Inc. | FPGA one turn routing structure and method using minimum diffusion area |
| US5780883A (en) * | 1997-02-28 | 1998-07-14 | Translogic Technology, Inc. | Gate array architecture for multiplexer based circuits |
| US5977574A (en) * | 1997-03-28 | 1999-11-02 | Lsi Logic Corporation | High density gate array cell architecture with sharing of well taps between cells |
| KR100233285B1 (ko) * | 1997-05-23 | 1999-12-01 | 김영환 | Cmos 로직 게이트 어레이 |
| US6445049B1 (en) * | 1997-06-30 | 2002-09-03 | Artisan Components, Inc. | Cell based array comprising logic, transfer and drive cells |
| US5982199A (en) * | 1998-01-13 | 1999-11-09 | Advanced Micro Devices, Inc. | Faster NAND for microprocessors utilizing unevenly sub-nominal P-channel and N-channel CMOS transistors with reduced overlap capacitance |
| JP3152642B2 (ja) * | 1998-01-29 | 2001-04-03 | 三洋電機株式会社 | 半導体集積回路装置 |
| US6242814B1 (en) * | 1998-07-31 | 2001-06-05 | Lsi Logic Corporation | Universal I/O pad structure for in-line or staggered wire bonding or arrayed flip-chip assembly |
| US6480032B1 (en) * | 1999-03-04 | 2002-11-12 | Intel Corporation | Gate array architecture |
| JP3231741B2 (ja) * | 1999-06-28 | 2001-11-26 | エヌイーシーマイクロシステム株式会社 | スタンダードセル、スタンダードセル列、スタンダードセルの配置配線装置および配置配線方法 |
| JP3647323B2 (ja) * | 1999-07-30 | 2005-05-11 | 富士通株式会社 | 半導体集積回路 |
| JP2002026296A (ja) * | 2000-06-22 | 2002-01-25 | Internatl Business Mach Corp <Ibm> | 半導体集積回路装置 |
| JP4175649B2 (ja) * | 2004-07-22 | 2008-11-05 | 松下電器産業株式会社 | 半導体装置 |
| US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
| US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
| US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
| US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US7956421B2 (en) | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
| US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
| US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
| US8448102B2 (en) | 2006-03-09 | 2013-05-21 | Tela Innovations, Inc. | Optimizing layout of irregular structures in regular layout context |
| US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
| US7917879B2 (en) | 2007-08-02 | 2011-03-29 | Tela Innovations, Inc. | Semiconductor device with dynamic array section |
| US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| US8453094B2 (en) | 2008-01-31 | 2013-05-28 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
| US7939443B2 (en) | 2008-03-27 | 2011-05-10 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| JP5064321B2 (ja) * | 2008-07-09 | 2012-10-31 | パナソニック株式会社 | 半導体装置 |
| SG10201608214SA (en) | 2008-07-16 | 2016-11-29 | Tela Innovations Inc | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
| US9122832B2 (en) | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
| US8661392B2 (en) | 2009-10-13 | 2014-02-25 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the Same |
| US8390331B2 (en) * | 2009-12-29 | 2013-03-05 | Nxp B.V. | Flexible CMOS library architecture for leakage power and variability reduction |
| US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
| FR2968128B1 (fr) | 2010-11-26 | 2013-01-04 | St Microelectronics Sa | Cellule precaracterisee pour circuit intégré |
| US9691750B2 (en) * | 2015-01-30 | 2017-06-27 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and layout method thereof |
| CN113097177B (zh) * | 2018-01-15 | 2023-07-18 | 联华电子股份有限公司 | 半导体元件 |
| US10896912B2 (en) * | 2019-03-20 | 2021-01-19 | International Business Machines Corporation | Stacked vertical transistor erasable programmable read-only memory and programmable inverter devices |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5890758A (ja) * | 1981-11-25 | 1983-05-30 | Mitsubishi Electric Corp | 相補形集積回路装置 |
| JPS6080251A (ja) * | 1983-10-08 | 1985-05-08 | Fujitsu Ltd | ゲ−トアレイ大規模集積回路装置 |
| JPS6164337A (ja) * | 1984-09-06 | 1986-04-02 | Toyota Motor Corp | モノリス触媒の製造方法 |
| DE8526950U1 (de) * | 1985-09-20 | 1986-12-04 | Siemens AG, 1000 Berlin und 8000 München | Gate-Array mit einlagiger Metallverdrahtung |
| US4884115A (en) * | 1987-02-27 | 1989-11-28 | Siemens Aktiengesellschaft | Basic cell for a gate array arrangement in CMOS Technology |
| US5187556A (en) * | 1990-08-13 | 1993-02-16 | Kawasaki Steel Corporation | Cmos master slice |
-
1993
- 1993-01-29 US US08/011,390 patent/US5420447A/en not_active Expired - Lifetime
-
1994
- 1994-01-28 EP EP94300652A patent/EP0609096B1/en not_active Expired - Lifetime
- 1994-01-28 DE DE69427599T patent/DE69427599T2/de not_active Expired - Fee Related
- 1994-01-31 JP JP6009846A patent/JPH077143A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6956609B2 (en) | 2000-01-11 | 2005-10-18 | Fuji Photo Film Co., Ltd. | Lens moving mechanism for an imaging device and method thereof |
| US6867482B2 (en) | 2000-02-22 | 2005-03-15 | Nec Lcd Technologies, Ltd. | Tape carrier type semiconductor device, method for manufacturing the same, and flexible substrate |
| WO2012144295A1 (ja) * | 2011-04-20 | 2012-10-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5711812B2 (ja) * | 2011-04-20 | 2015-05-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9054103B2 (en) | 2011-04-20 | 2015-06-09 | Renesas Electronics Corporation | Semiconductor device |
| JP2018182316A (ja) * | 2017-04-10 | 2018-11-15 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | 異種コンタクトを具備する集積回路、及びそれを含む半導体装置 |
| US11437315B2 (en) | 2017-04-10 | 2022-09-06 | Samsung Electronics Co., Ltd. | Integrated circuit having heterogeneous gate contacts over active regions |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0609096B1 (en) | 2001-07-04 |
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| US5420447A (en) | 1995-05-30 |
| DE69427599D1 (de) | 2001-08-09 |
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