JPH0851353A - ＢｉＣＭＯＳおよびＣＭＯＳゲートアレイ用の基本セル - Google Patents
ＢｉＣＭＯＳおよびＣＭＯＳゲートアレイ用の基本セルInfo
- Publication number
- JPH0851353A JPH0851353A JP7110955A JP11095595A JPH0851353A JP H0851353 A JPH0851353 A JP H0851353A JP 7110955 A JP7110955 A JP 7110955A JP 11095595 A JP11095595 A JP 11095595A JP H0851353 A JPH0851353 A JP H0851353A
- Authority
- JP
- Japan
- Prior art keywords
- site
- cmos
- gate
- basic cell
- sites
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910052751 metal Inorganic materials 0.000 description 27
- 239000002184 metal Substances 0.000 description 27
- 238000010586 diagram Methods 0.000 description 13
- 239000004065 semiconductor Substances 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 102100022087 Granzyme M Human genes 0.000 description 4
- 101000900697 Homo sapiens Granzyme M Proteins 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 235000007319 Avena orientalis Nutrition 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 101100170933 Arabidopsis thaliana DMT1 gene Proteins 0.000 description 1
- 101100170942 Arabidopsis thaliana MET4 gene Proteins 0.000 description 1
- 241000209761 Avena Species 0.000 description 1
- 244000075850 Avena orientalis Species 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 101150014095 MET2 gene Proteins 0.000 description 1
- 102000004855 Multi drug resistance-associated proteins Human genes 0.000 description 1
- 108090001099 Multi drug resistance-associated proteins Proteins 0.000 description 1
- 101100261242 Mus musculus Trdmt1 gene Proteins 0.000 description 1
- 102000007990 Organic Anion Transporters Human genes 0.000 description 1
- 108010089503 Organic Anion Transporters Proteins 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 101150043924 metXA gene Proteins 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 サイトの有効活用を実現するゲートアレイ
基本セルを得る。 【構成】 本基本セルは２行のＣＭＯＳサイトを含
む。各行は小型のＣＭＯＳサイトＣＳと大型のＣＭＯＳ
サイトＣＬとを含む。小型ＣＭＯＳサイトＣＳ中のトラ
ンジスタゲートは大型ＣＭＯＳサイトＣＬ中のトランジ
スタゲートよりも狭い。好ましくは、ＣＳサイトはＣＬ
サイトのトランジスタゲートの半分のトランジスタゲー
トを含み、それによってＣＳサイトにあるトランジスタ
ゲートを並列接続することでＣＬサイトにあるトランジ
スタゲートと電気的に等価なものが構成できるようにな
っている。
基本セルを得る。 【構成】 本基本セルは２行のＣＭＯＳサイトを含
む。各行は小型のＣＭＯＳサイトＣＳと大型のＣＭＯＳ
サイトＣＬとを含む。小型ＣＭＯＳサイトＣＳ中のトラ
ンジスタゲートは大型ＣＭＯＳサイトＣＬ中のトランジ
スタゲートよりも狭い。好ましくは、ＣＳサイトはＣＬ
サイトのトランジスタゲートの半分のトランジスタゲー
トを含み、それによってＣＳサイトにあるトランジスタ
ゲートを並列接続することでＣＬサイトにあるトランジ
スタゲートと電気的に等価なものが構成できるようにな
っている。
Description
【０００１】
【産業上の利用分野】本発明は、一般的には、半導体デ
バイス分野に関するものであり、更に詳細にはＢｉＣＭ
ＯＳおよびＣＭＯＳのゲートアレイ用基本セルに関す
る。
バイス分野に関するものであり、更に詳細にはＢｉＣＭ
ＯＳおよびＣＭＯＳのゲートアレイ用基本セルに関す
る。
【０００２】
【従来の技術】ゲートアレイは行および列に配置された
数多くの同一基本セルを含む。ゲートアレイの基本セル
上に金属配線パターンが作製されて、特定用途向け集積
回路（ＡＳＩＣ）が生成される。このように、ゲートア
レイは顧客の仕様に基づく各種の論理回路を実現するよ
うに構成される。
数多くの同一基本セルを含む。ゲートアレイの基本セル
上に金属配線パターンが作製されて、特定用途向け集積
回路（ＡＳＩＣ）が生成される。このように、ゲートア
レイは顧客の仕様に基づく各種の論理回路を実現するよ
うに構成される。
【０００３】従来の特定用途向け集積回路（ＡＳＩＣ）
チップのゲートアレイ用基本セルは一般に横方向にタイ
ル張りされる。図１は、従来技術のバイポーラ／相補型
金属酸化物半導体（ＢｉＣＭＯＳ）基本セルのタイル張
り配置の代表的な一部の平面図を示す。主としてＣＭＯ
Ｓ回路を含む相補型金属酸化物半導体（ＣＭＯＳ）サイ
トはＣという記号で示されている。主としてバイポーラ
駆動回路を含むバイポーラサイトは記号Ｂで示されてい
る。サイト間の接続は、接続記号２で示されたように、
一般に横方向である。
チップのゲートアレイ用基本セルは一般に横方向にタイ
ル張りされる。図１は、従来技術のバイポーラ／相補型
金属酸化物半導体（ＢｉＣＭＯＳ）基本セルのタイル張
り配置の代表的な一部の平面図を示す。主としてＣＭＯ
Ｓ回路を含む相補型金属酸化物半導体（ＣＭＯＳ）サイ
トはＣという記号で示されている。主としてバイポーラ
駆動回路を含むバイポーラサイトは記号Ｂで示されてい
る。サイト間の接続は、接続記号２で示されたように、
一般に横方向である。
【０００４】隣り合うＣＭＯＳサイト間を横方向に接続
することには、一般に問題点はないが、バイポーラサイ
トを横切ってＣＭＯＳサイト間を横方向に接続すること
は、実質的にそれらの間にバイポーラサイトを使用する
ことを排除することになる。そのようなＣＭＯＳサイト
間の相互接続金属配線は、バイポーラデバイスへの物理
的接続のために十分な領域が残されていないために、中
間にバイポーラサイトを使用することを許容しない。こ
のようなバイポーラサイトの排除は、ゲートアレイチッ
プという資産の著しく不十分な活用につながる。進歩し
たバイポーラサイトの活用を含む、進歩した基本セルの
配置が望まれる。更に、アーキテクチャの制約と未使用
セルサイト領域とに起因する高い入力容量は、最適とは
言えないゲートアレイ動作速度をもたらす。
することには、一般に問題点はないが、バイポーラサイ
トを横切ってＣＭＯＳサイト間を横方向に接続すること
は、実質的にそれらの間にバイポーラサイトを使用する
ことを排除することになる。そのようなＣＭＯＳサイト
間の相互接続金属配線は、バイポーラデバイスへの物理
的接続のために十分な領域が残されていないために、中
間にバイポーラサイトを使用することを許容しない。こ
のようなバイポーラサイトの排除は、ゲートアレイチッ
プという資産の著しく不十分な活用につながる。進歩し
たバイポーラサイトの活用を含む、進歩した基本セルの
配置が望まれる。更に、アーキテクチャの制約と未使用
セルサイト領域とに起因する高い入力容量は、最適とは
言えないゲートアレイ動作速度をもたらす。
【０００５】
【発明の概要】従来のゲートアレイ用基本セルと比べ
て、入力負荷を低減化された進歩したゲートアレイ基本
セルが提供される。
て、入力負荷を低減化された進歩したゲートアレイ基本
セルが提供される。
【０００６】本発明の１つの実施例では、ＢｉＣＭＯＳ
ゲートアレイ基本セルが開示されており、それはＣＭＯ
Ｓサイトの行間に配置された少なくとも１個のバイポー
ラサイトを含み、その少なくとも１個のバイポーラサイ
トはそれの上下のＣＭＯＳサイトに対して接続可能とな
っている。
ゲートアレイ基本セルが開示されており、それはＣＭＯ
Ｓサイトの行間に配置された少なくとも１個のバイポー
ラサイトを含み、その少なくとも１個のバイポーラサイ
トはそれの上下のＣＭＯＳサイトに対して接続可能とな
っている。
【０００７】本発明の別の１つの実施例は、１個のＣＭ
ＯＳサイトにあるトランジスタゲートが隣接サイトにあ
るトランジスタゲートよりも狭くなったゲートアレイ基
本セルを提供する。この実施例は、ＢｉＣＭＯＳまたは
ＣＭＯＳゲートアレイ基本セルとして実現することがで
き、更に／あるいはまた、低入力ゲート容量を有するよ
うに実現できる。更に別の実施例では、前記狭いトラン
ジスタゲートが隣接サイトの広いトランジスタゲートの
半分の寸法になっており、そのため狭いトランジスタゲ
ートを並列接続して幅広いトランジスタゲートと等価な
ものとすることができるようになっている。
ＯＳサイトにあるトランジスタゲートが隣接サイトにあ
るトランジスタゲートよりも狭くなったゲートアレイ基
本セルを提供する。この実施例は、ＢｉＣＭＯＳまたは
ＣＭＯＳゲートアレイ基本セルとして実現することがで
き、更に／あるいはまた、低入力ゲート容量を有するよ
うに実現できる。更に別の実施例では、前記狭いトラン
ジスタゲートが隣接サイトの広いトランジスタゲートの
半分の寸法になっており、そのため狭いトランジスタゲ
ートを並列接続して幅広いトランジスタゲートと等価な
ものとすることができるようになっている。
【０００８】本発明の１つの特長は、従来技術のデバイ
スよりもサイトを有効に活用したゲートアレイを提供す
ることである。
スよりもサイトを有効に活用したゲートアレイを提供す
ることである。
【０００９】本発明の別の１つの特長は、低入力ゲート
容量、またはより高い駆動能力を提供するように構成で
きるＣＭＯＳ回路を有するゲートアレイを提供すること
である。
容量、またはより高い駆動能力を提供するように構成で
きるＣＭＯＳ回路を有するゲートアレイを提供すること
である。
【００１０】これらおよびその他の特長については、以
下の図面を参照した詳細な説明から当業者には明らかに
なるであろう。
下の図面を参照した詳細な説明から当業者には明らかに
なるであろう。
【００１１】
【実施例】本発明をＢｉＣＭＯＳおよびＣＭＯＳゲート
アレイ用の基本セルに関して説明する。
アレイ用の基本セルに関して説明する。
【００１２】図２ａは、高度なバイポーラサイト活用
（ＨＢＵ）を可能とする、ＢｉＣＭＯＳゲートアレイ基
本セルの平面図を示している。この基本セルは２個の小
型ＣＭＯＳサイト（各サイトにはＣＳと符号を付けてあ
る）を２組含み、それらの組は２個の大型ＣＭＯＳサイ
ト（各サイトにはＣＬと符号を付けてある）に隣接して
それらの間に挿入されている。当業者には明らかなよう
に、ＣＳサイト対ＣＬサイトの比率は望みの値に設定す
ることができる。ＣＭＯＳサイトはＣＭＯＳトランジス
タを含む回路を含んでいる。好適実施例における各基本
セルのＣＬサイト対ＣＳサイトの１対１という比は、よ
り高い動作速度および増大した密度を可能とする。この
動作速度の増大は負荷の減少によるもので、これは従来
のゲートアレイ基本セルと対照的である。入力容量の低
減によって、タイル張りパターンに固有な負荷の減少が
得られる。バイポーラサイト（各サイトはバイポーラト
ランジスタを含む回路を含み、ＢＮと符号を付けてあ
る）はＣＳサイトおよびそれらに隣接するＣＬサイトの
２つの組に接している。
（ＨＢＵ）を可能とする、ＢｉＣＭＯＳゲートアレイ基
本セルの平面図を示している。この基本セルは２個の小
型ＣＭＯＳサイト（各サイトにはＣＳと符号を付けてあ
る）を２組含み、それらの組は２個の大型ＣＭＯＳサイ
ト（各サイトにはＣＬと符号を付けてある）に隣接して
それらの間に挿入されている。当業者には明らかなよう
に、ＣＳサイト対ＣＬサイトの比率は望みの値に設定す
ることができる。ＣＭＯＳサイトはＣＭＯＳトランジス
タを含む回路を含んでいる。好適実施例における各基本
セルのＣＬサイト対ＣＳサイトの１対１という比は、よ
り高い動作速度および増大した密度を可能とする。この
動作速度の増大は負荷の減少によるもので、これは従来
のゲートアレイ基本セルと対照的である。入力容量の低
減によって、タイル張りパターンに固有な負荷の減少が
得られる。バイポーラサイト（各サイトはバイポーラト
ランジスタを含む回路を含み、ＢＮと符号を付けてあ
る）はＣＳサイトおよびそれらに隣接するＣＬサイトの
２つの組に接している。
【００１３】大型ＣＭＯＳサイトＣＬは、一般的に、小
型のＣＭＯＳサイトＣＳから、大型のＣＭＯＳサイトＣ
Ｌが小型のＣＭＯＳサイト中のトランジスタのゲート幅
よりも幅広いゲート幅を有するトランジスタを含む点で
区別できる。ゲート幅が広くなるほどトランジスタが有
する駆動能力は増大する。これは幅広いゲートを有する
トランジスタは同様な位置にある狭い幅のトランジスタ
よりも大きい電流を供給することができるためである。
このように、ＣＬサイトは論理および／または駆動回路
の両方のために使用できる。ＣＳトランジスタは大きい
トランジスタに付随するものと比べて低減化された入力
ゲート負荷と増大した密度を許容する。しかし、低減化
された入力ゲート負荷と増大した密度とを活用する目的
のために、個々のＣＳサイトトランジスタの駆動はＣＬ
サイトトランジスタの駆動よりも小さい。
型のＣＭＯＳサイトＣＳから、大型のＣＭＯＳサイトＣ
Ｌが小型のＣＭＯＳサイト中のトランジスタのゲート幅
よりも幅広いゲート幅を有するトランジスタを含む点で
区別できる。ゲート幅が広くなるほどトランジスタが有
する駆動能力は増大する。これは幅広いゲートを有する
トランジスタは同様な位置にある狭い幅のトランジスタ
よりも大きい電流を供給することができるためである。
このように、ＣＬサイトは論理および／または駆動回路
の両方のために使用できる。ＣＳトランジスタは大きい
トランジスタに付随するものと比べて低減化された入力
ゲート負荷と増大した密度を許容する。しかし、低減化
された入力ゲート負荷と増大した密度とを活用する目的
のために、個々のＣＳサイトトランジスタの駆動はＣＬ
サイトトランジスタの駆動よりも小さい。
【００１４】好適実施例では、ＣＳサイトトランジスタ
のゲート幅はＣＬサイトトランジスタの幅の約１／２で
ある。プロセスによる幅の減少を考慮に入れたうえで、
ＣＳサイトトランジスタの幅はＣＬサイトトランジスタ
の幅の半分の値から５％以内の範囲にあることが好まし
い。このことの利点は、利用できるもの以外の特別な回
路設計や経路選択における柔軟性のためにより多くのＣ
Ｌサイトが必要とされる時に、ＣＳサイトトランジスタ
を並列接続することによってＣＬサイトと電気的に等価
な構成をＣＳサイトが提供できるという点である。従っ
て、ＣＬおよびＣＳサイトの両方は論理および／または
駆動回路のために使用することができる。
のゲート幅はＣＬサイトトランジスタの幅の約１／２で
ある。プロセスによる幅の減少を考慮に入れたうえで、
ＣＳサイトトランジスタの幅はＣＬサイトトランジスタ
の幅の半分の値から５％以内の範囲にあることが好まし
い。このことの利点は、利用できるもの以外の特別な回
路設計や経路選択における柔軟性のためにより多くのＣ
Ｌサイトが必要とされる時に、ＣＳサイトトランジスタ
を並列接続することによってＣＬサイトと電気的に等価
な構成をＣＳサイトが提供できるという点である。従っ
て、ＣＬおよびＣＳサイトの両方は論理および／または
駆動回路のために使用することができる。
【００１５】バイポーラトランジスタは大きい負荷およ
び高速が必要とされる時に好んで使用される。本発明の
基本セルは１対４のバイポーラ／ＣＭＯＳサイトの比を
有するのが好ましいが、用途に応じてその他の比を使用
することも可能である。接続記号２は本発明の基本セル
の接続を示している。基本セル上でのルーティング（経
路選択）接続は、バイポーラサイトＢＮの同じ側で隣接
するＣＭＯＳサイト間を横方向に行うことが可能であ
り、それは大型ＣＭＯＳサイトＣＬ間（この例について
の接続は図示していない）か、小型ＣＭＯＳサイトＣＳ
間か、あるいは小型ＣＭＯＳサイトＣＳと大型ＣＭＯＳ
サイトＣＬとの間かである。バイポーラサイトＢＮと大
型ＣＭＯＳサイトＣＬとの間、およびバイポーラサイト
ＢＮと小型のＣＭＯＳサイトＣＳとの間に縦方向に経路
選択して接続を設けることも可能である。本発明の基本
セルは、横方向に離れて配置されたＣＭＯＳサイトを含
むマクロを生成する場合に、金属配線パターンで以てバ
イポーラサイトを覆う必要をなくする。上述のようにバ
イポーラサイトをタイル張り配置することによって、バ
イポーラサイトをＣＭＯＳサイトへ縦方向につなぐこと
ができ、それによってバイポーラサイトは上下のＣＭＯ
Ｓタイルと一緒にできるようになる。このように、バイ
ポーラサイトの有効活用が図られる。基本セル当たりに
必要とされるバイポーラサイトの数が従来技術の設計よ
りも低減化されることに注意されたい。一般に、従来の
セルは基本セル中に３サイト当たり１個のバイポーラサ
イトを含み、バイポーラサイトの不十分な活用に留まっ
ている。本発明の基本セルは基本セルの中に５サイト当
たり１個のバイポーラサイトを提供する。
び高速が必要とされる時に好んで使用される。本発明の
基本セルは１対４のバイポーラ／ＣＭＯＳサイトの比を
有するのが好ましいが、用途に応じてその他の比を使用
することも可能である。接続記号２は本発明の基本セル
の接続を示している。基本セル上でのルーティング（経
路選択）接続は、バイポーラサイトＢＮの同じ側で隣接
するＣＭＯＳサイト間を横方向に行うことが可能であ
り、それは大型ＣＭＯＳサイトＣＬ間（この例について
の接続は図示していない）か、小型ＣＭＯＳサイトＣＳ
間か、あるいは小型ＣＭＯＳサイトＣＳと大型ＣＭＯＳ
サイトＣＬとの間かである。バイポーラサイトＢＮと大
型ＣＭＯＳサイトＣＬとの間、およびバイポーラサイト
ＢＮと小型のＣＭＯＳサイトＣＳとの間に縦方向に経路
選択して接続を設けることも可能である。本発明の基本
セルは、横方向に離れて配置されたＣＭＯＳサイトを含
むマクロを生成する場合に、金属配線パターンで以てバ
イポーラサイトを覆う必要をなくする。上述のようにバ
イポーラサイトをタイル張り配置することによって、バ
イポーラサイトをＣＭＯＳサイトへ縦方向につなぐこと
ができ、それによってバイポーラサイトは上下のＣＭＯ
Ｓタイルと一緒にできるようになる。このように、バイ
ポーラサイトの有効活用が図られる。基本セル当たりに
必要とされるバイポーラサイトの数が従来技術の設計よ
りも低減化されることに注意されたい。一般に、従来の
セルは基本セル中に３サイト当たり１個のバイポーラサ
イトを含み、バイポーラサイトの不十分な活用に留まっ
ている。本発明の基本セルは基本セルの中に５サイト当
たり１個のバイポーラサイトを提供する。
【００１６】図２ｂはＣＭＯＳゲートアレイ基本セルの
平面図を示しているが、この基本セルは従来のゲートア
レイ基本セルと比べて負荷を低減化されている。図示の
ように、この基本セルはＣＭＯＳサイトだけを含んでい
る。このようなサイトのタイル張り配置の結果、図２ｂ
に示すように、大型のＣＭＯＳサイトＣＬが小型のＣＭ
ＯＳサイトＣＳに接するようになる。ＢｉＣＭＯＳゲー
トアレイ用の、図２ａに示されたようなセルのタイル張
り配置と同様に、このＣＬとＣＳサイト間のような大型
対小型のゲート幅のパターンは、負荷を減少させ、従来
のゲートアレイ基本セルと比べてゲートアレイ動作速度
の増大を許容する。タイル張りパターンに固有な低減化
された入力容量のために負荷の減少が得られる。サイト
間の接続は接続記号２で示されたようにもっぱら横方向
である。
平面図を示しているが、この基本セルは従来のゲートア
レイ基本セルと比べて負荷を低減化されている。図示の
ように、この基本セルはＣＭＯＳサイトだけを含んでい
る。このようなサイトのタイル張り配置の結果、図２ｂ
に示すように、大型のＣＭＯＳサイトＣＬが小型のＣＭ
ＯＳサイトＣＳに接するようになる。ＢｉＣＭＯＳゲー
トアレイ用の、図２ａに示されたようなセルのタイル張
り配置と同様に、このＣＬとＣＳサイト間のような大型
対小型のゲート幅のパターンは、負荷を減少させ、従来
のゲートアレイ基本セルと比べてゲートアレイ動作速度
の増大を許容する。タイル張りパターンに固有な低減化
された入力容量のために負荷の減少が得られる。サイト
間の接続は接続記号２で示されたようにもっぱら横方向
である。
【００１７】図２ａおよび図２ｂに示されたように、数
多くの基本セル１００は行および列のアレイに組み合わ
されて図２ｃに示されたようなゲートアレイ１１０を形
成する。ゲートアレイ中の各基本セルは未接続のトラン
ジスタを含み、個々の基本セルは互い違うように構成さ
れ、所望の論理回路を生成できる。基本セルを構成する
ために使用される金属配線パターンはマクロと呼ばれ
る。個々の顧客の仕様に従ってＡＳＩＣを生成するため
に、基本セルに対して個々に異なるマクロが適用され
る。
多くの基本セル１００は行および列のアレイに組み合わ
されて図２ｃに示されたようなゲートアレイ１１０を形
成する。ゲートアレイ中の各基本セルは未接続のトラン
ジスタを含み、個々の基本セルは互い違うように構成さ
れ、所望の論理回路を生成できる。基本セルを構成する
ために使用される金属配線パターンはマクロと呼ばれ
る。個々の顧客の仕様に従ってＡＳＩＣを生成するため
に、基本セルに対して個々に異なるマクロが適用され
る。
【００１８】本発明の好適実施例に従うＢｉＣＭＯＳゲ
ートアレイ基本セルの模式図が図３に示されている。こ
れに対応する平面図は図４に示され、好適実施例に従う
ＣＭＯＳ基本セルの平面図が図５に示されている。
ートアレイ基本セルの模式図が図３に示されている。こ
れに対応する平面図は図４に示され、好適実施例に従う
ＣＭＯＳ基本セルの平面図が図５に示されている。
【００１９】図３−図４を参照すると、ＢＮサイトの上
側に位置するＣＬおよびＣＳサイトはＢＮサイトの下側
に位置するＣＬおよびＣＳサイトを反転したものとなっ
ている。各バイポーラサイトＢＮはバイポーラトランジ
スタ２とインバータ４とを含む。バイポーラトランジス
タ２は５μｍ×０．０６μｍのオーダーであり、ＢＮサ
イトの外側端に位置している。バイポーラトランジスタ
２は隣接する基本セルのＢＮサイトと共通コレクタを共
有している。インバータ４のｎチャンネルトランジスタ
は各々、１．６μｍのオーダーのゲート幅を有し、合計
で３．２μｍであり、インバータ４のｐチャンネルトラ
ンジスタは各々が４．８μｍのオーダーのゲート幅を有
し、合計で９．６μｍとなっている。インバータ４は各
ＢＮサイトの内側に位置しており、隣接するＢＮサイト
と共通ｎウエルを共有している。
側に位置するＣＬおよびＣＳサイトはＢＮサイトの下側
に位置するＣＬおよびＣＳサイトを反転したものとなっ
ている。各バイポーラサイトＢＮはバイポーラトランジ
スタ２とインバータ４とを含む。バイポーラトランジス
タ２は５μｍ×０．０６μｍのオーダーであり、ＢＮサ
イトの外側端に位置している。バイポーラトランジスタ
２は隣接する基本セルのＢＮサイトと共通コレクタを共
有している。インバータ４のｎチャンネルトランジスタ
は各々、１．６μｍのオーダーのゲート幅を有し、合計
で３．２μｍであり、インバータ４のｐチャンネルトラ
ンジスタは各々が４．８μｍのオーダーのゲート幅を有
し、合計で９．６μｍとなっている。インバータ４は各
ＢＮサイトの内側に位置しており、隣接するＢＮサイト
と共通ｎウエルを共有している。
【００２０】各ＣＬサイトは、１対のパストランジスタ
６、１対のｐチャンネルトランジスタ８、１対のｐチャ
ンネルトランジスタ１０、および１対の小型ｐチャンネ
ルトランジスタ１２を含む。パストランジスタ６はＳＲ
ＡＭ中のパスゲートとして使用されるのが典型的であ
る。しかし、当業者には明らかなように、それらは論理
ゲートを形成する等、他の機能を形成するように接続で
きる。好適実施例では、パストランジスタ６の寸法は
３．９μｍのオーダーである。パストランジスタ６はＣ
Ｌサイトの、ＢＮサイトに最も近い端に位置している。
トランジスタ８および１０は典型的には、組み合わせて
使用され、ＣＭＯＳ論理ゲートまたは駆動回路を形成す
る。トランジスタ８および１０は各々９．０μｍのオー
ダーの寸法を有している。トランジスタ８および１０は
ＣＬサイトの中央に位置しており、ｎチャンネルトラン
ジスタ８はパストランジスタ６とｐチャンネルトランジ
スタ１０との間に位置している。トランジスタ１２は典
型的には論理機能用として使用され、２．４μｍのオー
ダーの寸法を有している。トランジスタ１２はｐチャン
ネルトランジスタ１０に隣接して位置し、ＣＬサイト
の、パストランジスタ６とは反対側の端に位置してい
る。
６、１対のｐチャンネルトランジスタ８、１対のｐチャ
ンネルトランジスタ１０、および１対の小型ｐチャンネ
ルトランジスタ１２を含む。パストランジスタ６はＳＲ
ＡＭ中のパスゲートとして使用されるのが典型的であ
る。しかし、当業者には明らかなように、それらは論理
ゲートを形成する等、他の機能を形成するように接続で
きる。好適実施例では、パストランジスタ６の寸法は
３．９μｍのオーダーである。パストランジスタ６はＣ
Ｌサイトの、ＢＮサイトに最も近い端に位置している。
トランジスタ８および１０は典型的には、組み合わせて
使用され、ＣＭＯＳ論理ゲートまたは駆動回路を形成す
る。トランジスタ８および１０は各々９．０μｍのオー
ダーの寸法を有している。トランジスタ８および１０は
ＣＬサイトの中央に位置しており、ｎチャンネルトラン
ジスタ８はパストランジスタ６とｐチャンネルトランジ
スタ１０との間に位置している。トランジスタ１２は典
型的には論理機能用として使用され、２．４μｍのオー
ダーの寸法を有している。トランジスタ１２はｐチャン
ネルトランジスタ１０に隣接して位置し、ＣＬサイト
の、パストランジスタ６とは反対側の端に位置してい
る。
【００２１】各ＣＳサイトは、１対のパストランジスタ
６、２対のｎチャンネルトランジスタ１４、および２対
のｐチャンネルトランジスタ１６を含む。パストランジ
スタ６は、ＣＬサイトの場合と同様にＢＮサイトに最も
近いＣＳサイトの端に位置している。トランジスタ１４
および１６は、トランジスタ８および１０の寸法の半分
に可能な限り近い寸法である。好適実施例では、トラン
ジスタ１４および１６は各々４．６μｍのオーダーであ
る。
６、２対のｎチャンネルトランジスタ１４、および２対
のｐチャンネルトランジスタ１６を含む。パストランジ
スタ６は、ＣＬサイトの場合と同様にＢＮサイトに最も
近いＣＳサイトの端に位置している。トランジスタ１４
および１６は、トランジスタ８および１０の寸法の半分
に可能な限り近い寸法である。好適実施例では、トラン
ジスタ１４および１６は各々４．６μｍのオーダーであ
る。
【００２２】１対のトランジスタ１４および１対のトラ
ンジスタ１６が区分１８を構成している。各ＣＳは２つ
の同一区分１８（構造的にもレイアウトの点でも同一）
有している。２つの区分１８の間に同じ寄生効果が得ら
れるように、同様な配置が望まれる。このためおよび面
積節約のために、各ＣＳサイト中で、ｐチャンネルトラ
ンジスタ１６対がｐチャンネルトランジスタ１４対の間
に位置している。各ＣＳサイトは２つの同一区分１８を
有し、各区分１８はトランジスタ８および１０の半分の
幅を有するトランジスタを含むため（プロセスの間に生
ずる０．２μｍの幅縮小を考慮に入れて）、２つの区分
１８は並列接続されてＣＬサイト中でのトランジスタ８
および１０と電気的に等価なものを提供する。このよう
に、経路選択の柔軟性のためおよび／または駆動区分の
追加のために、必要なだけの数のＣＳサイトが電気的に
等価なＣＬサイトへ変換される（トランジスタ１２を除
いて等価）。
ンジスタ１６が区分１８を構成している。各ＣＳは２つ
の同一区分１８（構造的にもレイアウトの点でも同一）
有している。２つの区分１８の間に同じ寄生効果が得ら
れるように、同様な配置が望まれる。このためおよび面
積節約のために、各ＣＳサイト中で、ｐチャンネルトラ
ンジスタ１６対がｐチャンネルトランジスタ１４対の間
に位置している。各ＣＳサイトは２つの同一区分１８を
有し、各区分１８はトランジスタ８および１０の半分の
幅を有するトランジスタを含むため（プロセスの間に生
ずる０．２μｍの幅縮小を考慮に入れて）、２つの区分
１８は並列接続されてＣＬサイト中でのトランジスタ８
および１０と電気的に等価なものを提供する。このよう
に、経路選択の柔軟性のためおよび／または駆動区分の
追加のために、必要なだけの数のＣＳサイトが電気的に
等価なＣＬサイトへ変換される（トランジスタ１２を除
いて等価）。
【００２３】好適実施例のＣＭＯＳ基本セルの平面図が
図５に示されている。ＣＭＯＳ基本セルの模式図は、Ｂ
Ｎサイトが除かれていることを除いて図３に示されたＢ
ｉＣＭＯＳ基本セルのそれと同一である。ＣＭＯＳ基本
セルの各ＣＳおよびＣＬ区分はＢｉＣＭＯＳ基本セル中
の各ＣＳおよびＣＬ区分と同一である。ＢｉＣＭＯＳ基
本セル中（図４）のＣＭＯＳサイト（ＣＬおよびＣＳ）
はＣＭＯＳ基本セル中（図５）のＣＭＯＳサイト（ＣＬ
およびＣＳ）と正確に同じパターンを有しているので、
ＣＭＯＳ基本セル用のＣＭＯＳマクロ（または金属配線
パターン）を修正なしでＢｉＣＭＯＳ基本セルに利用で
きる。このことはまた、ＢｉＣＭＯＳ基本セル中のＣＭ
ＯＳサイト（ＣＬおよびＣＳ）間にバイポーラＢＮサイ
トが挟まれた形のレイアウトにもよる。ＣＭＯＳライブ
ラリはＢｉＣＭＯＳゲートアレイとＣＭＯＳゲートアレ
イとの間で共有できる。ＢｉＣＭＯＳゲートアレイとＣ
ＭＯＳゲートアレイとでこのように共通基本セルの設計
を共有する方式はライブラリのサポート業務を軽減する
ことから、これら２つの技術の間の協力関係を促進す
る。
図５に示されている。ＣＭＯＳ基本セルの模式図は、Ｂ
Ｎサイトが除かれていることを除いて図３に示されたＢ
ｉＣＭＯＳ基本セルのそれと同一である。ＣＭＯＳ基本
セルの各ＣＳおよびＣＬ区分はＢｉＣＭＯＳ基本セル中
の各ＣＳおよびＣＬ区分と同一である。ＢｉＣＭＯＳ基
本セル中（図４）のＣＭＯＳサイト（ＣＬおよびＣＳ）
はＣＭＯＳ基本セル中（図５）のＣＭＯＳサイト（ＣＬ
およびＣＳ）と正確に同じパターンを有しているので、
ＣＭＯＳ基本セル用のＣＭＯＳマクロ（または金属配線
パターン）を修正なしでＢｉＣＭＯＳ基本セルに利用で
きる。このことはまた、ＢｉＣＭＯＳ基本セル中のＣＭ
ＯＳサイト（ＣＬおよびＣＳ）間にバイポーラＢＮサイ
トが挟まれた形のレイアウトにもよる。ＣＭＯＳライブ
ラリはＢｉＣＭＯＳゲートアレイとＣＭＯＳゲートアレ
イとの間で共有できる。ＢｉＣＭＯＳゲートアレイとＣ
ＭＯＳゲートアレイとでこのように共通基本セルの設計
を共有する方式はライブラリのサポート業務を軽減する
ことから、これら２つの技術の間の協力関係を促進す
る。
【００２４】ＢｉＣＭＯＳおよびＣＭＯＳの基本セル
は、次に述べるように、図６ないし図１１ｂに示された
基本セルの一部を示す構造配置で、従来のプロセスを用
いて形成される。図６ないし図１１ｂは、好適基本セル
の、ＣＬおよびＣＳサイトの１つの行と２つのＢＮサイ
トだけを示している。当業者には明らかなように、ＢＮ
サイト中の構造はＣＭＯＳ基本セルでは省かれている。
は、次に述べるように、図６ないし図１１ｂに示された
基本セルの一部を示す構造配置で、従来のプロセスを用
いて形成される。図６ないし図１１ｂは、好適基本セル
の、ＣＬおよびＣＳサイトの１つの行と２つのＢＮサイ
トだけを示している。当業者には明らかなように、ＢＮ
サイト中の構造はＣＭＯＳ基本セルでは省かれている。
【００２５】本発明に従う基本セルを作製する目的で、
図６に示すように半導体基板２２中に深いウエル領域２
４が形成される。深いウエル領域２４は燐および／また
は砒素等のｎ形ドーパントをイオン打ち込みまたは拡散
することで形成される。深いウエル領域２４の実際の平
面的な形状はほぼ四辺形である。
図６に示すように半導体基板２２中に深いウエル領域２
４が形成される。深いウエル領域２４は燐および／また
は砒素等のｎ形ドーパントをイオン打ち込みまたは拡散
することで形成される。深いウエル領域２４の実際の平
面的な形状はほぼ四辺形である。
【００２６】図７は図６の構造の上に重ね合わせた格子
点パターン２６を示す。格子点パターン２６は物理的な
層ではない。これは単に、設計中の基準とする目的で使
用されるものであり、これを用いて多結晶半導体（ポ
リ）ラインおよび金属配線ラインが格子点パターン２６
の格子点に沿って揃えて配置される。格子点パターン２
６の格子点は更に、特定の設計用に最適な経路選択を決
定するための自動配置およびルーティングツールによっ
て格子をつなぐためにも使用される。
点パターン２６を示す。格子点パターン２６は物理的な
層ではない。これは単に、設計中の基準とする目的で使
用されるものであり、これを用いて多結晶半導体（ポ
リ）ラインおよび金属配線ラインが格子点パターン２６
の格子点に沿って揃えて配置される。格子点パターン２
６の格子点は更に、特定の設計用に最適な経路選択を決
定するための自動配置およびルーティングツールによっ
て格子をつなぐためにも使用される。
【００２７】次に、図８に示すように、モート領域ＰＭ
ＯＡＴ２８、ＮＭＯＡＴ３０、およびＮＭＯＡＴ３０Ａ
が形成される。ＰＭＯＡＴ２８とＮＭＯＡＴ３０との間
の陰影の違いに注意されたい。ＰＭＯＡＴ２８は、一般
に、深いウエル領域２４中に形成され、一方、ＮＭＯＡ
Ｔ３０および３０Ａは、一般に、基板２２中へ直接形成
される。モート領域２８、３０、および３０Ａは従来技
術に従って形成される。例えば、ＰＭＯＡＴ２８とＮＭ
ＯＡＴ３０および３０Ａを形成すべきエリアをマスクす
るために、マスク層（図示されていない）が形成され
る。次に、露出したエリアにフィールド酸化物領域２９
が形成され、マスク層が除去される。次に、ｐ＋および
ｎ＋打ち込みが実行される。図示の便宜上、図７に示さ
れた深いウエル領域２４は図８および図９には示されて
いない。
ＯＡＴ２８、ＮＭＯＡＴ３０、およびＮＭＯＡＴ３０Ａ
が形成される。ＰＭＯＡＴ２８とＮＭＯＡＴ３０との間
の陰影の違いに注意されたい。ＰＭＯＡＴ２８は、一般
に、深いウエル領域２４中に形成され、一方、ＮＭＯＡ
Ｔ３０および３０Ａは、一般に、基板２２中へ直接形成
される。モート領域２８、３０、および３０Ａは従来技
術に従って形成される。例えば、ＰＭＯＡＴ２８とＮＭ
ＯＡＴ３０および３０Ａを形成すべきエリアをマスクす
るために、マスク層（図示されていない）が形成され
る。次に、露出したエリアにフィールド酸化物領域２９
が形成され、マスク層が除去される。次に、ｐ＋および
ｎ＋打ち込みが実行される。図示の便宜上、図７に示さ
れた深いウエル領域２４は図８および図９には示されて
いない。
【００２８】図９はＰＭＯＡＴ２８のエリアおよびＮＭ
ＯＡＴ３０のエリアに関するポリゲート３１およびポリ
ジャンパー３２の位置を示す平面図である。図示の便宜
上、ポリゲート３１およびポリジャンパー３２は陰影を
施して示しているが、いくつかにだけ符号を付けてあ
る。ポリゲート３１はモート２８および３０の上を横切
っている。ポリジャンパーはポリジャンパーがモート２
８および３０の上を横切らないことからポリゲートと区
別できる。ポリゲート３１は、構造の上にゲート酸化物
を形成し、ゲート酸化物層の上に多結晶シリコン層を堆
積させることによって形成される。多結晶シリコン層お
よびゲート酸化物層は次にエッチされて、ポリゲート３
１が形成される。ポリジャンパー３２は同時に形成され
るかあるいは別に多結晶シリコンの堆積とエッチとを行
うことで形成される。
ＯＡＴ３０のエリアに関するポリゲート３１およびポリ
ジャンパー３２の位置を示す平面図である。図示の便宜
上、ポリゲート３１およびポリジャンパー３２は陰影を
施して示しているが、いくつかにだけ符号を付けてあ
る。ポリゲート３１はモート２８および３０の上を横切
っている。ポリジャンパーはポリジャンパーがモート２
８および３０の上を横切らないことからポリゲートと区
別できる。ポリゲート３１は、構造の上にゲート酸化物
を形成し、ゲート酸化物層の上に多結晶シリコン層を堆
積させることによって形成される。多結晶シリコン層お
よびゲート酸化物層は次にエッチされて、ポリゲート３
１が形成される。ポリジャンパー３２は同時に形成され
るかあるいは別に多結晶シリコンの堆積とエッチとを行
うことで形成される。
【００２９】互いに隣接して形成されたＮＭＯＡＴ３０
Ａ（図示の便宜上、すべてには符号を付けていない）は
読み出し／書き込みＳＲＡＭパスゲート用のトランジス
タサイトとして働く。ＮＭＯＡＴ３０とＰＭＯＡＴ２８
を用いてそのようなＳＲＡＭ用の交差接続されたインバ
ータが構築される。ポリジャンパーは基本セル上の電気
的接続のために使用され、基本セルのフィールド酸化物
２９の上に形成される。フィールド酸化物２９は基本セ
ルの電気伝導性要素間の分離のために使用される。
Ａ（図示の便宜上、すべてには符号を付けていない）は
読み出し／書き込みＳＲＡＭパスゲート用のトランジス
タサイトとして働く。ＮＭＯＡＴ３０とＰＭＯＡＴ２８
を用いてそのようなＳＲＡＭ用の交差接続されたインバ
ータが構築される。ポリジャンパーは基本セル上の電気
的接続のために使用され、基本セルのフィールド酸化物
２９の上に形成される。フィールド酸化物２９は基本セ
ルの電気伝導性要素間の分離のために使用される。
【００３０】バイポーラトランジスタ２は従来技術に従
って形成される。その下の深いウエル領域２４に対する
コンタクトを提供する拡散領域３０Ｂが形成される。図
７に示されたように、拡散領域３０Ｂの下の深いウエル
領域２４はバイポーラトランジスタ２のコレクタとな
る。エミッタ電極３１Ａの形成の前にベース領域２８Ａ
が打ち込まれる。エミッタ電極３１Ａは、ポリゲート３
１に先だってあるいはそれと同時に形成される。例え
ば、上述の多結晶シリコンの堆積に先だってゲート酸化
物層がエッチされて、ベース領域２８Ａの上にエミッタ
コンタクトエリアが残される。多結晶シリコン層が次に
堆積され、ゲート酸化物層と一緒にエッチされて、ポリ
ゲート３１、ポリジャンパー３２、およびエミッタ電極
３１Ａが形成される。
って形成される。その下の深いウエル領域２４に対する
コンタクトを提供する拡散領域３０Ｂが形成される。図
７に示されたように、拡散領域３０Ｂの下の深いウエル
領域２４はバイポーラトランジスタ２のコレクタとな
る。エミッタ電極３１Ａの形成の前にベース領域２８Ａ
が打ち込まれる。エミッタ電極３１Ａは、ポリゲート３
１に先だってあるいはそれと同時に形成される。例え
ば、上述の多結晶シリコンの堆積に先だってゲート酸化
物層がエッチされて、ベース領域２８Ａの上にエミッタ
コンタクトエリアが残される。多結晶シリコン層が次に
堆積され、ゲート酸化物層と一緒にエッチされて、ポリ
ゲート３１、ポリジャンパー３２、およびエミッタ電極
３１Ａが形成される。
【００３１】次に続くプロセスはｐ＋およびｎ＋のソー
ス／ドレイン領域３３Ａおよび３３Ｂの形成である。Ｐ
＋ソース／ドレイン領域３３Ａはホウ素等のｐ形ドーパ
ントを打ち込みおよび拡散させることによって形成さ
れ、ｎ＋ソース／ドレイン領域３３Ｂは燐および／また
は砒素等のｎ形ドーパントを打ち込みおよび拡散させる
ことによって形成される。図示の便宜上、ソース／ドレ
イン領域３３Ａ−Ｂのいくつかのものだけに符号を付け
てある。
ス／ドレイン領域３３Ａおよび３３Ｂの形成である。Ｐ
＋ソース／ドレイン領域３３Ａはホウ素等のｐ形ドーパ
ントを打ち込みおよび拡散させることによって形成さ
れ、ｎ＋ソース／ドレイン領域３３Ｂは燐および／また
は砒素等のｎ形ドーパントを打ち込みおよび拡散させる
ことによって形成される。図示の便宜上、ソース／ドレ
イン領域３３Ａ−Ｂのいくつかのものだけに符号を付け
てある。
【００３２】図１０は、基本セル上の大型および小型の
ＣＭＯＳサイト（それぞれＣＬおよびＣＳと符号を付け
てある）の、バイポーラサイトＢＮおよびその他の関連
基本セル回路要素との相対的な位置を示す、基本セルの
一部の平面図を示している。基本セル要素は互いに重ね
合わせた形で図１０に示されている。図示の便宜上、Ｐ
ＭＯＡＴ２８およびＮＭＯＡＴ３０は陰影を付けて示さ
れ、ポリゲートとジャンパー３２とは陰影なしとしてあ
る。更に、図示の便宜上、すべての要素には符号付けし
ていないが、既に示した図面に示されたのと同じ相対的
位置は保たれている。図７に示された形状の上に重ねて
表示された要素のすべてはその下にｎ形ウエル２４のパ
ターンを有している。アースＧＮＤおよびパワーバスＶ
ＣＣは、図示のように、好適には最上層の金属配線層を
表す。金属配線層の形成は、中間レベル誘電体堆積、コ
ンタクト／ビア形成、および金属堆積・エッチの引き続
く処理によって所望の相互接続を形成することを含む。
相互接続の金属／コンタクト／ビアの領域は数字３４で
表されている。
ＣＭＯＳサイト（それぞれＣＬおよびＣＳと符号を付け
てある）の、バイポーラサイトＢＮおよびその他の関連
基本セル回路要素との相対的な位置を示す、基本セルの
一部の平面図を示している。基本セル要素は互いに重ね
合わせた形で図１０に示されている。図示の便宜上、Ｐ
ＭＯＡＴ２８およびＮＭＯＡＴ３０は陰影を付けて示さ
れ、ポリゲートとジャンパー３２とは陰影なしとしてあ
る。更に、図示の便宜上、すべての要素には符号付けし
ていないが、既に示した図面に示されたのと同じ相対的
位置は保たれている。図７に示された形状の上に重ねて
表示された要素のすべてはその下にｎ形ウエル２４のパ
ターンを有している。アースＧＮＤおよびパワーバスＶ
ＣＣは、図示のように、好適には最上層の金属配線層を
表す。金属配線層の形成は、中間レベル誘電体堆積、コ
ンタクト／ビア形成、および金属堆積・エッチの引き続
く処理によって所望の相互接続を形成することを含む。
相互接続の金属／コンタクト／ビアの領域は数字３４で
表されている。
【００３３】図１１ａおよび図１１ｂはそれぞれ、図１
０の金属／コンタクト／ビア３４を詳細に示す平面図お
よび断面図を示している。領域３４は従来技術で形成さ
れる。例えば、中間レベル誘電体層３５が構造を覆って
堆積される。次に、所望の場所に、中間レベル誘電体層
３５を貫通してポリゲート３１またはモート領域２８、
３０に達するコンタクト３６が形成される。金属層ＭＥ
Ｔ１ １１２が堆積され、パターン化され、そしてエッ
チされる。第２の中間レベル誘電体が堆積され、ビアＶ
ＩＡ１ １１４がこの第２の中間レベル誘電体層を通っ
てＭＥＴ１１１２まで形成される。第２の金属層ＭＥＴ
２ １１８が堆積され、パターン化され、そしてエッチ
される。相互接続レベルの所望数に応じてこのプロセス
が繰り返される。図１１ａおよび図１１ｂには３層の相
互接続レベルが示されている。
０の金属／コンタクト／ビア３４を詳細に示す平面図お
よび断面図を示している。領域３４は従来技術で形成さ
れる。例えば、中間レベル誘電体層３５が構造を覆って
堆積される。次に、所望の場所に、中間レベル誘電体層
３５を貫通してポリゲート３１またはモート領域２８、
３０に達するコンタクト３６が形成される。金属層ＭＥ
Ｔ１ １１２が堆積され、パターン化され、そしてエッ
チされる。第２の中間レベル誘電体が堆積され、ビアＶ
ＩＡ１ １１４がこの第２の中間レベル誘電体層を通っ
てＭＥＴ１１１２まで形成される。第２の金属層ＭＥＴ
２ １１８が堆積され、パターン化され、そしてエッチ
される。相互接続レベルの所望数に応じてこのプロセス
が繰り返される。図１１ａおよび図１１ｂには３層の相
互接続レベルが示されている。
【００３４】図１０にはＧＮＤとＶＣＣが示されている
が、ＧＮＤとＶＣＣは最上層の金属配線層中に形成され
ることが好ましい。従って、基本セル中のトランジスタ
間または基本セル間の所望の相互接続（すなわち、マク
ロ）は、ＧＮＤおよびＶＣＣ金属相互接続ラインに先だ
って形成される。ＶＣＣおよびＧＮＤ用の最上層金属相
互接続を使用することで、ゲートアレイ全体に亘るＶＣ
ＣおよびＧＮＤ金属ラインは、基本セルに対するマクロ
相互接続を妨害しない。
が、ＧＮＤとＶＣＣは最上層の金属配線層中に形成され
ることが好ましい。従って、基本セル中のトランジスタ
間または基本セル間の所望の相互接続（すなわち、マク
ロ）は、ＧＮＤおよびＶＣＣ金属相互接続ラインに先だ
って形成される。ＶＣＣおよびＧＮＤ用の最上層金属相
互接続を使用することで、ゲートアレイ全体に亘るＶＣ
ＣおよびＧＮＤ金属ラインは、基本セルに対するマクロ
相互接続を妨害しない。
【００３５】当業者には明らかなように、当該分野で良
く知られたように、代替えおよび／または付加的なプロ
セス工程を実行することができる。例えば、ポリゲート
３１の形成の前に低濃度にドープされたドレインを形成
することができ、更に／あるいは従来技術に従ってポリ
ゲート３１およびソース／ドレイン領域３３Ａ−Ｂをシ
リサイド化することもできる。
く知られたように、代替えおよび／または付加的なプロ
セス工程を実行することができる。例えば、ポリゲート
３１の形成の前に低濃度にドープされたドレインを形成
することができ、更に／あるいは従来技術に従ってポリ
ゲート３１およびソース／ドレイン領域３３Ａ−Ｂをシ
リサイド化することもできる。
【００３６】図１０の基本セル部分に対して各種のマク
ロを適用することについて図１２ａないし図２３を参照
しながらここで説明する。以下で説明するマクロは数多
くの可能なマクロのうちのいくつかに過ぎない。数多く
のその他のマクロは本明細書を参照することで当業者に
は明かとなろう。
ロを適用することについて図１２ａないし図２３を参照
しながらここで説明する。以下で説明するマクロは数多
くの可能なマクロのうちのいくつかに過ぎない。数多く
のその他のマクロは本明細書を参照することで当業者に
は明かとなろう。
【００３７】図１２ａないし図１４を参照しながら２入
力ＮＡＮＤゲートマクロについて説明する。図１２ａお
よび図１２ｂは、図１０に示された基本セル上に実現す
ることのできる２入力ＮＡＮＤゲートマクロの、それぞ
れ平面図および模式図を示す。マクロのための金属配線
は図１２ａ中に陰影を付して示されている。
力ＮＡＮＤゲートマクロについて説明する。図１２ａお
よび図１２ｂは、図１０に示された基本セル上に実現す
ることのできる２入力ＮＡＮＤゲートマクロの、それぞ
れ平面図および模式図を示す。マクロのための金属配線
は図１２ａ中に陰影を付して示されている。
【００３８】図１２ａおよび図１２ｂを参照すると、Ｎ
ＡＮＤゲートの２つの入力はＡおよびＢと符号を付けら
れている。ＮＡＮＤゲートの出力はＹと符号を付されて
いる。パワーバス供給電圧ＶｃｃはＶＣＣと記号を付け
られ、回路アースバスはＧＮＤと記されている。ＮＡＮ
Ｄゲートは、並列接続された２つのｐチャンネルトラン
ジスタ１２２、１２４と、直列接続された２つのｎチャ
ンネルトランジスタ１２６、１２８を含む。各入力
（Ａ，Ｂ）は１個のｐチャンネルトランジスタおよび１
個のｎチャンネルトランジスタへつながれている。出力
Ｙはｐチャンネルトランジスタとｎチャンネルトランジ
スタとの接続点である。動作時には、出力Ｙは、ＡとＢ
の両方が論理的に”高レベル”信号である時にのみＧＮ
Ｄへつながれることになる。そうでなければ、ＹはＶＣ
Ｃへつながれよう。
ＡＮＤゲートの２つの入力はＡおよびＢと符号を付けら
れている。ＮＡＮＤゲートの出力はＹと符号を付されて
いる。パワーバス供給電圧ＶｃｃはＶＣＣと記号を付け
られ、回路アースバスはＧＮＤと記されている。ＮＡＮ
Ｄゲートは、並列接続された２つのｐチャンネルトラン
ジスタ１２２、１２４と、直列接続された２つのｎチャ
ンネルトランジスタ１２６、１２８を含む。各入力
（Ａ，Ｂ）は１個のｐチャンネルトランジスタおよび１
個のｎチャンネルトランジスタへつながれている。出力
Ｙはｐチャンネルトランジスタとｎチャンネルトランジ
スタとの接続点である。動作時には、出力Ｙは、ＡとＢ
の両方が論理的に”高レベル”信号である時にのみＧＮ
Ｄへつながれることになる。そうでなければ、ＹはＶＣ
Ｃへつながれよう。
【００３９】図１３は、図１２ａの２入力ＮＡＮＤゲー
トマクロ用の金属／コンタクト／ビア領域３４に相対的
なパワーおよびアースバスの平面図を詳細に示してい
る。図示の便宜のためだけに、パワーおよびアースバス
は陰影を付けて示されている。
トマクロ用の金属／コンタクト／ビア領域３４に相対的
なパワーおよびアースバスの平面図を詳細に示してい
る。図示の便宜のためだけに、パワーおよびアースバス
は陰影を付けて示されている。
【００４０】図１４は図１２ａの２入力ＮＡＮＤゲート
マクロ用に使用されるＣＯＮＴＡＣＴ（コンタクト）３
６の平面図を示す。コンタクト３６は金属相互接続層Ｍ
ＥＴ１を、図１１ａ−ｂに示されたように多結晶シリコ
ンまたはモート領域へつないでいる。図示の便宜上、コ
ンタクトすべてに記号を付けているわけではない。
マクロ用に使用されるＣＯＮＴＡＣＴ（コンタクト）３
６の平面図を示す。コンタクト３６は金属相互接続層Ｍ
ＥＴ１を、図１１ａ−ｂに示されたように多結晶シリコ
ンまたはモート領域へつないでいる。図示の便宜上、コ
ンタクトすべてに記号を付けているわけではない。
【００４１】ここで、図１５ないし図１８を参照しなが
らＣＭＯＳ２入力排他的ＯＲゲートマクロについて説明
する。
らＣＭＯＳ２入力排他的ＯＲゲートマクロについて説明
する。
【００４２】図１５はＣＭＯＳ２入力排他的ＯＲゲート
の模式図を示す。ＡおよびＢは真の入力信号を表し、Ａ
（バー）およびＢ（バー）は相補信号を表す。Ｙは２入
力排他的ＯＲゲートの出力を表す。入力信号ＡとＢは両
方とも対応するインバータ５０へ送り込まれ、そこから
各々反転した信号Ａ（バー）およびＢ（バー）となって
出力される。図示のように、信号Ａ、Ｂ、Ａ（バー）、
およびＢ（バー）はｐチャンネルトランジスタ５２およ
びｎチャンネルトランジスタ５４へ送られる。トランジ
スタ５２および５４のドレイン／ソースはインバータ５
６へつながれ、インバータ５６の出力は排他的ＯＲゲー
トの出力Ｙを供給する。
の模式図を示す。ＡおよびＢは真の入力信号を表し、Ａ
（バー）およびＢ（バー）は相補信号を表す。Ｙは２入
力排他的ＯＲゲートの出力を表す。入力信号ＡとＢは両
方とも対応するインバータ５０へ送り込まれ、そこから
各々反転した信号Ａ（バー）およびＢ（バー）となって
出力される。図示のように、信号Ａ、Ｂ、Ａ（バー）、
およびＢ（バー）はｐチャンネルトランジスタ５２およ
びｎチャンネルトランジスタ５４へ送られる。トランジ
スタ５２および５４のドレイン／ソースはインバータ５
６へつながれ、インバータ５６の出力は排他的ＯＲゲー
トの出力Ｙを供給する。
【００４３】図１６は図１５のインバータ５６を詳細に
示す模式図を示している。図示のように、ｐチャンネル
トランジスタ５８はそれのドレインをｎチャンネルトラ
ンジスタ６０のドレインへつながれている。
示す模式図を示している。図示のように、ｐチャンネル
トランジスタ５８はそれのドレインをｎチャンネルトラ
ンジスタ６０のドレインへつながれている。
【００４４】図１７は、図１５のＣＭＯＳ２入力排他的
ＯＲゲートマクロを実現するために使用されるコンタク
ト３６を備えた金属配線プログラメーション（ｐｒｏｇ
ｒａｍｍａｔｉｏｎ）（図示の便宜上のみの理由で陰影
を付けて示されている）の平面図を示す。
ＯＲゲートマクロを実現するために使用されるコンタク
ト３６を備えた金属配線プログラメーション（ｐｒｏｇ
ｒａｍｍａｔｉｏｎ）（図示の便宜上のみの理由で陰影
を付けて示されている）の平面図を示す。
【００４５】図１８はＣＭＯＳ２入力排他的ＯＲゲート
マクロの平面図であって、ポリゲート３１、モート２
８、３０、およびＧＮＤとＶＣＣの金属配線を示してい
る。
マクロの平面図であって、ポリゲート３１、モート２
８、３０、およびＧＮＤとＶＣＣの金属配線を示してい
る。
【００４６】ここで、図１９ないし図２３を参照しなが
ら、ＢｉＮＭＯＳ２入力排他的ＯＲゲートマクロについ
て説明する。
ら、ＢｉＮＭＯＳ２入力排他的ＯＲゲートマクロについ
て説明する。
【００４７】図１９はＢｉＮＭＯＳドライバーを使用し
て実現される２入力排他的ＯＲゲートの模式図を示す。
この図は図１５に類似している。しかし、インバータ５
６の代わりにインバータ６２が用いられている。インバ
ータ６２は次に述べるように、ＢｉＮＭＯＳ回路を含ん
でいる。
て実現される２入力排他的ＯＲゲートの模式図を示す。
この図は図１５に類似している。しかし、インバータ５
６の代わりにインバータ６２が用いられている。インバ
ータ６２は次に述べるように、ＢｉＮＭＯＳ回路を含ん
でいる。
【００４８】図２０はインバーター６２を詳細に描いた
模式図を示している。インバータ６２は、ｎチャンネル
トランジスタ６６へつながれたｐチャンネルトランジス
タ６４を含むインバータ３を含んでいる。トランジスタ
６６の各ドレイン／ソースはトランジスタ６８のドレイ
ン／ソースへつながれている。インバータ６２はまた、
ｐチャンネルトランジスタ７４へつながれたｎチャンネ
ルトランジスタ７２を含むインバータ７０を含んでい
る。インバータ７０の出力はバイポーラトランジスタ７
６のベースへつながれている。
模式図を示している。インバータ６２は、ｎチャンネル
トランジスタ６６へつながれたｐチャンネルトランジス
タ６４を含むインバータ３を含んでいる。トランジスタ
６６の各ドレイン／ソースはトランジスタ６８のドレイ
ン／ソースへつながれている。インバータ６２はまた、
ｐチャンネルトランジスタ７４へつながれたｎチャンネ
ルトランジスタ７２を含むインバータ７０を含んでい
る。インバータ７０の出力はバイポーラトランジスタ７
６のベースへつながれている。
【００４９】図２１は、２入力排他的ＯＲマクロを実現
するＢｉＮＭＯＳドライバーの平面図を示す。この図で
ＭＥＴ１の金属配線パターンがモート領域２８および３
０に重ね合わされている。
するＢｉＮＭＯＳドライバーの平面図を示す。この図で
ＭＥＴ１の金属配線パターンがモート領域２８および３
０に重ね合わされている。
【００５０】図２２は、２入力排他的ＯＲマクロを実現
するＢｉＮＭＯＳドライバーの実現のためのすべてのコ
ンタクトを備えたＭＥＴ１（陰影付き）の平面図を示し
ている。
するＢｉＮＭＯＳドライバーの実現のためのすべてのコ
ンタクトを備えたＭＥＴ１（陰影付き）の平面図を示し
ている。
【００５１】図２３は２入力排他的ＯＲマクロを実現す
るＢｉＮＭＯＳドライバーと一緒に用いられるパワーバ
スを示す平面図を示している。
るＢｉＮＭＯＳドライバーと一緒に用いられるパワーバ
スを示す平面図を示している。
【００５２】本発明はそれの好適実施例および特定の代
替え例に関連して詳細に説明してきたが、この説明がほ
んの一例に過ぎないこと、そしてそれに限定されないこ
とを理解されたい。更に、本発明の実施例の詳細に関し
ては数多くの変更が可能であり、また本発明のその他の
実施例が可能であることは本明細書を参照することで当
業者には明かであろう。そのような変更や付加的な実施
例のすべてが、既に提示した本発明の特許請求の範囲に
よって定義される本発明の精神および真のスコープに包
含されることを理解されるべきである。例えば、基本セ
ル中のＣＳサイトの数を増やすことによってより高密度
の基本セルが構築できる。
替え例に関連して詳細に説明してきたが、この説明がほ
んの一例に過ぎないこと、そしてそれに限定されないこ
とを理解されたい。更に、本発明の実施例の詳細に関し
ては数多くの変更が可能であり、また本発明のその他の
実施例が可能であることは本明細書を参照することで当
業者には明かであろう。そのような変更や付加的な実施
例のすべてが、既に提示した本発明の特許請求の範囲に
よって定義される本発明の精神および真のスコープに包
含されることを理解されるべきである。例えば、基本セ
ル中のＣＳサイトの数を増やすことによってより高密度
の基本セルが構築できる。
【００５３】以上の説明に関して更に以下の項を開示す
る。 （１）ゲートアレイ用の基本セルであって、 ａ．少なくとも１つの行の形に配置された複数個のＣＭ
ＯＳサイトであって、第１のゲート幅のトランジスタを
有する２つの小型ＣＭＯＳサイトと、前記第１のゲート
幅よりも広い第２のゲート幅のトランジスタを有する２
つの大型ＣＭＯＳサイトとを前記少なくとも１つの行の
うちの各々の行の中に含む複数個のＣＭＯＳサイト、を
含む基本セル。
る。 （１）ゲートアレイ用の基本セルであって、 ａ．少なくとも１つの行の形に配置された複数個のＣＭ
ＯＳサイトであって、第１のゲート幅のトランジスタを
有する２つの小型ＣＭＯＳサイトと、前記第１のゲート
幅よりも広い第２のゲート幅のトランジスタを有する２
つの大型ＣＭＯＳサイトとを前記少なくとも１つの行の
うちの各々の行の中に含む複数個のＣＭＯＳサイト、を
含む基本セル。
【００５４】（２）第１項記載の基本セルであって、前
記少なくとも１つの行が２つの行を含んでおり、前記行
の第１のものの中のＣＭＯＳサイトが前記行の第２のも
のの中のＣＭＯＳサイトを反転したものである基本セ
ル。
記少なくとも１つの行が２つの行を含んでおり、前記行
の第１のものの中のＣＭＯＳサイトが前記行の第２のも
のの中のＣＭＯＳサイトを反転したものである基本セ
ル。
【００５５】（３）第１項記載の基本セルであって、前
記大型のＣＭＯＳサイトが論理関数を実行するように設
計された基本セル。
記大型のＣＭＯＳサイトが論理関数を実行するように設
計された基本セル。
【００５６】（４）第２項記載の基本セルであって、更
に、前記２つの行の間に位置する少なくとも１つのバイ
ポーラサイトを含む基本セル。
に、前記２つの行の間に位置する少なくとも１つのバイ
ポーラサイトを含む基本セル。
【００５７】（５）ゲートアレイ用の基本セルであっ
て、 ａ．複数個の第１ＣＭＯＳサイトであって、それぞれが
少なくとも２つの同一区分を含み、各区分が第１のゲー
ト幅のトランジスタを含んでいる複数個の第１ＣＭＯＳ
サイト、 ｂ．複数個の第２ＣＭＯＳサイトであって、それぞれが
前記第１のゲート幅の約２倍の第２のゲート幅のトラン
ジスタを有し、前記複数個の第１ＣＭＯＳサイトの各々
の中のトランジスタが前記複数個の第２ＣＭＯＳサイト
中のトランジスタの１つと電気的に等価なものとなるよ
うに構成できる複数個の第２ＣＭＯＳサイト、を含む基
本セル。
て、 ａ．複数個の第１ＣＭＯＳサイトであって、それぞれが
少なくとも２つの同一区分を含み、各区分が第１のゲー
ト幅のトランジスタを含んでいる複数個の第１ＣＭＯＳ
サイト、 ｂ．複数個の第２ＣＭＯＳサイトであって、それぞれが
前記第１のゲート幅の約２倍の第２のゲート幅のトラン
ジスタを有し、前記複数個の第１ＣＭＯＳサイトの各々
の中のトランジスタが前記複数個の第２ＣＭＯＳサイト
中のトランジスタの１つと電気的に等価なものとなるよ
うに構成できる複数個の第２ＣＭＯＳサイト、を含む基
本セル。
【００５８】（６）第５項記載の基本セルであって、更
に、前記複数個の第１ＣＭＯＳサイトおよび前記複数個
の第２ＣＭＯＳサイトに隣接して位置する少なくとも１
個のバイポーラートランジスタを含む基本セル。
に、前記複数個の第１ＣＭＯＳサイトおよび前記複数個
の第２ＣＭＯＳサイトに隣接して位置する少なくとも１
個のバイポーラートランジスタを含む基本セル。
【００５９】（７）第５項記載の基本セルであって、前
記複数個の第１ＣＭＯＳサイトおよび前記複数個の第２
ＣＭＯＳサイトが少なくとも２つの行の形に配置され
て、各行の中に前記第１ＣＭＯＳサイトの少なくとも２
個と、前記第２ＣＭＯＳサイトの少なくとも２個とが含
まれている基本セル。
記複数個の第１ＣＭＯＳサイトおよび前記複数個の第２
ＣＭＯＳサイトが少なくとも２つの行の形に配置され
て、各行の中に前記第１ＣＭＯＳサイトの少なくとも２
個と、前記第２ＣＭＯＳサイトの少なくとも２個とが含
まれている基本セル。
【００６０】（８）第７項記載の基本セルであって、更
に、前記少なくとも２つの行の間に位置する少なくとも
１個のバイポーラトランジスタを含む基本セル。
に、前記少なくとも２つの行の間に位置する少なくとも
１個のバイポーラトランジスタを含む基本セル。
【００６１】（９）第８項記載の基本セルであって、前
記少なくとも１個のバイポーラサイトが２個のバイポー
ラサイトを含んでいる基本セル。
記少なくとも１個のバイポーラサイトが２個のバイポー
ラサイトを含んでいる基本セル。
【００６２】（１０）第７項記載の基本セルであって、
前記少なくとも１個のバイポーラサイトが少なくとも１
個のバイポーラトランジスタと少なくとも１個のＣＭＯ
Ｓインバータとを含んでいる基本セル。
前記少なくとも１個のバイポーラサイトが少なくとも１
個のバイポーラトランジスタと少なくとも１個のＣＭＯ
Ｓインバータとを含んでいる基本セル。
【００６３】（１１）第５項記載の基本セルであって、
前記第１ＣＭＯＳサイトおよび前記第２ＣＭＯＳサイト
が各々、前記第１のゲート幅よりも狭い第３のゲート幅
を有する１対のトランジスタを含んでいる基本セル。
前記第１ＣＭＯＳサイトおよび前記第２ＣＭＯＳサイト
が各々、前記第１のゲート幅よりも狭い第３のゲート幅
を有する１対のトランジスタを含んでいる基本セル。
【００６４】（１２）第５項記載の基本セルであって、
前記第２ＣＭＯＳサイトが更に、前記第１のゲート幅よ
りも狭い第４のゲート幅を有する１対の小型ｐチャンネ
ルトランジスタを含んでいる基本セル。
前記第２ＣＭＯＳサイトが更に、前記第１のゲート幅よ
りも狭い第４のゲート幅を有する１対の小型ｐチャンネ
ルトランジスタを含んでいる基本セル。
【００６５】（１３）第５項記載の基本セルであって、
第１ＣＭＯＳサイトの各々の中の前記第１のゲート幅の
前記トランジスタが４個の中型ｐチャンネルトランジス
タおよび４個の中型ｎチャンネルトランジスタを含み、
第２ＣＭＯＳサイトの各々の中の前記第２のゲート幅の
前記トランジスタが２個の大型ｐチャンネルトランジス
タおよび２個の大型ｎチャンネルトランジスタを含んで
いる基本セル。
第１ＣＭＯＳサイトの各々の中の前記第１のゲート幅の
前記トランジスタが４個の中型ｐチャンネルトランジス
タおよび４個の中型ｎチャンネルトランジスタを含み、
第２ＣＭＯＳサイトの各々の中の前記第２のゲート幅の
前記トランジスタが２個の大型ｐチャンネルトランジス
タおよび２個の大型ｎチャンネルトランジスタを含んで
いる基本セル。
【００６６】（１４）第１３項記載の基本セルであっ
て、前記４個の中型ｐチャンネルトランジスタが前記４
個の中型ｎチャンネルトランジスタの間に位置している
基本セル。
て、前記４個の中型ｐチャンネルトランジスタが前記４
個の中型ｎチャンネルトランジスタの間に位置している
基本セル。
【００６７】（１５）第１３項記載の基本セルであっ
て、前記大型ｐチャンネルトランジスタの１個のものの
ゲートが前記大型ｎチャンネルトランジスタの１個のも
ののゲートへつながれ、前記大型ｐチャンネルトランジ
スタの他の１個のもののゲートが前記大型ｎチャンネル
トランジスタの他のもののゲートから分離されている基
本セル。
て、前記大型ｐチャンネルトランジスタの１個のものの
ゲートが前記大型ｎチャンネルトランジスタの１個のも
ののゲートへつながれ、前記大型ｐチャンネルトランジ
スタの他の１個のもののゲートが前記大型ｎチャンネル
トランジスタの他のもののゲートから分離されている基
本セル。
【００６８】（１６）第５項記載の基本セルであって、
更に、前記第１ＣＭＯＳサイトおよび前記第２ＣＭＯＳ
サイトの中に多結晶シリコンジャンパーを含む基本セ
ル。
更に、前記第１ＣＭＯＳサイトおよび前記第２ＣＭＯＳ
サイトの中に多結晶シリコンジャンパーを含む基本セ
ル。
【００６９】（１７）複数個の基本セルを含むゲートア
レイであって、前記基本セルが各々、 ａ．各々が第１のゲート幅の中型トランジスタを含む複
数個の第１ＣＭＯＳサイト、 ｂ．各々が前記第１のゲート幅よりも広い第２のゲート
幅の大型トランジスタを含む複数個の第２ＣＭＯＳサイ
ト、を含み、前記第１ＣＭＯＳサイトおよび前記第２Ｃ
ＭＯＳサイトの各々が更に、前記第１のゲート幅よりも
狭い第３のゲート幅を有する１対の小型トランジスタを
含んでいるゲートアレイ。
レイであって、前記基本セルが各々、 ａ．各々が第１のゲート幅の中型トランジスタを含む複
数個の第１ＣＭＯＳサイト、 ｂ．各々が前記第１のゲート幅よりも広い第２のゲート
幅の大型トランジスタを含む複数個の第２ＣＭＯＳサイ
ト、を含み、前記第１ＣＭＯＳサイトおよび前記第２Ｃ
ＭＯＳサイトの各々が更に、前記第１のゲート幅よりも
狭い第３のゲート幅を有する１対の小型トランジスタを
含んでいるゲートアレイ。
【００７０】（１８）行および列の形に配置された複数
個の基本セルを含むゲートアレイであって、前記基本セ
ルが各々、 ａ．第１のゲート幅を有する少なくとも２個の大型ｎチ
ャンネルトランジスタ、 ｂ．前記第１のゲート幅よりも狭い第２のゲート幅を有
する少なくとも２個の中型ｎチャンネルトランジスタ、
を含み、前記２個の中型ｎチャンネルトランジスタが並
列接続される場合には前記大型ｎチャンネルトランジス
タの１個と電気的に等価なものを提供するようになって
いるゲートアレイ。
個の基本セルを含むゲートアレイであって、前記基本セ
ルが各々、 ａ．第１のゲート幅を有する少なくとも２個の大型ｎチ
ャンネルトランジスタ、 ｂ．前記第１のゲート幅よりも狭い第２のゲート幅を有
する少なくとも２個の中型ｎチャンネルトランジスタ、
を含み、前記２個の中型ｎチャンネルトランジスタが並
列接続される場合には前記大型ｎチャンネルトランジス
タの１個と電気的に等価なものを提供するようになって
いるゲートアレイ。
【００７１】（１９）第１８項記載のゲートアレイであ
って、各基本セルが更に、 ａ．第３のゲート幅を有する少なくとも２個の大型ｐチ
ャンネルトランジスタ、 ｂ．前記第３のゲート幅よりも狭い第４のゲート幅を有
する少なくとも２個の中型ｐチャンネルトランジスタ、
を含み、前記２個の中型ｐチャンネルトランジスタが並
列接続される場合には前記大型のｐチャンネルトランジ
スタの１個と電気的に等価なものを提供するようになっ
ているゲートアレイ。
って、各基本セルが更に、 ａ．第３のゲート幅を有する少なくとも２個の大型ｐチ
ャンネルトランジスタ、 ｂ．前記第３のゲート幅よりも狭い第４のゲート幅を有
する少なくとも２個の中型ｐチャンネルトランジスタ、
を含み、前記２個の中型ｐチャンネルトランジスタが並
列接続される場合には前記大型のｐチャンネルトランジ
スタの１個と電気的に等価なものを提供するようになっ
ているゲートアレイ。
【００７２】（２０）第１９項記載のゲートアレイであ
って、前記第１のゲート幅が前記第３のゲート幅にほぼ
等しく、前記第２のゲート幅が前記第４のゲート幅にほ
ぼ等しいゲートアレイ。
って、前記第１のゲート幅が前記第３のゲート幅にほぼ
等しく、前記第２のゲート幅が前記第４のゲート幅にほ
ぼ等しいゲートアレイ。
【００７３】（２１）第１９項記載のゲートアレイであ
って、前記少なくとも２個の中型ｎチャンネルトランジ
スタが各々の大型ｎチャンネルトランジスタに対して２
個の中型ｎチャンネルトランジスタを含み、前記少なく
とも２個の中型ｐチャンネルトランジスタが各々の大型
ｐチャンネルトランジスタに対して２個の中型ｐチャン
ネルトランジスタを含んでいるゲートアレイ。
って、前記少なくとも２個の中型ｎチャンネルトランジ
スタが各々の大型ｎチャンネルトランジスタに対して２
個の中型ｎチャンネルトランジスタを含み、前記少なく
とも２個の中型ｐチャンネルトランジスタが各々の大型
ｐチャンネルトランジスタに対して２個の中型ｐチャン
ネルトランジスタを含んでいるゲートアレイ。
【００７４】（２２）第２１項記載のゲートアレイであ
って、更に、各基本セルが、 ａ．大型ｎチャンネルトランジスタの各々に対して、ま
た中型ｎチャンネルトランジスタの各２個に対して、前
記中型ｎチャンネルトランジスタよりも狭いゲート幅を
有する１個の小型ｎチャンネルトランジスタ、 ｂ．大型ｐチャンネルトランジスタの各々に対して、前
記中型ｐチャンネルトランジスタよりも狭いゲート幅を
有する１個の小型ｐチャンネルトランジスタ、を含んで
いるゲートアレイ。
って、更に、各基本セルが、 ａ．大型ｎチャンネルトランジスタの各々に対して、ま
た中型ｎチャンネルトランジスタの各２個に対して、前
記中型ｎチャンネルトランジスタよりも狭いゲート幅を
有する１個の小型ｎチャンネルトランジスタ、 ｂ．大型ｐチャンネルトランジスタの各々に対して、前
記中型ｐチャンネルトランジスタよりも狭いゲート幅を
有する１個の小型ｐチャンネルトランジスタ、を含んで
いるゲートアレイ。
【００７５】（２３）ＢｉＣＭＯＳゲートアレイ用の基
本セルであって、 ａ．少なくとも２つの行の形に配置された第１の複数個
のＣＭＯＳサイト、 ｂ．前記少なくとも２つの行の間に位置する少なくとも
１個のバイポーラトランジスタ、を含む基本セル。
本セルであって、 ａ．少なくとも２つの行の形に配置された第１の複数個
のＣＭＯＳサイト、 ｂ．前記少なくとも２つの行の間に位置する少なくとも
１個のバイポーラトランジスタ、を含む基本セル。
【００７６】（２４）第２３項記載の基本セルであっ
て、前記第１の複数個のＣＭＯＳサイトが、第１のゲー
ト幅の１個のトランジスタを有する少なくとも１個の小
型ＣＭＯＳサイトと、前記第１のゲート幅よりも広い第
２のゲート幅の複数トランジスタを有する少なくとも１
個の大型ＣＭＯＳサイトとを含んでいる基本セル。
て、前記第１の複数個のＣＭＯＳサイトが、第１のゲー
ト幅の１個のトランジスタを有する少なくとも１個の小
型ＣＭＯＳサイトと、前記第１のゲート幅よりも広い第
２のゲート幅の複数トランジスタを有する少なくとも１
個の大型ＣＭＯＳサイトとを含んでいる基本セル。
【００７７】（２５）第２４項記載の基本セルであっ
て、前記第２のゲート幅が前記第１のゲート幅の２倍の
値から５％以内の範囲にある基本セル。
て、前記第２のゲート幅が前記第１のゲート幅の２倍の
値から５％以内の範囲にある基本セル。
【００７８】（２６）第２４項記載の基本セルであっ
て、前記行の各々が２個の小型ＣＭＯＳサイトと２個の
大型ＣＭＯＳサイトとを含んでいる基本セル。
て、前記行の各々が２個の小型ＣＭＯＳサイトと２個の
大型ＣＭＯＳサイトとを含んでいる基本セル。
【００７９】（２７）第２４項記載の基本セルであっ
て、前記小型ＣＭＯＳサイトの各々が、前記第１のゲー
ト幅を有する４個の中型ｎチャンネルトランジスタ、第
３のゲート幅を有する４個の中型ｐチャンネルトランジ
スタ、および前記第１および第３のゲート幅よりも狭い
第４のゲート幅を有する２個の小型ｎチャンネルトラン
ジスタを含んでいる基本セル。
て、前記小型ＣＭＯＳサイトの各々が、前記第１のゲー
ト幅を有する４個の中型ｎチャンネルトランジスタ、第
３のゲート幅を有する４個の中型ｐチャンネルトランジ
スタ、および前記第１および第３のゲート幅よりも狭い
第４のゲート幅を有する２個の小型ｎチャンネルトラン
ジスタを含んでいる基本セル。
【００８０】（２８）第２７項記載の基本セルであっ
て、前記大型ＣＭＯＳサイトの各々が、前記第２のゲー
ト幅の２個のｎチャンネルトランジスタ、前記第３のゲ
ート幅よりも広い第５のゲート幅の２個のｐチャンネル
トランジスタ、前記第４のゲート幅の２個のｎチャンネ
ルトランジスタ、および前記第３のゲート幅よりも狭い
第６のゲート幅の２個のｐチャンネルトランジスタを含
んでいる基本セル。
て、前記大型ＣＭＯＳサイトの各々が、前記第２のゲー
ト幅の２個のｎチャンネルトランジスタ、前記第３のゲ
ート幅よりも広い第５のゲート幅の２個のｐチャンネル
トランジスタ、前記第４のゲート幅の２個のｎチャンネ
ルトランジスタ、および前記第３のゲート幅よりも狭い
第６のゲート幅の２個のｐチャンネルトランジスタを含
んでいる基本セル。
【００８１】（２９）第２８項記載の基本セルであっ
て、前記第１のゲート幅が前記第３のゲート幅に等し
く、前記第２のゲート幅が前記第５のゲート幅に等しい
基本セル。
て、前記第１のゲート幅が前記第３のゲート幅に等し
く、前記第２のゲート幅が前記第５のゲート幅に等しい
基本セル。
【００８２】（３０）第２３項記載の基本セルであっ
て、更に、前記第１の複数個のＣＭＯＳサイト間に複数
個の横方向の接続を含むが、縦方向には接続を含まず、
また前記ＣＭＯＳサイトと前記少なくとも１個のバイポ
ーラサイトとの間に複数個の縦方向接続を含む基本セ
ル。
て、更に、前記第１の複数個のＣＭＯＳサイト間に複数
個の横方向の接続を含むが、縦方向には接続を含まず、
また前記ＣＭＯＳサイトと前記少なくとも１個のバイポ
ーラサイトとの間に複数個の縦方向接続を含む基本セ
ル。
【００８３】（３１）第２３項記載の基本セルであっ
て、前記バイポーラサイトが少なくとも１個のバイポー
ラトランジスタと少なくとも１個のＣＭＯＳインバータ
とを含んでいる基本セル。
て、前記バイポーラサイトが少なくとも１個のバイポー
ラトランジスタと少なくとも１個のＣＭＯＳインバータ
とを含んでいる基本セル。
【００８４】（３２）第２３項記載の基本セルであっ
て、前記少なくとも２つの行のうちの第１の行の中にあ
る前記ＣＭＯＳサイトが前記少なくとも２つの行のうち
の第２の行の中にあるＣＭＯＳサイトを反転したもので
ある基本セル。
て、前記少なくとも２つの行のうちの第１の行の中にあ
る前記ＣＭＯＳサイトが前記少なくとも２つの行のうち
の第２の行の中にあるＣＭＯＳサイトを反転したもので
ある基本セル。
【００８５】（３３）第２３項記載の基本セルであっ
て、ＣＭＯＳ基本セル用に開発されたマクロが前記基本
セルに対しても機能できるようになった基本セル。
て、ＣＭＯＳ基本セル用に開発されたマクロが前記基本
セルに対しても機能できるようになった基本セル。
【００８６】（３４）第２３項記載の基本セルであっ
て、バイポーラサイト対ＣＭＯＳサイトの比が１対４で
ある基本セル。
て、バイポーラサイト対ＣＭＯＳサイトの比が１対４で
ある基本セル。
【００８７】（３５）入力負荷を低減化するゲートアレ
イ基本セルが開示されている。好適基本セルは２行のＣ
ＭＯＳサイトを含む。各行は小型のＣＭＯＳサイトＣＳ
と大型のＣＭＯＳサイトＣＬとを含む。小型ＣＭＯＳサ
イトＣＳ中のトランジスタゲートは大型ＣＭＯＳサイト
ＣＬ中のトランジスタゲートよりも狭い。好ましくは、
ＣＳサイトはＣＬサイトのトランジスタゲートの半分の
トランジスタゲートを含み、それによってＣＳサイトに
あるトランジスタゲートを並列接続することでＣＬサイ
トにあるトランジスタゲートと電気的に等価なものが構
成できるようになっている。
イ基本セルが開示されている。好適基本セルは２行のＣ
ＭＯＳサイトを含む。各行は小型のＣＭＯＳサイトＣＳ
と大型のＣＭＯＳサイトＣＬとを含む。小型ＣＭＯＳサ
イトＣＳ中のトランジスタゲートは大型ＣＭＯＳサイト
ＣＬ中のトランジスタゲートよりも狭い。好ましくは、
ＣＳサイトはＣＬサイトのトランジスタゲートの半分の
トランジスタゲートを含み、それによってＣＳサイトに
あるトランジスタゲートを並列接続することでＣＬサイ
トにあるトランジスタゲートと電気的に等価なものが構
成できるようになっている。
【図１】タイル張りされた、従来技術のバイポーラ／相
補型金属酸化物半導体（ＢｉＣＭＯＳ）基本セルの代表
的な一部分の平面図。
補型金属酸化物半導体（ＢｉＣＭＯＳ）基本セルの代表
的な一部分の平面図。
【図２】ａは本発明に従う、高度なバイポーラサイトの
活用を許容するゲートアレイ基本セルの平面図。ｂは本
発明に従うＣＭＯＳゲートアレイ基本セルの平面図。ｃ
は本発明に従うゲートアレイの平面図。
活用を許容するゲートアレイ基本セルの平面図。ｂは本
発明に従うＣＭＯＳゲートアレイ基本セルの平面図。ｃ
は本発明に従うゲートアレイの平面図。
【図３】本発明に従う基本セルの模式図。
【図４】本発明のＢｉＣＭＯＳ基本セルの平面図。
【図５】本発明に従うＣＭＯＳ基本セルの平面図。
【図６】製造段階にある本発明に従う基本セルの部分平
面図であって、半導体基板中に深いウエル領域が形成さ
れた段階を示す平面図。
面図であって、半導体基板中に深いウエル領域が形成さ
れた段階を示す平面図。
【図７】製造段階にある本発明に従う基本セルの部分平
面図であって、図６の構造の上に格子点パターンを重ね
合わせた平面図。
面図であって、図６の構造の上に格子点パターンを重ね
合わせた平面図。
【図８】製造段階にある本発明に従う基本セルの部分平
面図であって、モート領域が形成された段階を示す平面
図。
面図であって、モート領域が形成された段階を示す平面
図。
【図９】製造段階にある本発明に従う基本セルの部分平
面図であって、モート領域に対するポリゲートおよびポ
リジャンパーの位置を示す平面図。
面図であって、モート領域に対するポリゲートおよびポ
リジャンパーの位置を示す平面図。
【図１０】製造段階にある本発明に従う基本セルの部分
平面図であって、大型および小型ＣＭＯＳセルのバイポ
ーラサイトに対する位置を示す平面図。
平面図であって、大型および小型ＣＭＯＳセルのバイポ
ーラサイトに対する位置を示す平面図。
【図１１】ａは製造段階にある本発明に従う基本セルの
部分平面図であって、図１０の金属／コンタクト／ビア
領域の詳細を示す平面図。ｂは製造段階にある本発明に
従う基本セルの部分平断面図であって、図１０の金属／
コンタクト／ビア領域の詳細を示す断面図。
部分平面図であって、図１０の金属／コンタクト／ビア
領域の詳細を示す平面図。ｂは製造段階にある本発明に
従う基本セルの部分平断面図であって、図１０の金属／
コンタクト／ビア領域の詳細を示す断面図。
【図１２】ａは図１０に示された基本セルに組み込むこ
とのできる２入力ＮＡＮＤゲートマクロの平面図。ｂは
図１２ａに示された２入力ＮＡＮＤゲートの模式図。
とのできる２入力ＮＡＮＤゲートマクロの平面図。ｂは
図１２ａに示された２入力ＮＡＮＤゲートの模式図。
【図１３】図１２ａの２入力ＮＡＮＤゲートマクロに対
する金属／コンタクト／ビアに相対的なパワーおよびア
ースのバスの平面図。
する金属／コンタクト／ビアに相対的なパワーおよびア
ースのバスの平面図。
【図１４】図１２ａの２入力ＮＡＮＤゲートマクロ用に
使用されるコンタクトの平面図。
使用されるコンタクトの平面図。
【図１５】ＣＭＯＳ２入力排他的ＯＲゲートの模式図。
【図１６】図１５のインバータの詳細を示す模式図。
【図１７】多結晶ゲートおよび拡散エリアを示す図１５
のＣＭＯＳ２入力排他的ＯＲゲート用のマクロ平面図。
のＣＭＯＳ２入力排他的ＯＲゲート用のマクロ平面図。
【図１８】図１７のＣＭＯＳ２入力排他的ＯＲゲートマ
クロを実現するために用いる、コンタクト付きの金属配
線プログラメーション（ｐｒｏｇｒａｍｍａｔｉｏｎ）
（図示の目的上、陰影で示してある）の平面図。
クロを実現するために用いる、コンタクト付きの金属配
線プログラメーション（ｐｒｏｇｒａｍｍａｔｉｏｎ）
（図示の目的上、陰影で示してある）の平面図。
【図１９】ＢｉＮＭＯＣドライバーを使用して実現され
る２入力排他的ＯＲゲートの模式図。
る２入力排他的ＯＲゲートの模式図。
【図２０】図１９のＢｉＮＭＯＳインバータの詳細を示
す模式図。
す模式図。
【図２１】図１９の２入力排他的ＯＲゲートを実現する
ために使用される２入力排他的ＯＲマクロの平面図。
ために使用される２入力排他的ＯＲマクロの平面図。
【図２２】２入力排他的ＯＲマクロを実現する図２１の
ＢｉＮＭＯＳドライバーと一緒に使用されるパワーバス
を示す平面図。
ＢｉＮＭＯＳドライバーと一緒に使用されるパワーバス
を示す平面図。
【図２３】２入力排他的ＯＲマクロを実現する図２１の
ＢｉＮＭＯＳドライバーの実現のための、コンタクトを
備えたＭＥＴ１（陰影で示した）の平面図。
ＢｉＮＭＯＳドライバーの実現のための、コンタクトを
備えたＭＥＴ１（陰影で示した）の平面図。
２ 接続 ２ バイポーラトランジスタ ４ インバータ ６ パストランジスタ ８ ｎチャンネルトランジスタ １０ ｐチャンネルトランジスタ １２ 小型ｐチャンネルトランジスタ １４ ｎチャンネルトランジスタ １６ ｐチャンネルトランジスタ １８ 区分 ２２ 半導体基板 ２４ 深いウエル領域 ２６ 格子点パターン ２８ ＰＭＯＡＴ ２８Ａ ベース領域 ３０ ＰＭＯＡＴ ３０Ａ ＮＭＯＡＴ ３０Ｂ 拡散領域 ３１ ポリゲート ３１Ａ エミッタ電極 ３２ ポリジャンパー ３３Ａ ｐ＋ソース／ドレイン領域 ３３Ｂ ｐ＋ソース／ドレイン領域 ３４ 金属／コンタクト／ビア領域 ３５ 中間レベル誘電体層 ３６ コンタクト ５０ インバータ ５２ ｐチャンネルトランジスタ ５４ ｎチャンネルトランジスタ ５６ インバータ ５８ ｐチャンネルトランジスタ ６０ ｎチャンネルトランジスタ ６２ インバータ ６３ インバータ ６４ ｐチャンネルトランジスタ ６６ ｎチャンネルトランジスタ ６８ ｎチャンネルトランジスタ ７０ インバータ ７２ ｎチャンネルトランジスタ ７４ ｐチャンネルトランジスタ ７６ バイポーラトランジスタ １００ 基本セル １１０ ゲートアレイ １１２ 金属層ＭＥＴ１ １１４ ビアＶＩＡ１ １１８ 金属層ＭＥＴ２ １２２，１２４ ｐチャンネルトランジスタ １２６，１２８ ｎチャンネルトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 Ｈ０３Ｋ 19/0948 19/173 9199−5Ｋ Ｈ０１Ｌ 27/04 Ｄ Ｈ０３Ｋ 19/094 Ｂ
Claims (1)
- 【請求項１】 ゲートアレイ用の基本セルであって、 ａ．少なくとも１つの行の形に配置された複数個のＣＭ
ＯＳサイトであって、第１のゲート幅のトランジスタを
有する２つの小型ＣＭＯＳサイトと、前記第１のゲート
幅よりも広い第２のゲート幅のトランジスタを有する２
つの大型ＣＭＯＳサイトとを前記少なくとも１つの行の
うちの各々の行の中に含む複数個のＣＭＯＳサイト、を
含む基本セル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/240,411 US5591995A (en) | 1994-05-10 | 1994-05-10 | Base cell for BiCMOS and CMOS gate arrays |
| US240411 | 1994-05-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0851353A true JPH0851353A (ja) | 1996-02-20 |
| JP3577131B2 JP3577131B2 (ja) | 2004-10-13 |
Family
ID=22906407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11095595A Expired - Fee Related JP3577131B2 (ja) | 1994-05-10 | 1995-05-09 | ＢｉＣＭＯＳおよびＣＭＯＳゲートアレイ用の基本セル |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US5591995A (ja) |
| EP (1) | EP0683524B1 (ja) |
| JP (1) | JP3577131B2 (ja) |
| KR (1) | KR100377892B1 (ja) |
| DE (1) | DE69524804T2 (ja) |
| TW (1) | TW268167B (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2720816B2 (ja) * | 1995-03-31 | 1998-03-04 | 日本電気株式会社 | ＢｉＭＯＳ集積回路 |
| JP3008892B2 (ja) * | 1997-05-28 | 2000-02-14 | 日本電気株式会社 | 半導体装置 |
| US6218225B1 (en) * | 1998-05-14 | 2001-04-17 | Texas Instruments Incorporated | Apparatus and method for high density CMOS gate arrays |
| US6480032B1 (en) * | 1999-03-04 | 2002-11-12 | Intel Corporation | Gate array architecture |
| US6974978B1 (en) | 1999-03-04 | 2005-12-13 | Intel Corporation | Gate array architecture |
| JP3313668B2 (ja) * | 1999-07-07 | 2002-08-12 | エヌイーシーマイクロシステム株式会社 | データ処理装置、情報記憶媒体 |
| US6703641B2 (en) * | 2001-11-16 | 2004-03-09 | International Business Machines Corporation | Structure for detecting charging effects in device processing |
| US6650563B2 (en) * | 2002-04-23 | 2003-11-18 | Broadcom Corporation | Compact and highly efficient DRAM cell |
| US7454892B2 (en) * | 2002-10-30 | 2008-11-25 | Georgia Tech Research Corporation | Systems and methods for detection and control of blowout precursors in combustors using acoustical and optical sensing |
| DE102004059673B4 (de) | 2004-12-10 | 2011-02-03 | Infineon Technologies Ag | System on Chip, Belichtungsmaskenanordnung und entsprechendes Herstellungsverfahren |
| JP2007173474A (ja) * | 2005-12-21 | 2007-07-05 | Oki Electric Ind Co Ltd | ゲートアレイ |
| US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
| US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
| US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
| US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
| US8245180B2 (en) | 2006-03-09 | 2012-08-14 | Tela Innovations, Inc. | Methods for defining and using co-optimized nanopatterns for integrated circuit design and apparatus implementing same |
| US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
| US7908578B2 (en) | 2007-08-02 | 2011-03-15 | Tela Innovations, Inc. | Methods for designing semiconductor device with dynamic array section |
| US8247846B2 (en) | 2006-03-09 | 2012-08-21 | Tela Innovations, Inc. | Oversized contacts and vias in semiconductor chip defined by linearly constrained topology |
| US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US7956421B2 (en) | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
| US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
| US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US8448102B2 (en) | 2006-03-09 | 2013-05-21 | Tela Innovations, Inc. | Optimizing layout of irregular structures in regular layout context |
| US8286107B2 (en) | 2007-02-20 | 2012-10-09 | Tela Innovations, Inc. | Methods and systems for process compensation technique acceleration |
| US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| US8453094B2 (en) | 2008-01-31 | 2013-05-28 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
| US7939443B2 (en) | 2008-03-27 | 2011-05-10 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| JP5599395B2 (ja) | 2008-07-16 | 2014-10-01 | テラ イノヴェイションズ インコーポレイテッド | 動的アレイアーキテクチャにおけるセル位相整合及び配置の方法及びその実施 |
| US9122832B2 (en) | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
| US7960759B2 (en) * | 2008-10-14 | 2011-06-14 | Arm Limited | Integrated circuit layout pattern for cross-coupled circuits |
| US8661392B2 (en) | 2009-10-13 | 2014-02-25 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the Same |
| US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68925897T2 (de) * | 1989-04-28 | 1996-10-02 | Ibm | Gate-Array-Zelle, bestehend aus FET's von verschiedener und optimierter Grösse |
| US5107147A (en) * | 1989-05-15 | 1992-04-21 | Texas Instruments Incorporated | Base cell for semi-custom circuit with merged technology |
| JPH0360072A (ja) * | 1989-07-27 | 1991-03-15 | Nec Corp | ゲートアレイ方式の半導体集積回路装置 |
| JP2621529B2 (ja) * | 1990-01-19 | 1997-06-18 | 日本電気株式会社 | バイポーラｃｍｏｓ半導体装置 |
| DE4002780C2 (de) * | 1990-01-31 | 1995-01-19 | Fraunhofer Ges Forschung | Basiszelle für eine kanallose Gate-Array-Anordnung |
| US5289021A (en) * | 1990-05-15 | 1994-02-22 | Siarc | Basic cell architecture for mask programmable gate array with 3 or more size transistors |
| US5055716A (en) * | 1990-05-15 | 1991-10-08 | Siarc | Basic cell for bicmos gate array |
| US5068548A (en) * | 1990-05-15 | 1991-11-26 | Siarc | Bicmos logic circuit for basic applications |
| US5187556A (en) * | 1990-08-13 | 1993-02-16 | Kawasaki Steel Corporation | Cmos master slice |
| US5217915A (en) * | 1991-04-08 | 1993-06-08 | Texas Instruments Incorporated | Method of making gate array base cell |
| JP2674378B2 (ja) * | 1991-08-26 | 1997-11-12 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1994
- 1994-05-10 US US08/240,411 patent/US5591995A/en not_active Expired - Lifetime
-
1995
- 1995-04-29 KR KR1019950010902A patent/KR100377892B1/ko not_active IP Right Cessation
- 1995-05-04 EP EP95106723A patent/EP0683524B1/en not_active Expired - Lifetime
- 1995-05-04 DE DE69524804T patent/DE69524804T2/de not_active Expired - Lifetime
- 1995-05-09 JP JP11095595A patent/JP3577131B2/ja not_active Expired - Fee Related
- 1995-05-18 TW TW084104915A patent/TW268167B/zh not_active IP Right Cessation
-
1996
- 1996-05-21 US US08/651,137 patent/US5684311A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0683524B1 (en) | 2002-01-02 |
| TW268167B (ja) | 1996-01-11 |
| KR950034686A (ko) | 1995-12-28 |
| KR100377892B1 (ko) | 2003-06-27 |
| US5684311A (en) | 1997-11-04 |
| US5591995A (en) | 1997-01-07 |
| DE69524804T2 (de) | 2002-08-22 |
| JP3577131B2 (ja) | 2004-10-13 |
| DE69524804D1 (de) | 2002-02-07 |
| EP0683524A1 (en) | 1995-11-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3577131B2 (ja) | ＢｉＣＭＯＳおよびＣＭＯＳゲートアレイ用の基本セル | |
| US5420447A (en) | Double buffer base gate array cell | |
| JP3154411B2 (ja) | Ｃａｄによってレイアウトされた２金属層集積回路ゲート・アレイ | |
| US6765245B2 (en) | Gate array core cell for VLSI ASIC devices | |
| US6271548B1 (en) | Master slice LSI and layout method for the same | |
| JPH07153927A (ja) | 半導体集積回路 | |
| US4525809A (en) | Integrated circuit | |
| JP3213711B2 (ja) | 論理チップ | |
| KR890004451B1 (ko) | 바이폴라트랜지스터와 mos트랜지스터가 혼재하는 반도체 집적회로장치 | |
| US5369046A (en) | Method for forming a gate array base cell | |
| JPH05114649A (ja) | マスクプログラマブルゲートアレイ製造方法 | |
| JP3061004B2 (ja) | 半導体装置 | |
| JPS586157A (ja) | Ｃｍｏｓマスタ・スライスｌｓｉ | |
| US6081004A (en) | BiCMOS compacted logic array | |
| EP1009031B1 (en) | Semiconductor integrated circuit device and method of producing the same | |
| EP0113828B1 (en) | Master slice semiconductor chip having a new multi-function fet cell | |
| JPH0371789B2 (ja) | ||
| EP1143520A2 (en) | High density and high speed cell array architecture | |
| JP2522678B2 (ja) | Ｃｍｏｓ集積回路装置 | |
| JPH0645565A (ja) | 集積回路装置 | |
| JP3019764B2 (ja) | 半導体集積回路装置およびその回路セルの多段接続構造 | |
| JPH01175753A (ja) | 半導体集積回路装置の製造方法 | |
| JPH06196666A (ja) | マスタースライス型半導体集積回路 | |
| JPH0570942B2 (ja) | ||
| JPH06104407A (ja) | トランジスタサイズ選択型ゲートアレイ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031212 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040312 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040317 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040607 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040629 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040709 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070716 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080716 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090716 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100716 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100716 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110716 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110716 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120716 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130716 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |