JPH0851353A - BiCMOSおよびCMOSゲートアレイ用の基本セル - Google Patents
BiCMOSおよびCMOSゲートアレイ用の基本セルInfo
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Abstract
基本セルを得る。 【構成】 本基本セルは2行のCMOSサイトを含
む。各行は小型のCMOSサイトCSと大型のCMOS
サイトCLとを含む。小型CMOSサイトCS中のトラ
ンジスタゲートは大型CMOSサイトCL中のトランジ
スタゲートよりも狭い。好ましくは、CSサイトはCL
サイトのトランジスタゲートの半分のトランジスタゲー
トを含み、それによってCSサイトにあるトランジスタ
ゲートを並列接続することでCLサイトにあるトランジ
スタゲートと電気的に等価なものが構成できるようにな
っている。
Description
バイス分野に関するものであり、更に詳細にはBiCM
OSおよびCMOSのゲートアレイ用基本セルに関す
る。
数多くの同一基本セルを含む。ゲートアレイの基本セル
上に金属配線パターンが作製されて、特定用途向け集積
回路(ASIC)が生成される。このように、ゲートア
レイは顧客の仕様に基づく各種の論理回路を実現するよ
うに構成される。
チップのゲートアレイ用基本セルは一般に横方向にタイ
ル張りされる。図1は、従来技術のバイポーラ/相補型
金属酸化物半導体(BiCMOS)基本セルのタイル張
り配置の代表的な一部の平面図を示す。主としてCMO
S回路を含む相補型金属酸化物半導体(CMOS)サイ
トはCという記号で示されている。主としてバイポーラ
駆動回路を含むバイポーラサイトは記号Bで示されてい
る。サイト間の接続は、接続記号2で示されたように、
一般に横方向である。
することには、一般に問題点はないが、バイポーラサイ
トを横切ってCMOSサイト間を横方向に接続すること
は、実質的にそれらの間にバイポーラサイトを使用する
ことを排除することになる。そのようなCMOSサイト
間の相互接続金属配線は、バイポーラデバイスへの物理
的接続のために十分な領域が残されていないために、中
間にバイポーラサイトを使用することを許容しない。こ
のようなバイポーラサイトの排除は、ゲートアレイチッ
プという資産の著しく不十分な活用につながる。進歩し
たバイポーラサイトの活用を含む、進歩した基本セルの
配置が望まれる。更に、アーキテクチャの制約と未使用
セルサイト領域とに起因する高い入力容量は、最適とは
言えないゲートアレイ動作速度をもたらす。
て、入力負荷を低減化された進歩したゲートアレイ基本
セルが提供される。
ゲートアレイ基本セルが開示されており、それはCMO
Sサイトの行間に配置された少なくとも1個のバイポー
ラサイトを含み、その少なくとも1個のバイポーラサイ
トはそれの上下のCMOSサイトに対して接続可能とな
っている。
OSサイトにあるトランジスタゲートが隣接サイトにあ
るトランジスタゲートよりも狭くなったゲートアレイ基
本セルを提供する。この実施例は、BiCMOSまたは
CMOSゲートアレイ基本セルとして実現することがで
き、更に/あるいはまた、低入力ゲート容量を有するよ
うに実現できる。更に別の実施例では、前記狭いトラン
ジスタゲートが隣接サイトの広いトランジスタゲートの
半分の寸法になっており、そのため狭いトランジスタゲ
ートを並列接続して幅広いトランジスタゲートと等価な
ものとすることができるようになっている。
スよりもサイトを有効に活用したゲートアレイを提供す
ることである。
容量、またはより高い駆動能力を提供するように構成で
きるCMOS回路を有するゲートアレイを提供すること
である。
下の図面を参照した詳細な説明から当業者には明らかに
なるであろう。
アレイ用の基本セルに関して説明する。
(HBU)を可能とする、BiCMOSゲートアレイ基
本セルの平面図を示している。この基本セルは2個の小
型CMOSサイト(各サイトにはCSと符号を付けてあ
る)を2組含み、それらの組は2個の大型CMOSサイ
ト(各サイトにはCLと符号を付けてある)に隣接して
それらの間に挿入されている。当業者には明らかなよう
に、CSサイト対CLサイトの比率は望みの値に設定す
ることができる。CMOSサイトはCMOSトランジス
タを含む回路を含んでいる。好適実施例における各基本
セルのCLサイト対CSサイトの1対1という比は、よ
り高い動作速度および増大した密度を可能とする。この
動作速度の増大は負荷の減少によるもので、これは従来
のゲートアレイ基本セルと対照的である。入力容量の低
減によって、タイル張りパターンに固有な負荷の減少が
得られる。バイポーラサイト(各サイトはバイポーラト
ランジスタを含む回路を含み、BNと符号を付けてあ
る)はCSサイトおよびそれらに隣接するCLサイトの
2つの組に接している。
型のCMOSサイトCSから、大型のCMOSサイトC
Lが小型のCMOSサイト中のトランジスタのゲート幅
よりも幅広いゲート幅を有するトランジスタを含む点で
区別できる。ゲート幅が広くなるほどトランジスタが有
する駆動能力は増大する。これは幅広いゲートを有する
トランジスタは同様な位置にある狭い幅のトランジスタ
よりも大きい電流を供給することができるためである。
このように、CLサイトは論理および/または駆動回路
の両方のために使用できる。CSトランジスタは大きい
トランジスタに付随するものと比べて低減化された入力
ゲート負荷と増大した密度を許容する。しかし、低減化
された入力ゲート負荷と増大した密度とを活用する目的
のために、個々のCSサイトトランジスタの駆動はCL
サイトトランジスタの駆動よりも小さい。
のゲート幅はCLサイトトランジスタの幅の約1/2で
ある。プロセスによる幅の減少を考慮に入れたうえで、
CSサイトトランジスタの幅はCLサイトトランジスタ
の幅の半分の値から5%以内の範囲にあることが好まし
い。このことの利点は、利用できるもの以外の特別な回
路設計や経路選択における柔軟性のためにより多くのC
Lサイトが必要とされる時に、CSサイトトランジスタ
を並列接続することによってCLサイトと電気的に等価
な構成をCSサイトが提供できるという点である。従っ
て、CLおよびCSサイトの両方は論理および/または
駆動回路のために使用することができる。
び高速が必要とされる時に好んで使用される。本発明の
基本セルは1対4のバイポーラ/CMOSサイトの比を
有するのが好ましいが、用途に応じてその他の比を使用
することも可能である。接続記号2は本発明の基本セル
の接続を示している。基本セル上でのルーティング(経
路選択)接続は、バイポーラサイトBNの同じ側で隣接
するCMOSサイト間を横方向に行うことが可能であ
り、それは大型CMOSサイトCL間(この例について
の接続は図示していない)か、小型CMOSサイトCS
間か、あるいは小型CMOSサイトCSと大型CMOS
サイトCLとの間かである。バイポーラサイトBNと大
型CMOSサイトCLとの間、およびバイポーラサイト
BNと小型のCMOSサイトCSとの間に縦方向に経路
選択して接続を設けることも可能である。本発明の基本
セルは、横方向に離れて配置されたCMOSサイトを含
むマクロを生成する場合に、金属配線パターンで以てバ
イポーラサイトを覆う必要をなくする。上述のようにバ
イポーラサイトをタイル張り配置することによって、バ
イポーラサイトをCMOSサイトへ縦方向につなぐこと
ができ、それによってバイポーラサイトは上下のCMO
Sタイルと一緒にできるようになる。このように、バイ
ポーラサイトの有効活用が図られる。基本セル当たりに
必要とされるバイポーラサイトの数が従来技術の設計よ
りも低減化されることに注意されたい。一般に、従来の
セルは基本セル中に3サイト当たり1個のバイポーラサ
イトを含み、バイポーラサイトの不十分な活用に留まっ
ている。本発明の基本セルは基本セルの中に5サイト当
たり1個のバイポーラサイトを提供する。
平面図を示しているが、この基本セルは従来のゲートア
レイ基本セルと比べて負荷を低減化されている。図示の
ように、この基本セルはCMOSサイトだけを含んでい
る。このようなサイトのタイル張り配置の結果、図2b
に示すように、大型のCMOSサイトCLが小型のCM
OSサイトCSに接するようになる。BiCMOSゲー
トアレイ用の、図2aに示されたようなセルのタイル張
り配置と同様に、このCLとCSサイト間のような大型
対小型のゲート幅のパターンは、負荷を減少させ、従来
のゲートアレイ基本セルと比べてゲートアレイ動作速度
の増大を許容する。タイル張りパターンに固有な低減化
された入力容量のために負荷の減少が得られる。サイト
間の接続は接続記号2で示されたようにもっぱら横方向
である。
多くの基本セル100は行および列のアレイに組み合わ
されて図2cに示されたようなゲートアレイ110を形
成する。ゲートアレイ中の各基本セルは未接続のトラン
ジスタを含み、個々の基本セルは互い違うように構成さ
れ、所望の論理回路を生成できる。基本セルを構成する
ために使用される金属配線パターンはマクロと呼ばれ
る。個々の顧客の仕様に従ってASICを生成するため
に、基本セルに対して個々に異なるマクロが適用され
る。
ートアレイ基本セルの模式図が図3に示されている。こ
れに対応する平面図は図4に示され、好適実施例に従う
CMOS基本セルの平面図が図5に示されている。
側に位置するCLおよびCSサイトはBNサイトの下側
に位置するCLおよびCSサイトを反転したものとなっ
ている。各バイポーラサイトBNはバイポーラトランジ
スタ2とインバータ4とを含む。バイポーラトランジス
タ2は5μm×0.06μmのオーダーであり、BNサ
イトの外側端に位置している。バイポーラトランジスタ
2は隣接する基本セルのBNサイトと共通コレクタを共
有している。インバータ4のnチャンネルトランジスタ
は各々、1.6μmのオーダーのゲート幅を有し、合計
で3.2μmであり、インバータ4のpチャンネルトラ
ンジスタは各々が4.8μmのオーダーのゲート幅を有
し、合計で9.6μmとなっている。インバータ4は各
BNサイトの内側に位置しており、隣接するBNサイト
と共通nウエルを共有している。
6、1対のpチャンネルトランジスタ8、1対のpチャ
ンネルトランジスタ10、および1対の小型pチャンネ
ルトランジスタ12を含む。パストランジスタ6はSR
AM中のパスゲートとして使用されるのが典型的であ
る。しかし、当業者には明らかなように、それらは論理
ゲートを形成する等、他の機能を形成するように接続で
きる。好適実施例では、パストランジスタ6の寸法は
3.9μmのオーダーである。パストランジスタ6はC
Lサイトの、BNサイトに最も近い端に位置している。
トランジスタ8および10は典型的には、組み合わせて
使用され、CMOS論理ゲートまたは駆動回路を形成す
る。トランジスタ8および10は各々9.0μmのオー
ダーの寸法を有している。トランジスタ8および10は
CLサイトの中央に位置しており、nチャンネルトラン
ジスタ8はパストランジスタ6とpチャンネルトランジ
スタ10との間に位置している。トランジスタ12は典
型的には論理機能用として使用され、2.4μmのオー
ダーの寸法を有している。トランジスタ12はpチャン
ネルトランジスタ10に隣接して位置し、CLサイト
の、パストランジスタ6とは反対側の端に位置してい
る。
6、2対のnチャンネルトランジスタ14、および2対
のpチャンネルトランジスタ16を含む。パストランジ
スタ6は、CLサイトの場合と同様にBNサイトに最も
近いCSサイトの端に位置している。トランジスタ14
および16は、トランジスタ8および10の寸法の半分
に可能な限り近い寸法である。好適実施例では、トラン
ジスタ14および16は各々4.6μmのオーダーであ
る。
ンジスタ16が区分18を構成している。各CSは2つ
の同一区分18(構造的にもレイアウトの点でも同一)
有している。2つの区分18の間に同じ寄生効果が得ら
れるように、同様な配置が望まれる。このためおよび面
積節約のために、各CSサイト中で、pチャンネルトラ
ンジスタ16対がpチャンネルトランジスタ14対の間
に位置している。各CSサイトは2つの同一区分18を
有し、各区分18はトランジスタ8および10の半分の
幅を有するトランジスタを含むため(プロセスの間に生
ずる0.2μmの幅縮小を考慮に入れて)、2つの区分
18は並列接続されてCLサイト中でのトランジスタ8
および10と電気的に等価なものを提供する。このよう
に、経路選択の柔軟性のためおよび/または駆動区分の
追加のために、必要なだけの数のCSサイトが電気的に
等価なCLサイトへ変換される(トランジスタ12を除
いて等価)。
図5に示されている。CMOS基本セルの模式図は、B
Nサイトが除かれていることを除いて図3に示されたB
iCMOS基本セルのそれと同一である。CMOS基本
セルの各CSおよびCL区分はBiCMOS基本セル中
の各CSおよびCL区分と同一である。BiCMOS基
本セル中(図4)のCMOSサイト(CLおよびCS)
はCMOS基本セル中(図5)のCMOSサイト(CL
およびCS)と正確に同じパターンを有しているので、
CMOS基本セル用のCMOSマクロ(または金属配線
パターン)を修正なしでBiCMOS基本セルに利用で
きる。このことはまた、BiCMOS基本セル中のCM
OSサイト(CLおよびCS)間にバイポーラBNサイ
トが挟まれた形のレイアウトにもよる。CMOSライブ
ラリはBiCMOSゲートアレイとCMOSゲートアレ
イとの間で共有できる。BiCMOSゲートアレイとC
MOSゲートアレイとでこのように共通基本セルの設計
を共有する方式はライブラリのサポート業務を軽減する
ことから、これら2つの技術の間の協力関係を促進す
る。
は、次に述べるように、図6ないし図11bに示された
基本セルの一部を示す構造配置で、従来のプロセスを用
いて形成される。図6ないし図11bは、好適基本セル
の、CLおよびCSサイトの1つの行と2つのBNサイ
トだけを示している。当業者には明らかなように、BN
サイト中の構造はCMOS基本セルでは省かれている。
図6に示すように半導体基板22中に深いウエル領域2
4が形成される。深いウエル領域24は燐および/また
は砒素等のn形ドーパントをイオン打ち込みまたは拡散
することで形成される。深いウエル領域24の実際の平
面的な形状はほぼ四辺形である。
点パターン26を示す。格子点パターン26は物理的な
層ではない。これは単に、設計中の基準とする目的で使
用されるものであり、これを用いて多結晶半導体(ポ
リ)ラインおよび金属配線ラインが格子点パターン26
の格子点に沿って揃えて配置される。格子点パターン2
6の格子点は更に、特定の設計用に最適な経路選択を決
定するための自動配置およびルーティングツールによっ
て格子をつなぐためにも使用される。
OAT28、NMOAT30、およびNMOAT30A
が形成される。PMOAT28とNMOAT30との間
の陰影の違いに注意されたい。PMOAT28は、一般
に、深いウエル領域24中に形成され、一方、NMOA
T30および30Aは、一般に、基板22中へ直接形成
される。モート領域28、30、および30Aは従来技
術に従って形成される。例えば、PMOAT28とNM
OAT30および30Aを形成すべきエリアをマスクす
るために、マスク層(図示されていない)が形成され
る。次に、露出したエリアにフィールド酸化物領域29
が形成され、マスク層が除去される。次に、p+および
n+打ち込みが実行される。図示の便宜上、図7に示さ
れた深いウエル領域24は図8および図9には示されて
いない。
OAT30のエリアに関するポリゲート31およびポリ
ジャンパー32の位置を示す平面図である。図示の便宜
上、ポリゲート31およびポリジャンパー32は陰影を
施して示しているが、いくつかにだけ符号を付けてあ
る。ポリゲート31はモート28および30の上を横切
っている。ポリジャンパーはポリジャンパーがモート2
8および30の上を横切らないことからポリゲートと区
別できる。ポリゲート31は、構造の上にゲート酸化物
を形成し、ゲート酸化物層の上に多結晶シリコン層を堆
積させることによって形成される。多結晶シリコン層お
よびゲート酸化物層は次にエッチされて、ポリゲート3
1が形成される。ポリジャンパー32は同時に形成され
るかあるいは別に多結晶シリコンの堆積とエッチとを行
うことで形成される。
A(図示の便宜上、すべてには符号を付けていない)は
読み出し/書き込みSRAMパスゲート用のトランジス
タサイトとして働く。NMOAT30とPMOAT28
を用いてそのようなSRAM用の交差接続されたインバ
ータが構築される。ポリジャンパーは基本セル上の電気
的接続のために使用され、基本セルのフィールド酸化物
29の上に形成される。フィールド酸化物29は基本セ
ルの電気伝導性要素間の分離のために使用される。
って形成される。その下の深いウエル領域24に対する
コンタクトを提供する拡散領域30Bが形成される。図
7に示されたように、拡散領域30Bの下の深いウエル
領域24はバイポーラトランジスタ2のコレクタとな
る。エミッタ電極31Aの形成の前にベース領域28A
が打ち込まれる。エミッタ電極31Aは、ポリゲート3
1に先だってあるいはそれと同時に形成される。例え
ば、上述の多結晶シリコンの堆積に先だってゲート酸化
物層がエッチされて、ベース領域28Aの上にエミッタ
コンタクトエリアが残される。多結晶シリコン層が次に
堆積され、ゲート酸化物層と一緒にエッチされて、ポリ
ゲート31、ポリジャンパー32、およびエミッタ電極
31Aが形成される。
ス/ドレイン領域33Aおよび33Bの形成である。P
+ソース/ドレイン領域33Aはホウ素等のp形ドーパ
ントを打ち込みおよび拡散させることによって形成さ
れ、n+ソース/ドレイン領域33Bは燐および/また
は砒素等のn形ドーパントを打ち込みおよび拡散させる
ことによって形成される。図示の便宜上、ソース/ドレ
イン領域33A−Bのいくつかのものだけに符号を付け
てある。
CMOSサイト(それぞれCLおよびCSと符号を付け
てある)の、バイポーラサイトBNおよびその他の関連
基本セル回路要素との相対的な位置を示す、基本セルの
一部の平面図を示している。基本セル要素は互いに重ね
合わせた形で図10に示されている。図示の便宜上、P
MOAT28およびNMOAT30は陰影を付けて示さ
れ、ポリゲートとジャンパー32とは陰影なしとしてあ
る。更に、図示の便宜上、すべての要素には符号付けし
ていないが、既に示した図面に示されたのと同じ相対的
位置は保たれている。図7に示された形状の上に重ねて
表示された要素のすべてはその下にn形ウエル24のパ
ターンを有している。アースGNDおよびパワーバスV
CCは、図示のように、好適には最上層の金属配線層を
表す。金属配線層の形成は、中間レベル誘電体堆積、コ
ンタクト/ビア形成、および金属堆積・エッチの引き続
く処理によって所望の相互接続を形成することを含む。
相互接続の金属/コンタクト/ビアの領域は数字34で
表されている。
0の金属/コンタクト/ビア34を詳細に示す平面図お
よび断面図を示している。領域34は従来技術で形成さ
れる。例えば、中間レベル誘電体層35が構造を覆って
堆積される。次に、所望の場所に、中間レベル誘電体層
35を貫通してポリゲート31またはモート領域28、
30に達するコンタクト36が形成される。金属層ME
T1 112が堆積され、パターン化され、そしてエッ
チされる。第2の中間レベル誘電体が堆積され、ビアV
IA1 114がこの第2の中間レベル誘電体層を通っ
てMET1112まで形成される。第2の金属層MET
2 118が堆積され、パターン化され、そしてエッチ
される。相互接続レベルの所望数に応じてこのプロセス
が繰り返される。図11aおよび図11bには3層の相
互接続レベルが示されている。
が、GNDとVCCは最上層の金属配線層中に形成され
ることが好ましい。従って、基本セル中のトランジスタ
間または基本セル間の所望の相互接続(すなわち、マク
ロ)は、GNDおよびVCC金属相互接続ラインに先だ
って形成される。VCCおよびGND用の最上層金属相
互接続を使用することで、ゲートアレイ全体に亘るVC
CおよびGND金属ラインは、基本セルに対するマクロ
相互接続を妨害しない。
く知られたように、代替えおよび/または付加的なプロ
セス工程を実行することができる。例えば、ポリゲート
31の形成の前に低濃度にドープされたドレインを形成
することができ、更に/あるいは従来技術に従ってポリ
ゲート31およびソース/ドレイン領域33A−Bをシ
リサイド化することもできる。
ロを適用することについて図12aないし図23を参照
しながらここで説明する。以下で説明するマクロは数多
くの可能なマクロのうちのいくつかに過ぎない。数多く
のその他のマクロは本明細書を参照することで当業者に
は明かとなろう。
力NANDゲートマクロについて説明する。図12aお
よび図12bは、図10に示された基本セル上に実現す
ることのできる2入力NANDゲートマクロの、それぞ
れ平面図および模式図を示す。マクロのための金属配線
は図12a中に陰影を付して示されている。
ANDゲートの2つの入力はAおよびBと符号を付けら
れている。NANDゲートの出力はYと符号を付されて
いる。パワーバス供給電圧VccはVCCと記号を付け
られ、回路アースバスはGNDと記されている。NAN
Dゲートは、並列接続された2つのpチャンネルトラン
ジスタ122、124と、直列接続された2つのnチャ
ンネルトランジスタ126、128を含む。各入力
(A,B)は1個のpチャンネルトランジスタおよび1
個のnチャンネルトランジスタへつながれている。出力
Yはpチャンネルトランジスタとnチャンネルトランジ
スタとの接続点である。動作時には、出力Yは、AとB
の両方が論理的に”高レベル”信号である時にのみGN
Dへつながれることになる。そうでなければ、YはVC
Cへつながれよう。
トマクロ用の金属/コンタクト/ビア領域34に相対的
なパワーおよびアースバスの平面図を詳細に示してい
る。図示の便宜のためだけに、パワーおよびアースバス
は陰影を付けて示されている。
マクロ用に使用されるCONTACT(コンタクト)3
6の平面図を示す。コンタクト36は金属相互接続層M
ET1を、図11a−bに示されたように多結晶シリコ
ンまたはモート領域へつないでいる。図示の便宜上、コ
ンタクトすべてに記号を付けているわけではない。
らCMOS2入力排他的ORゲートマクロについて説明
する。
の模式図を示す。AおよびBは真の入力信号を表し、A
(バー)およびB(バー)は相補信号を表す。Yは2入
力排他的ORゲートの出力を表す。入力信号AとBは両
方とも対応するインバータ50へ送り込まれ、そこから
各々反転した信号A(バー)およびB(バー)となって
出力される。図示のように、信号A、B、A(バー)、
およびB(バー)はpチャンネルトランジスタ52およ
びnチャンネルトランジスタ54へ送られる。トランジ
スタ52および54のドレイン/ソースはインバータ5
6へつながれ、インバータ56の出力は排他的ORゲー
トの出力Yを供給する。
示す模式図を示している。図示のように、pチャンネル
トランジスタ58はそれのドレインをnチャンネルトラ
ンジスタ60のドレインへつながれている。
ORゲートマクロを実現するために使用されるコンタク
ト36を備えた金属配線プログラメーション(prog
rammation)(図示の便宜上のみの理由で陰影
を付けて示されている)の平面図を示す。
マクロの平面図であって、ポリゲート31、モート2
8、30、およびGNDとVCCの金属配線を示してい
る。
ら、BiNMOS2入力排他的ORゲートマクロについ
て説明する。
て実現される2入力排他的ORゲートの模式図を示す。
この図は図15に類似している。しかし、インバータ5
6の代わりにインバータ62が用いられている。インバ
ータ62は次に述べるように、BiNMOS回路を含ん
でいる。
模式図を示している。インバータ62は、nチャンネル
トランジスタ66へつながれたpチャンネルトランジス
タ64を含むインバータ3を含んでいる。トランジスタ
66の各ドレイン/ソースはトランジスタ68のドレイ
ン/ソースへつながれている。インバータ62はまた、
pチャンネルトランジスタ74へつながれたnチャンネ
ルトランジスタ72を含むインバータ70を含んでい
る。インバータ70の出力はバイポーラトランジスタ7
6のベースへつながれている。
するBiNMOSドライバーの平面図を示す。この図で
MET1の金属配線パターンがモート領域28および3
0に重ね合わされている。
するBiNMOSドライバーの実現のためのすべてのコ
ンタクトを備えたMET1(陰影付き)の平面図を示し
ている。
るBiNMOSドライバーと一緒に用いられるパワーバ
スを示す平面図を示している。
替え例に関連して詳細に説明してきたが、この説明がほ
んの一例に過ぎないこと、そしてそれに限定されないこ
とを理解されたい。更に、本発明の実施例の詳細に関し
ては数多くの変更が可能であり、また本発明のその他の
実施例が可能であることは本明細書を参照することで当
業者には明かであろう。そのような変更や付加的な実施
例のすべてが、既に提示した本発明の特許請求の範囲に
よって定義される本発明の精神および真のスコープに包
含されることを理解されるべきである。例えば、基本セ
ル中のCSサイトの数を増やすことによってより高密度
の基本セルが構築できる。
る。 (1)ゲートアレイ用の基本セルであって、 a.少なくとも1つの行の形に配置された複数個のCM
OSサイトであって、第1のゲート幅のトランジスタを
有する2つの小型CMOSサイトと、前記第1のゲート
幅よりも広い第2のゲート幅のトランジスタを有する2
つの大型CMOSサイトとを前記少なくとも1つの行の
うちの各々の行の中に含む複数個のCMOSサイト、を
含む基本セル。
記少なくとも1つの行が2つの行を含んでおり、前記行
の第1のものの中のCMOSサイトが前記行の第2のも
のの中のCMOSサイトを反転したものである基本セ
ル。
記大型のCMOSサイトが論理関数を実行するように設
計された基本セル。
に、前記2つの行の間に位置する少なくとも1つのバイ
ポーラサイトを含む基本セル。
て、 a.複数個の第1CMOSサイトであって、それぞれが
少なくとも2つの同一区分を含み、各区分が第1のゲー
ト幅のトランジスタを含んでいる複数個の第1CMOS
サイト、 b.複数個の第2CMOSサイトであって、それぞれが
前記第1のゲート幅の約2倍の第2のゲート幅のトラン
ジスタを有し、前記複数個の第1CMOSサイトの各々
の中のトランジスタが前記複数個の第2CMOSサイト
中のトランジスタの1つと電気的に等価なものとなるよ
うに構成できる複数個の第2CMOSサイト、を含む基
本セル。
に、前記複数個の第1CMOSサイトおよび前記複数個
の第2CMOSサイトに隣接して位置する少なくとも1
個のバイポーラートランジスタを含む基本セル。
記複数個の第1CMOSサイトおよび前記複数個の第2
CMOSサイトが少なくとも2つの行の形に配置され
て、各行の中に前記第1CMOSサイトの少なくとも2
個と、前記第2CMOSサイトの少なくとも2個とが含
まれている基本セル。
に、前記少なくとも2つの行の間に位置する少なくとも
1個のバイポーラトランジスタを含む基本セル。
記少なくとも1個のバイポーラサイトが2個のバイポー
ラサイトを含んでいる基本セル。
前記少なくとも1個のバイポーラサイトが少なくとも1
個のバイポーラトランジスタと少なくとも1個のCMO
Sインバータとを含んでいる基本セル。
前記第1CMOSサイトおよび前記第2CMOSサイト
が各々、前記第1のゲート幅よりも狭い第3のゲート幅
を有する1対のトランジスタを含んでいる基本セル。
前記第2CMOSサイトが更に、前記第1のゲート幅よ
りも狭い第4のゲート幅を有する1対の小型pチャンネ
ルトランジスタを含んでいる基本セル。
第1CMOSサイトの各々の中の前記第1のゲート幅の
前記トランジスタが4個の中型pチャンネルトランジス
タおよび4個の中型nチャンネルトランジスタを含み、
第2CMOSサイトの各々の中の前記第2のゲート幅の
前記トランジスタが2個の大型pチャンネルトランジス
タおよび2個の大型nチャンネルトランジスタを含んで
いる基本セル。
て、前記4個の中型pチャンネルトランジスタが前記4
個の中型nチャンネルトランジスタの間に位置している
基本セル。
て、前記大型pチャンネルトランジスタの1個のものの
ゲートが前記大型nチャンネルトランジスタの1個のも
ののゲートへつながれ、前記大型pチャンネルトランジ
スタの他の1個のもののゲートが前記大型nチャンネル
トランジスタの他のもののゲートから分離されている基
本セル。
更に、前記第1CMOSサイトおよび前記第2CMOS
サイトの中に多結晶シリコンジャンパーを含む基本セ
ル。
レイであって、前記基本セルが各々、 a.各々が第1のゲート幅の中型トランジスタを含む複
数個の第1CMOSサイト、 b.各々が前記第1のゲート幅よりも広い第2のゲート
幅の大型トランジスタを含む複数個の第2CMOSサイ
ト、を含み、前記第1CMOSサイトおよび前記第2C
MOSサイトの各々が更に、前記第1のゲート幅よりも
狭い第3のゲート幅を有する1対の小型トランジスタを
含んでいるゲートアレイ。
個の基本セルを含むゲートアレイであって、前記基本セ
ルが各々、 a.第1のゲート幅を有する少なくとも2個の大型nチ
ャンネルトランジスタ、 b.前記第1のゲート幅よりも狭い第2のゲート幅を有
する少なくとも2個の中型nチャンネルトランジスタ、
を含み、前記2個の中型nチャンネルトランジスタが並
列接続される場合には前記大型nチャンネルトランジス
タの1個と電気的に等価なものを提供するようになって
いるゲートアレイ。
って、各基本セルが更に、 a.第3のゲート幅を有する少なくとも2個の大型pチ
ャンネルトランジスタ、 b.前記第3のゲート幅よりも狭い第4のゲート幅を有
する少なくとも2個の中型pチャンネルトランジスタ、
を含み、前記2個の中型pチャンネルトランジスタが並
列接続される場合には前記大型のpチャンネルトランジ
スタの1個と電気的に等価なものを提供するようになっ
ているゲートアレイ。
って、前記第1のゲート幅が前記第3のゲート幅にほぼ
等しく、前記第2のゲート幅が前記第4のゲート幅にほ
ぼ等しいゲートアレイ。
って、前記少なくとも2個の中型nチャンネルトランジ
スタが各々の大型nチャンネルトランジスタに対して2
個の中型nチャンネルトランジスタを含み、前記少なく
とも2個の中型pチャンネルトランジスタが各々の大型
pチャンネルトランジスタに対して2個の中型pチャン
ネルトランジスタを含んでいるゲートアレイ。
って、更に、各基本セルが、 a.大型nチャンネルトランジスタの各々に対して、ま
た中型nチャンネルトランジスタの各2個に対して、前
記中型nチャンネルトランジスタよりも狭いゲート幅を
有する1個の小型nチャンネルトランジスタ、 b.大型pチャンネルトランジスタの各々に対して、前
記中型pチャンネルトランジスタよりも狭いゲート幅を
有する1個の小型pチャンネルトランジスタ、を含んで
いるゲートアレイ。
本セルであって、 a.少なくとも2つの行の形に配置された第1の複数個
のCMOSサイト、 b.前記少なくとも2つの行の間に位置する少なくとも
1個のバイポーラトランジスタ、を含む基本セル。
て、前記第1の複数個のCMOSサイトが、第1のゲー
ト幅の1個のトランジスタを有する少なくとも1個の小
型CMOSサイトと、前記第1のゲート幅よりも広い第
2のゲート幅の複数トランジスタを有する少なくとも1
個の大型CMOSサイトとを含んでいる基本セル。
て、前記第2のゲート幅が前記第1のゲート幅の2倍の
値から5%以内の範囲にある基本セル。
て、前記行の各々が2個の小型CMOSサイトと2個の
大型CMOSサイトとを含んでいる基本セル。
て、前記小型CMOSサイトの各々が、前記第1のゲー
ト幅を有する4個の中型nチャンネルトランジスタ、第
3のゲート幅を有する4個の中型pチャンネルトランジ
スタ、および前記第1および第3のゲート幅よりも狭い
第4のゲート幅を有する2個の小型nチャンネルトラン
ジスタを含んでいる基本セル。
て、前記大型CMOSサイトの各々が、前記第2のゲー
ト幅の2個のnチャンネルトランジスタ、前記第3のゲ
ート幅よりも広い第5のゲート幅の2個のpチャンネル
トランジスタ、前記第4のゲート幅の2個のnチャンネ
ルトランジスタ、および前記第3のゲート幅よりも狭い
第6のゲート幅の2個のpチャンネルトランジスタを含
んでいる基本セル。
て、前記第1のゲート幅が前記第3のゲート幅に等し
く、前記第2のゲート幅が前記第5のゲート幅に等しい
基本セル。
て、更に、前記第1の複数個のCMOSサイト間に複数
個の横方向の接続を含むが、縦方向には接続を含まず、
また前記CMOSサイトと前記少なくとも1個のバイポ
ーラサイトとの間に複数個の縦方向接続を含む基本セ
ル。
て、前記バイポーラサイトが少なくとも1個のバイポー
ラトランジスタと少なくとも1個のCMOSインバータ
とを含んでいる基本セル。
て、前記少なくとも2つの行のうちの第1の行の中にあ
る前記CMOSサイトが前記少なくとも2つの行のうち
の第2の行の中にあるCMOSサイトを反転したもので
ある基本セル。
て、CMOS基本セル用に開発されたマクロが前記基本
セルに対しても機能できるようになった基本セル。
て、バイポーラサイト対CMOSサイトの比が1対4で
ある基本セル。
イ基本セルが開示されている。好適基本セルは2行のC
MOSサイトを含む。各行は小型のCMOSサイトCS
と大型のCMOSサイトCLとを含む。小型CMOSサ
イトCS中のトランジスタゲートは大型CMOSサイト
CL中のトランジスタゲートよりも狭い。好ましくは、
CSサイトはCLサイトのトランジスタゲートの半分の
トランジスタゲートを含み、それによってCSサイトに
あるトランジスタゲートを並列接続することでCLサイ
トにあるトランジスタゲートと電気的に等価なものが構
成できるようになっている。
補型金属酸化物半導体(BiCMOS)基本セルの代表
的な一部分の平面図。
活用を許容するゲートアレイ基本セルの平面図。bは本
発明に従うCMOSゲートアレイ基本セルの平面図。c
は本発明に従うゲートアレイの平面図。
面図であって、半導体基板中に深いウエル領域が形成さ
れた段階を示す平面図。
面図であって、図6の構造の上に格子点パターンを重ね
合わせた平面図。
面図であって、モート領域が形成された段階を示す平面
図。
面図であって、モート領域に対するポリゲートおよびポ
リジャンパーの位置を示す平面図。
平面図であって、大型および小型CMOSセルのバイポ
ーラサイトに対する位置を示す平面図。
部分平面図であって、図10の金属/コンタクト/ビア
領域の詳細を示す平面図。bは製造段階にある本発明に
従う基本セルの部分平断面図であって、図10の金属/
コンタクト/ビア領域の詳細を示す断面図。
とのできる2入力NANDゲートマクロの平面図。bは
図12aに示された2入力NANDゲートの模式図。
する金属/コンタクト/ビアに相対的なパワーおよびア
ースのバスの平面図。
使用されるコンタクトの平面図。
のCMOS2入力排他的ORゲート用のマクロ平面図。
クロを実現するために用いる、コンタクト付きの金属配
線プログラメーション(programmation)
(図示の目的上、陰影で示してある)の平面図。
る2入力排他的ORゲートの模式図。
す模式図。
ために使用される2入力排他的ORマクロの平面図。
BiNMOSドライバーと一緒に使用されるパワーバス
を示す平面図。
BiNMOSドライバーの実現のための、コンタクトを
備えたMET1(陰影で示した)の平面図。
Claims (1)
- 【請求項1】 ゲートアレイ用の基本セルであって、 a.少なくとも1つの行の形に配置された複数個のCM
OSサイトであって、第1のゲート幅のトランジスタを
有する2つの小型CMOSサイトと、前記第1のゲート
幅よりも広い第2のゲート幅のトランジスタを有する2
つの大型CMOSサイトとを前記少なくとも1つの行の
うちの各々の行の中に含む複数個のCMOSサイト、を
含む基本セル。
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