JPH06204438A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06204438A JPH06204438A JP4349281A JP34928192A JPH06204438A JP H06204438 A JPH06204438 A JP H06204438A JP 4349281 A JP4349281 A JP 4349281A JP 34928192 A JP34928192 A JP 34928192A JP H06204438 A JPH06204438 A JP H06204438A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000010586 diagram Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 高いゲート使用率が得られる半導体装置を提
供することにある。 【構成】 半導体装置は、互いに大きさの等しい一対の
Ｎチャネル領域ＮとＰチャネル領域Ｐとを交互に配列さ
せて一連の領域パターン１０が形成されており、各領域
パターン１０が複数列に亘って敷き詰められた敷き詰め
タイプのものである。各領域パターン１０内では、所定
のＰチャネル領域Ｐと、このＰチャネル領域に続く一対
のＮチャネル領域Ｎとによって、各基本セル群ＢＣが選
択的に形成されている。そして、所定の基本セル群間に
は、Ｐチャネル領域Ｐ或いは一対のＮチャネル領域Ｎ
を、それぞれ配線領域２０ｐ、２０ｎとして割り当てた
ことを特徴とする。
供することにある。 【構成】 半導体装置は、互いに大きさの等しい一対の
Ｎチャネル領域ＮとＰチャネル領域Ｐとを交互に配列さ
せて一連の領域パターン１０が形成されており、各領域
パターン１０が複数列に亘って敷き詰められた敷き詰め
タイプのものである。各領域パターン１０内では、所定
のＰチャネル領域Ｐと、このＰチャネル領域に続く一対
のＮチャネル領域Ｎとによって、各基本セル群ＢＣが選
択的に形成されている。そして、所定の基本セル群間に
は、Ｐチャネル領域Ｐ或いは一対のＮチャネル領域Ｎ
を、それぞれ配線領域２０ｐ、２０ｎとして割り当てた
ことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特
に、Ｐチャネル領域とＮチャネル領域とが敷き詰められ
た敷き詰め型の半導体装置に関するものである。
に、Ｐチャネル領域とＮチャネル領域とが敷き詰められ
た敷き詰め型の半導体装置に関するものである。
【０００２】
【従来の技術】従来、この種のゲートアレイ方式の半導
体装置を製造する場合には、半導体ウエハ上に適当な不
純物を注入して、Ｐ型活性層３０ｐとＮ型活性層３０ｎ
とを規則正しく配列形成し、この各活性領域にそれぞれ
ゲート電極４０を形成しておく。この段階の半導体ウエ
ハが一般にマスタスライスと呼ばれている（図５（ｂ）
参照）。
体装置を製造する場合には、半導体ウエハ上に適当な不
純物を注入して、Ｐ型活性層３０ｐとＮ型活性層３０ｎ
とを規則正しく配列形成し、この各活性領域にそれぞれ
ゲート電極４０を形成しておく。この段階の半導体ウエ
ハが一般にマスタスライスと呼ばれている（図５（ｂ）
参照）。
【０００３】ここで、マスタスライスを構成するＰ型活
性層とＮ型活性層の一般的な配列状態を図５（ａ）に示
す。この図において、参照記号Ｐ及びＮで示す領域は、
Ｐチャネル形のトランジスタが形成されるＰチャネル領
域、及びＮチャネル形のトランジスタが形成されるＮチ
ャネル領域をそれぞれ表している。この例では、１つの
Ｐチャネル領域と大小１対のＮチャネル領域とで、１つ
の基本セルが形成される。なお、図中、参照記号ＢＣは
１つの基本セルが横一列に配列された基本セル群を示
す。
性層とＮ型活性層の一般的な配列状態を図５（ａ）に示
す。この図において、参照記号Ｐ及びＮで示す領域は、
Ｐチャネル形のトランジスタが形成されるＰチャネル領
域、及びＮチャネル形のトランジスタが形成されるＮチ
ャネル領域をそれぞれ表している。この例では、１つの
Ｐチャネル領域と大小１対のＮチャネル領域とで、１つ
の基本セルが形成される。なお、図中、参照記号ＢＣは
１つの基本セルが横一列に配列された基本セル群を示
す。
【０００４】図５（ｂ）に拡大して示すように、１つの
基本セルを構成する各領域の比率は、Ｐチャネル領域：
Ｎチャネル領域（大）：Ｎチャネル領域（小）が、おお
よそ１：１：0.5 程度となっている。この理由として、
例えばインバータ等を構成する場合には、大きなゲート
幅が必要であるため、Ｎチャネル領域（大）が必要とな
り、このＮチャネル領域（大）とＰチャネル領域とを利
用してＮＡＮＤ、ＮＯＲ等の簡単なゲートやフリップフ
ロップ等が形成される。一方、ＲＡＭなどを構成する場
合には、さらにトランスファーゲートが必要であるが、
このトランスファーゲートは、大きな駆動能力を必要と
しないため、面積効率の点からもＮチャネル領域（小）
が利用される。
基本セルを構成する各領域の比率は、Ｐチャネル領域：
Ｎチャネル領域（大）：Ｎチャネル領域（小）が、おお
よそ１：１：0.5 程度となっている。この理由として、
例えばインバータ等を構成する場合には、大きなゲート
幅が必要であるため、Ｎチャネル領域（大）が必要とな
り、このＮチャネル領域（大）とＰチャネル領域とを利
用してＮＡＮＤ、ＮＯＲ等の簡単なゲートやフリップフ
ロップ等が形成される。一方、ＲＡＭなどを構成する場
合には、さらにトランスファーゲートが必要であるが、
このトランスファーゲートは、大きな駆動能力を必要と
しないため、面積効率の点からもＮチャネル領域（小）
が利用される。
【０００５】
【発明が解決しようとする課題】このように、従来は１
つのＰチャネル領域と大小一対のＮチャネル領域とで１
つの基本セルが構成されるため、半導体ウエハ上におい
ても、この３つのチャネル領域の組み合せが１単位とし
て取り扱われていた。従って、配線領域を形成する場合
にも、図５（ａ）に斜線を施して示すように、１つの基
本セルが形成されるべき領域全体が割り当てられること
になり、この領域によって一連の配線領域２０を形成し
なければならなかった。通常、この配線領域２０は、各
基本セルの上下の両側に形成される場合が多く、このた
めゲート使用率を５０％以上に上げることは実質的に不
可能であった。
つのＰチャネル領域と大小一対のＮチャネル領域とで１
つの基本セルが構成されるため、半導体ウエハ上におい
ても、この３つのチャネル領域の組み合せが１単位とし
て取り扱われていた。従って、配線領域を形成する場合
にも、図５（ａ）に斜線を施して示すように、１つの基
本セルが形成されるべき領域全体が割り当てられること
になり、この領域によって一連の配線領域２０を形成し
なければならなかった。通常、この配線領域２０は、各
基本セルの上下の両側に形成される場合が多く、このた
めゲート使用率を５０％以上に上げることは実質的に不
可能であった。
【０００６】本発明はこのような課題を解決すべくなさ
れたものであり、その主目的は、高いゲート使用率が得
られる半導体装置を提供することにある。
れたものであり、その主目的は、高いゲート使用率が得
られる半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】そこで、本発明にかかる
半導体装置では、一対のＮチャネル領域を構成する各Ｎ
チャネル領域を互いに等しい大きさに形成し、その上で
この一対のＮチャネル領域とＰチャネル領域とを交互に
配列させて一連の領域パターンを形成する。そしてこの
領域パターンを複数列に亘って敷き詰めてマスタスライ
スを構成する。このように形成される各領域パターン内
では、所定のＰチャネル領域と、このＰチャネル領域に
続く一対のＮチャネル領域とによって、各基本セルが選
択的に形成されると共に、予め定められた基本セル間に
は、Ｐチャネル領域或いは一対のＮチャネル領域を残存
させることにより、この残存する各チャネル領域を配線
領域として構成する。
半導体装置では、一対のＮチャネル領域を構成する各Ｎ
チャネル領域を互いに等しい大きさに形成し、その上で
この一対のＮチャネル領域とＰチャネル領域とを交互に
配列させて一連の領域パターンを形成する。そしてこの
領域パターンを複数列に亘って敷き詰めてマスタスライ
スを構成する。このように形成される各領域パターン内
では、所定のＰチャネル領域と、このＰチャネル領域に
続く一対のＮチャネル領域とによって、各基本セルが選
択的に形成されると共に、予め定められた基本セル間に
は、Ｐチャネル領域或いは一対のＮチャネル領域を残存
させることにより、この残存する各チャネル領域を配線
領域として構成する。
【０００８】また、この一対のＮチャネル領域を構成す
る各Ｎチャネル領域は、互いに分離された少なくとも２
つの活性層を備えるものとして構成することもできる。
る各Ｎチャネル領域は、互いに分離された少なくとも２
つの活性層を備えるものとして構成することもできる。
【０００９】
【作用】配線領域としては、１つの基本セルが形成され
るべき領域全体を割り当てる必要はなく、Ｐチャネル領
域のみ、或いはＮチャネル領域のみを利用して配線領域
とすることができる。本発明では、一対のＮチャネル領
域を互いに等しい大きさに形成した上で、領域パターン
の対称性を考慮して、Ｐチャネル領域、或いはこの一対
のＮチャネル領域を配線領域とした。従って、例えば領
域パターン内で、Ｐ−Ｎ−Ｎ−Ｐ−Ｎ−Ｎ−Ｐの順に各
チャネル領域が形成されているとすると、このうち、中
央のＰチャネル領域を配線領域とすれば、その両側に、
「Ｐ−Ｎ−Ｎ」と「Ｎ−Ｎ−Ｐ」の基本セルが形成され
る。この結果、配線領域を境として同一構成の基本セル
が反転された状態で形成できることになる。これは、一
対のＮチャネル領域を配線領域とした場合も同様であ
る。
るべき領域全体を割り当てる必要はなく、Ｐチャネル領
域のみ、或いはＮチャネル領域のみを利用して配線領域
とすることができる。本発明では、一対のＮチャネル領
域を互いに等しい大きさに形成した上で、領域パターン
の対称性を考慮して、Ｐチャネル領域、或いはこの一対
のＮチャネル領域を配線領域とした。従って、例えば領
域パターン内で、Ｐ−Ｎ−Ｎ−Ｐ−Ｎ−Ｎ−Ｐの順に各
チャネル領域が形成されているとすると、このうち、中
央のＰチャネル領域を配線領域とすれば、その両側に、
「Ｐ−Ｎ−Ｎ」と「Ｎ−Ｎ−Ｐ」の基本セルが形成され
る。この結果、配線領域を境として同一構成の基本セル
が反転された状態で形成できることになる。これは、一
対のＮチャネル領域を配線領域とした場合も同様であ
る。
【００１０】従来では、このような領域パターンの対称
性がなかったために、配線領域として１基本セルを構成
する「Ｐ−Ｎ−Ｎ」の全領域を利用せざるを得なかった
が、このように対象性を持たせることにより、余分な配
線領域が不要となる。
性がなかったために、配線領域として１基本セルを構成
する「Ｐ−Ｎ−Ｎ」の全領域を利用せざるを得なかった
が、このように対象性を持たせることにより、余分な配
線領域が不要となる。
【００１１】
【実施例】以下、本発明の実施例を添付図面に基づいて
説明する。
説明する。
【００１２】図１（ａ）に、マスタスライスを構成する
各チャネル領域の配列状態を示す。参照記号Ｐ及びＮで
示す領域は、Ｐチャネル形のトランジスタが形成される
Ｐチャネル領域、及びＮチャネル形のトランジスタが形
成されるＮチャネル領域をそれぞれ表している。
各チャネル領域の配列状態を示す。参照記号Ｐ及びＮで
示す領域は、Ｐチャネル形のトランジスタが形成される
Ｐチャネル領域、及びＮチャネル形のトランジスタが形
成されるＮチャネル領域をそれぞれ表している。
【００１３】このマスタスライスは、Ｐチャネル領域
と、互いに大きさの等しい一対のＮチャネル領域とを交
互に配列して一連の領域パターン１０が形成されてお
り、この領域パターン１０が複数列に亘って敷き詰めら
れたいわゆる敷き詰め型（チャネルレス型）のマスタス
ライスが形成されている。
と、互いに大きさの等しい一対のＮチャネル領域とを交
互に配列して一連の領域パターン１０が形成されてお
り、この領域パターン１０が複数列に亘って敷き詰めら
れたいわゆる敷き詰め型（チャネルレス型）のマスタス
ライスが形成されている。
【００１４】このように、各Ｎチャネル領域を同一の大
きさに形成し対称性を持たせることにより、配線領域と
して、Ｐチャネル領域、或いは一対のＮチャネル領域を
割り当てることが可能となる。すなわち、図１（ａ）に
示すように、Ｐチャネル領域を配線領域２０ｐとして割
り当てた場合には、この両側の基本セルは、「Ｐ−Ｎ−
Ｎ」（ＢＣ1 側）、「Ｎ−Ｎ−Ｐ」（ＢＣ2 側）として
形成でき、互いに各チャネル領域の配列順が反転された
のみで、同一の構成の基本セルが形成できる。また、こ
の基本セル群ＢＣ2 の下側にも配線を施す場合には、一
対のＮチャネル領域を配線領域２０ｎとして割り当てる
ことにより、さらにこの下側に、引き続いて基本セル群
ＢＣ3 を「Ｐ−Ｎ−Ｎ」の配列順で形成できる。また、
基本セル上に施す配線パターンについても、基本セルが
反転された箇所では、配線パターンもそのまま反転させ
て利用すれば良く、配線設計も容易に行うことができ
る。
きさに形成し対称性を持たせることにより、配線領域と
して、Ｐチャネル領域、或いは一対のＮチャネル領域を
割り当てることが可能となる。すなわち、図１（ａ）に
示すように、Ｐチャネル領域を配線領域２０ｐとして割
り当てた場合には、この両側の基本セルは、「Ｐ−Ｎ−
Ｎ」（ＢＣ1 側）、「Ｎ−Ｎ−Ｐ」（ＢＣ2 側）として
形成でき、互いに各チャネル領域の配列順が反転された
のみで、同一の構成の基本セルが形成できる。また、こ
の基本セル群ＢＣ2 の下側にも配線を施す場合には、一
対のＮチャネル領域を配線領域２０ｎとして割り当てる
ことにより、さらにこの下側に、引き続いて基本セル群
ＢＣ3 を「Ｐ−Ｎ−Ｎ」の配列順で形成できる。また、
基本セル上に施す配線パターンについても、基本セルが
反転された箇所では、配線パターンもそのまま反転させ
て利用すれば良く、配線設計も容易に行うことができ
る。
【００１５】なお、通常、図１（ａ）に示すように、基
本セルと配線領域とを交互に形成する場合が多いが、図
１（ｂ）に示すように、基本セル群ＢＣ1 、ＢＣ2 を連
続して形成する場合もあり、かかる場合には、この下側
の一対のＮチャネル領域を配線領域２０ｎとして割り当
てればよい。結果的に、Ｐチャネル領域による配線領域
２０ｐと、Ｎチャネル領域による配線領域２０ｎとが交
互に形成されることになる。
本セルと配線領域とを交互に形成する場合が多いが、図
１（ｂ）に示すように、基本セル群ＢＣ1 、ＢＣ2 を連
続して形成する場合もあり、かかる場合には、この下側
の一対のＮチャネル領域を配線領域２０ｎとして割り当
てればよい。結果的に、Ｐチャネル領域による配線領域
２０ｐと、Ｎチャネル領域による配線領域２０ｎとが交
互に形成されることになる。
【００１６】また、各Ｎチャネル領域には対称な２つの
Ｎ型活性層３０ｎを形成し、各Ｎチャネル領域を同一構
造にすることが好ましい。具体的な構成を図２に示す。
図２は１つの基本セルを示し、Ｐチャネル領域には、一
対のゲート電極４０と、この一対のゲート電極４０を亘
る１つのＰ型活性層３０ｐとを形成している。また、Ｎ
チャネル領域には、互いに分離された２つのＮ型活性層
３０ｎを形成しており、各Ｎ型活性層３０ｎには一対の
ゲート電極４０をそれぞれ形成している。このように一
対のＮチャネル領域は同一の構成となっている。
Ｎ型活性層３０ｎを形成し、各Ｎチャネル領域を同一構
造にすることが好ましい。具体的な構成を図２に示す。
図２は１つの基本セルを示し、Ｐチャネル領域には、一
対のゲート電極４０と、この一対のゲート電極４０を亘
る１つのＰ型活性層３０ｐとを形成している。また、Ｎ
チャネル領域には、互いに分離された２つのＮ型活性層
３０ｎを形成しており、各Ｎ型活性層３０ｎには一対の
ゲート電極４０をそれぞれ形成している。このように一
対のＮチャネル領域は同一の構成となっている。
【００１７】このような構成とすることにより、１つの
基本セルで２ポートＲＡＭ（dual port RAM)を形成する
場合に極めて有効である。即ち、２ポートＲＡＭを形成
する場合、通常、端に位置するＮチャネル領域でトラン
スファーゲートが形成され、中央部に位置するＮチャネ
ル領域では、隣接するＰチャネル領域と共にフリップフ
ロップ回路の構成要素となるインバータが構成される。
従って、基本セルを構成する各チャネル領域の割り当て
に応じて、一対のＮチャネル領域のうち、いずれか一方
がインバータの構成要素となり、他方がトランスファー
ゲートを構成することになる。
基本セルで２ポートＲＡＭ（dual port RAM)を形成する
場合に極めて有効である。即ち、２ポートＲＡＭを形成
する場合、通常、端に位置するＮチャネル領域でトラン
スファーゲートが形成され、中央部に位置するＮチャネ
ル領域では、隣接するＰチャネル領域と共にフリップフ
ロップ回路の構成要素となるインバータが構成される。
従って、基本セルを構成する各チャネル領域の割り当て
に応じて、一対のＮチャネル領域のうち、いずれか一方
がインバータの構成要素となり、他方がトランスファー
ゲートを構成することになる。
【００１８】実際に配線を施し、２ポートＲＡＭを構成
した状態を図３に、また、この回路図を図４に示す。図
３において白抜きの四角は各活性層とＡｌ１層とのコン
タクト、黒抜きの四角はＡｌ１層とＡｌ２層とのコンタ
クトを示す。中央部に位置するＮチャネル領域では、こ
の領域に形成されるトランジスタのソース同士、及びド
レイン同士を共通に接続して構成している。このように
配線を施すことによって、分離形成された２つのＮ型活
性層３０ｎを一体的に利用でき、必要な駆動能力を得る
ことができる。一方、最下部に位置するＮチャネル領域
には、各ワード線Ｗ１，Ｗ２，バーＷ１，バーＷ２との
間に介在する計４個のトランスファーゲートが構成さ
れ、さらに、一対のゲート電極４０がビット線 bit1 ，
bit2とそれぞれ接続している。この図３では、各チャネ
ル領域の配列順が「Ｐ−Ｎ−Ｎ」の場合の配線パターン
を例示したが、配列順が「Ｎ−Ｎ−Ｐ」の場合には、こ
の配線パターンを反転すればそのまま利用できる。
した状態を図３に、また、この回路図を図４に示す。図
３において白抜きの四角は各活性層とＡｌ１層とのコン
タクト、黒抜きの四角はＡｌ１層とＡｌ２層とのコンタ
クトを示す。中央部に位置するＮチャネル領域では、こ
の領域に形成されるトランジスタのソース同士、及びド
レイン同士を共通に接続して構成している。このように
配線を施すことによって、分離形成された２つのＮ型活
性層３０ｎを一体的に利用でき、必要な駆動能力を得る
ことができる。一方、最下部に位置するＮチャネル領域
には、各ワード線Ｗ１，Ｗ２，バーＷ１，バーＷ２との
間に介在する計４個のトランスファーゲートが構成さ
れ、さらに、一対のゲート電極４０がビット線 bit1 ，
bit2とそれぞれ接続している。この図３では、各チャネ
ル領域の配列順が「Ｐ−Ｎ−Ｎ」の場合の配線パターン
を例示したが、配列順が「Ｎ−Ｎ−Ｐ」の場合には、こ
の配線パターンを反転すればそのまま利用できる。
【００１９】なお、図３に示す一対のＮチャネル領域
は、各チャネル領域の割り当てにより、この図には図示
されていないその下に位置するＰチャネル領域と基本セ
ルを構成する場合もある。このような場合には図３にお
ける中央部のＮチャネル領域でトランスファーゲートを
構成し、その下のＮチャネル領域は、さらにその下のＰ
チャネル領域と共にフリップフロップ回路を構成するこ
とになる。
は、各チャネル領域の割り当てにより、この図には図示
されていないその下に位置するＰチャネル領域と基本セ
ルを構成する場合もある。このような場合には図３にお
ける中央部のＮチャネル領域でトランスファーゲートを
構成し、その下のＮチャネル領域は、さらにその下のＰ
チャネル領域と共にフリップフロップ回路を構成するこ
とになる。
【００２０】本実施例では、図１（ａ），（ｂ）におい
て配線領域の形成例を示したが、一連のＰチャネル領
域、または、一連のＮチャネル領域対を配線領域に利用
するものであれば、この例に限定するものではない。ま
た、各チャネル領域に形成されるゲート数、分離形成さ
れる各活性層の数、及びこれらのレイアウトなども、図
示した例に限定するものではなく、任意に増減・変更す
ることができる。
て配線領域の形成例を示したが、一連のＰチャネル領
域、または、一連のＮチャネル領域対を配線領域に利用
するものであれば、この例に限定するものではない。ま
た、各チャネル領域に形成されるゲート数、分離形成さ
れる各活性層の数、及びこれらのレイアウトなども、図
示した例に限定するものではなく、任意に増減・変更す
ることができる。
【００２１】
【発明の効果】以上説明したように、本発明にかかる半
導体装置によれば、一対のＮチャネル領域を互いに等し
い大きさに形成しＰチャネル領域と交互に配列させたの
で、領域パターンを構成する各チャネル領域の配列に対
称性を持たせることができ、Ｐチャネル領域、或いは一
対のＮチャネル領域を配線領域として利用した場合に
も、この配線領域の前後に、基本セルの反転パターンが
それぞれ形成されることとなる。
導体装置によれば、一対のＮチャネル領域を互いに等し
い大きさに形成しＰチャネル領域と交互に配列させたの
で、領域パターンを構成する各チャネル領域の配列に対
称性を持たせることができ、Ｐチャネル領域、或いは一
対のＮチャネル領域を配線領域として利用した場合に
も、この配線領域の前後に、基本セルの反転パターンが
それぞれ形成されることとなる。
【００２２】従って、従来は、基本セルを構成する「Ｐ
−Ｎ−Ｎ」の全領域を配線領域として利用せざるを得な
かったが、本発明の構成によって余分な配線領域が不要
となり、ゲート使用率を向上でき、基本セルの高集積化
に大きく寄与するものである。また、基本セルに施す配
線パターンも反転させてそのまま利用することができる
ため、セル設計の容易化を図ることも可能となる。
−Ｎ−Ｎ」の全領域を配線領域として利用せざるを得な
かったが、本発明の構成によって余分な配線領域が不要
となり、ゲート使用率を向上でき、基本セルの高集積化
に大きく寄与するものである。また、基本セルに施す配
線パターンも反転させてそのまま利用することができる
ため、セル設計の容易化を図ることも可能となる。
【図面の簡単な説明】
【図１】（ａ）、（ｂ）は半導体ウエハ上に形成された
各チャネル領域の配列状態を示す平面図である。
各チャネル領域の配列状態を示す平面図である。
【図２】基本セルを形成する各チャネル領域の具体的構
成を示す平面図である。
成を示す平面図である。
【図３】基本セルに対し、２ポートＲＡＭを構成する配
線パターンを施した状態を示す平面図である。
線パターンを施した状態を示す平面図である。
【図４】２ポートＲＡＭの回路構成を示す回路図であ
る。
る。
【図５】（ａ）は半導体ウエハ上に形成された各チャネ
ル領域の従来の配列状態を示す平面図、（ｂ）は基本セ
ルを形成する従来のチャネル領域の具体的構成を示す平
面図である。
ル領域の従来の配列状態を示す平面図、（ｂ）は基本セ
ルを形成する従来のチャネル領域の具体的構成を示す平
面図である。
１０…領域パターン、２０ｐ、２０ｎ…配線領域、３０
ｐ…Ｐ型活性層、３０ｎ…Ｎ型活性層、４０…ゲート電
極、Ｐ…Ｐチャネル領域、Ｎ…Ｎチャネル領域。
ｐ…Ｐ型活性層、３０ｎ…Ｎ型活性層、４０…ゲート電
極、Ｐ…Ｐチャネル領域、Ｎ…Ｎチャネル領域。
Claims (2)
- 【請求項１】 Ｐチャネル領域と、互いに大きさの等し
い一対のＮチャネル領域とを交互に配列させて一連の領
域パターンが形成され、この領域パターンを複数列に亘
って敷き詰めて形成した敷き詰め型の半導体装置であっ
て、 前記各領域パターン内では、所定の前記Ｐチャネル領域
と、このＰチャネル領域に続く前記一対のＮチャネル領
域とによって、各基本セルが選択的に形成されており、
かつ、 予め定められた前記基本セル間には、前記Ｐチャネル領
域或いは前記一対のＮチャネル領域を残存させることに
より、この残存する各チャネル領域を配線領域としてな
る半導体装置。 - 【請求項２】 前記各Ｎチャネル領域は、互いに分離さ
れた少なくとも２つの活性層を有することを特徴とする
請求項１記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4349281A JPH06204438A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置 |
| US08/359,018 US5510636A (en) | 1992-12-28 | 1994-12-19 | Master-slice type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4349281A JPH06204438A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204438A true JPH06204438A (ja) | 1994-07-22 |
Family
ID=18402702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4349281A Pending JPH06204438A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5510636A (ja) |
| JP (1) | JPH06204438A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010074158A (ja) * | 2008-09-17 | 2010-04-02 | Taiwan Semiconductor Manufacturing Co Ltd | ローカルインタコネクトを備えた半導体装置 |
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|---|---|---|---|---|
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| US5612638A (en) * | 1994-08-17 | 1997-03-18 | Microunity Systems Engineering, Inc. | Time multiplexed ratioed logic |
| JP3180700B2 (ja) * | 1997-02-03 | 2001-06-25 | 日本電気株式会社 | 半導体集積回路装置 |
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| US6974978B1 (en) * | 1999-03-04 | 2005-12-13 | Intel Corporation | Gate array architecture |
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| JPH03231461A (ja) * | 1990-02-06 | 1991-10-15 | Nec Corp | ゲートアレイ用セル及び敷きつめ型ゲートアレイ用ｒｏｍマトリックス |
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| JPS63187647A (ja) * | 1987-01-29 | 1988-08-03 | Nec Corp | マスタ−スライス方式の半導体集積回路 |
| US4833088A (en) * | 1987-09-25 | 1989-05-23 | Miles Inc. | Reagent strip handling mechanism |
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1992
- 1992-12-28 JP JP4349281A patent/JPH06204438A/ja active Pending
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1994
- 1994-12-19 US US08/359,018 patent/US5510636A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5510636A (en) | 1996-04-23 |
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