JPH06204438A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06204438A JPH06204438A JP4349281A JP34928192A JPH06204438A JP H06204438 A JPH06204438 A JP H06204438A JP 4349281 A JP4349281 A JP 4349281A JP 34928192 A JP34928192 A JP 34928192A JP H06204438 A JPH06204438 A JP H06204438A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000010586 diagram Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 高いゲート使用率が得られる半導体装置を提
供することにある。 【構成】 半導体装置は、互いに大きさの等しい一対の
Nチャネル領域NとPチャネル領域Pとを交互に配列さ
せて一連の領域パターン10が形成されており、各領域
パターン10が複数列に亘って敷き詰められた敷き詰め
タイプのものである。各領域パターン10内では、所定
のPチャネル領域Pと、このPチャネル領域に続く一対
のNチャネル領域Nとによって、各基本セル群BCが選
択的に形成されている。そして、所定の基本セル群間に
は、Pチャネル領域P或いは一対のNチャネル領域N
を、それぞれ配線領域20p、20nとして割り当てた
ことを特徴とする。
供することにある。 【構成】 半導体装置は、互いに大きさの等しい一対の
Nチャネル領域NとPチャネル領域Pとを交互に配列さ
せて一連の領域パターン10が形成されており、各領域
パターン10が複数列に亘って敷き詰められた敷き詰め
タイプのものである。各領域パターン10内では、所定
のPチャネル領域Pと、このPチャネル領域に続く一対
のNチャネル領域Nとによって、各基本セル群BCが選
択的に形成されている。そして、所定の基本セル群間に
は、Pチャネル領域P或いは一対のNチャネル領域N
を、それぞれ配線領域20p、20nとして割り当てた
ことを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は半導体装置に関し、特
に、Pチャネル領域とNチャネル領域とが敷き詰められ
た敷き詰め型の半導体装置に関するものである。
に、Pチャネル領域とNチャネル領域とが敷き詰められ
た敷き詰め型の半導体装置に関するものである。
【0002】
【従来の技術】従来、この種のゲートアレイ方式の半導
体装置を製造する場合には、半導体ウエハ上に適当な不
純物を注入して、P型活性層30pとN型活性層30n
とを規則正しく配列形成し、この各活性領域にそれぞれ
ゲート電極40を形成しておく。この段階の半導体ウエ
ハが一般にマスタスライスと呼ばれている(図5(b)
参照)。
体装置を製造する場合には、半導体ウエハ上に適当な不
純物を注入して、P型活性層30pとN型活性層30n
とを規則正しく配列形成し、この各活性領域にそれぞれ
ゲート電極40を形成しておく。この段階の半導体ウエ
ハが一般にマスタスライスと呼ばれている(図5(b)
参照)。
【0003】ここで、マスタスライスを構成するP型活
性層とN型活性層の一般的な配列状態を図5(a)に示
す。この図において、参照記号P及びNで示す領域は、
Pチャネル形のトランジスタが形成されるPチャネル領
域、及びNチャネル形のトランジスタが形成されるNチ
ャネル領域をそれぞれ表している。この例では、1つの
Pチャネル領域と大小1対のNチャネル領域とで、1つ
の基本セルが形成される。なお、図中、参照記号BCは
1つの基本セルが横一列に配列された基本セル群を示
す。
性層とN型活性層の一般的な配列状態を図5(a)に示
す。この図において、参照記号P及びNで示す領域は、
Pチャネル形のトランジスタが形成されるPチャネル領
域、及びNチャネル形のトランジスタが形成されるNチ
ャネル領域をそれぞれ表している。この例では、1つの
Pチャネル領域と大小1対のNチャネル領域とで、1つ
の基本セルが形成される。なお、図中、参照記号BCは
1つの基本セルが横一列に配列された基本セル群を示
す。
【0004】図5(b)に拡大して示すように、1つの
基本セルを構成する各領域の比率は、Pチャネル領域:
Nチャネル領域(大):Nチャネル領域(小)が、おお
よそ1:1:0.5 程度となっている。この理由として、
例えばインバータ等を構成する場合には、大きなゲート
幅が必要であるため、Nチャネル領域(大)が必要とな
り、このNチャネル領域(大)とPチャネル領域とを利
用してNAND、NOR等の簡単なゲートやフリップフ
ロップ等が形成される。一方、RAMなどを構成する場
合には、さらにトランスファーゲートが必要であるが、
このトランスファーゲートは、大きな駆動能力を必要と
しないため、面積効率の点からもNチャネル領域(小)
が利用される。
基本セルを構成する各領域の比率は、Pチャネル領域:
Nチャネル領域(大):Nチャネル領域(小)が、おお
よそ1:1:0.5 程度となっている。この理由として、
例えばインバータ等を構成する場合には、大きなゲート
幅が必要であるため、Nチャネル領域(大)が必要とな
り、このNチャネル領域(大)とPチャネル領域とを利
用してNAND、NOR等の簡単なゲートやフリップフ
ロップ等が形成される。一方、RAMなどを構成する場
合には、さらにトランスファーゲートが必要であるが、
このトランスファーゲートは、大きな駆動能力を必要と
しないため、面積効率の点からもNチャネル領域(小)
が利用される。
【0005】
【発明が解決しようとする課題】このように、従来は1
つのPチャネル領域と大小一対のNチャネル領域とで1
つの基本セルが構成されるため、半導体ウエハ上におい
ても、この3つのチャネル領域の組み合せが1単位とし
て取り扱われていた。従って、配線領域を形成する場合
にも、図5(a)に斜線を施して示すように、1つの基
本セルが形成されるべき領域全体が割り当てられること
になり、この領域によって一連の配線領域20を形成し
なければならなかった。通常、この配線領域20は、各
基本セルの上下の両側に形成される場合が多く、このた
めゲート使用率を50%以上に上げることは実質的に不
可能であった。
つのPチャネル領域と大小一対のNチャネル領域とで1
つの基本セルが構成されるため、半導体ウエハ上におい
ても、この3つのチャネル領域の組み合せが1単位とし
て取り扱われていた。従って、配線領域を形成する場合
にも、図5(a)に斜線を施して示すように、1つの基
本セルが形成されるべき領域全体が割り当てられること
になり、この領域によって一連の配線領域20を形成し
なければならなかった。通常、この配線領域20は、各
基本セルの上下の両側に形成される場合が多く、このた
めゲート使用率を50%以上に上げることは実質的に不
可能であった。
【0006】本発明はこのような課題を解決すべくなさ
れたものであり、その主目的は、高いゲート使用率が得
られる半導体装置を提供することにある。
れたものであり、その主目的は、高いゲート使用率が得
られる半導体装置を提供することにある。
【0007】
【課題を解決するための手段】そこで、本発明にかかる
半導体装置では、一対のNチャネル領域を構成する各N
チャネル領域を互いに等しい大きさに形成し、その上で
この一対のNチャネル領域とPチャネル領域とを交互に
配列させて一連の領域パターンを形成する。そしてこの
領域パターンを複数列に亘って敷き詰めてマスタスライ
スを構成する。このように形成される各領域パターン内
では、所定のPチャネル領域と、このPチャネル領域に
続く一対のNチャネル領域とによって、各基本セルが選
択的に形成されると共に、予め定められた基本セル間に
は、Pチャネル領域或いは一対のNチャネル領域を残存
させることにより、この残存する各チャネル領域を配線
領域として構成する。
半導体装置では、一対のNチャネル領域を構成する各N
チャネル領域を互いに等しい大きさに形成し、その上で
この一対のNチャネル領域とPチャネル領域とを交互に
配列させて一連の領域パターンを形成する。そしてこの
領域パターンを複数列に亘って敷き詰めてマスタスライ
スを構成する。このように形成される各領域パターン内
では、所定のPチャネル領域と、このPチャネル領域に
続く一対のNチャネル領域とによって、各基本セルが選
択的に形成されると共に、予め定められた基本セル間に
は、Pチャネル領域或いは一対のNチャネル領域を残存
させることにより、この残存する各チャネル領域を配線
領域として構成する。
【0008】また、この一対のNチャネル領域を構成す
る各Nチャネル領域は、互いに分離された少なくとも2
つの活性層を備えるものとして構成することもできる。
る各Nチャネル領域は、互いに分離された少なくとも2
つの活性層を備えるものとして構成することもできる。
【0009】
【作用】配線領域としては、1つの基本セルが形成され
るべき領域全体を割り当てる必要はなく、Pチャネル領
域のみ、或いはNチャネル領域のみを利用して配線領域
とすることができる。本発明では、一対のNチャネル領
域を互いに等しい大きさに形成した上で、領域パターン
の対称性を考慮して、Pチャネル領域、或いはこの一対
のNチャネル領域を配線領域とした。従って、例えば領
域パターン内で、P−N−N−P−N−N−Pの順に各
チャネル領域が形成されているとすると、このうち、中
央のPチャネル領域を配線領域とすれば、その両側に、
「P−N−N」と「N−N−P」の基本セルが形成され
る。この結果、配線領域を境として同一構成の基本セル
が反転された状態で形成できることになる。これは、一
対のNチャネル領域を配線領域とした場合も同様であ
る。
るべき領域全体を割り当てる必要はなく、Pチャネル領
域のみ、或いはNチャネル領域のみを利用して配線領域
とすることができる。本発明では、一対のNチャネル領
域を互いに等しい大きさに形成した上で、領域パターン
の対称性を考慮して、Pチャネル領域、或いはこの一対
のNチャネル領域を配線領域とした。従って、例えば領
域パターン内で、P−N−N−P−N−N−Pの順に各
チャネル領域が形成されているとすると、このうち、中
央のPチャネル領域を配線領域とすれば、その両側に、
「P−N−N」と「N−N−P」の基本セルが形成され
る。この結果、配線領域を境として同一構成の基本セル
が反転された状態で形成できることになる。これは、一
対のNチャネル領域を配線領域とした場合も同様であ
る。
【0010】従来では、このような領域パターンの対称
性がなかったために、配線領域として1基本セルを構成
する「P−N−N」の全領域を利用せざるを得なかった
が、このように対象性を持たせることにより、余分な配
線領域が不要となる。
性がなかったために、配線領域として1基本セルを構成
する「P−N−N」の全領域を利用せざるを得なかった
が、このように対象性を持たせることにより、余分な配
線領域が不要となる。
【0011】
【実施例】以下、本発明の実施例を添付図面に基づいて
説明する。
説明する。
【0012】図1(a)に、マスタスライスを構成する
各チャネル領域の配列状態を示す。参照記号P及びNで
示す領域は、Pチャネル形のトランジスタが形成される
Pチャネル領域、及びNチャネル形のトランジスタが形
成されるNチャネル領域をそれぞれ表している。
各チャネル領域の配列状態を示す。参照記号P及びNで
示す領域は、Pチャネル形のトランジスタが形成される
Pチャネル領域、及びNチャネル形のトランジスタが形
成されるNチャネル領域をそれぞれ表している。
【0013】このマスタスライスは、Pチャネル領域
と、互いに大きさの等しい一対のNチャネル領域とを交
互に配列して一連の領域パターン10が形成されてお
り、この領域パターン10が複数列に亘って敷き詰めら
れたいわゆる敷き詰め型(チャネルレス型)のマスタス
ライスが形成されている。
と、互いに大きさの等しい一対のNチャネル領域とを交
互に配列して一連の領域パターン10が形成されてお
り、この領域パターン10が複数列に亘って敷き詰めら
れたいわゆる敷き詰め型(チャネルレス型)のマスタス
ライスが形成されている。
【0014】このように、各Nチャネル領域を同一の大
きさに形成し対称性を持たせることにより、配線領域と
して、Pチャネル領域、或いは一対のNチャネル領域を
割り当てることが可能となる。すなわち、図1(a)に
示すように、Pチャネル領域を配線領域20pとして割
り当てた場合には、この両側の基本セルは、「P−N−
N」(BC1 側)、「N−N−P」(BC2 側)として
形成でき、互いに各チャネル領域の配列順が反転された
のみで、同一の構成の基本セルが形成できる。また、こ
の基本セル群BC2 の下側にも配線を施す場合には、一
対のNチャネル領域を配線領域20nとして割り当てる
ことにより、さらにこの下側に、引き続いて基本セル群
BC3 を「P−N−N」の配列順で形成できる。また、
基本セル上に施す配線パターンについても、基本セルが
反転された箇所では、配線パターンもそのまま反転させ
て利用すれば良く、配線設計も容易に行うことができ
る。
きさに形成し対称性を持たせることにより、配線領域と
して、Pチャネル領域、或いは一対のNチャネル領域を
割り当てることが可能となる。すなわち、図1(a)に
示すように、Pチャネル領域を配線領域20pとして割
り当てた場合には、この両側の基本セルは、「P−N−
N」(BC1 側)、「N−N−P」(BC2 側)として
形成でき、互いに各チャネル領域の配列順が反転された
のみで、同一の構成の基本セルが形成できる。また、こ
の基本セル群BC2 の下側にも配線を施す場合には、一
対のNチャネル領域を配線領域20nとして割り当てる
ことにより、さらにこの下側に、引き続いて基本セル群
BC3 を「P−N−N」の配列順で形成できる。また、
基本セル上に施す配線パターンについても、基本セルが
反転された箇所では、配線パターンもそのまま反転させ
て利用すれば良く、配線設計も容易に行うことができ
る。
【0015】なお、通常、図1(a)に示すように、基
本セルと配線領域とを交互に形成する場合が多いが、図
1(b)に示すように、基本セル群BC1 、BC2 を連
続して形成する場合もあり、かかる場合には、この下側
の一対のNチャネル領域を配線領域20nとして割り当
てればよい。結果的に、Pチャネル領域による配線領域
20pと、Nチャネル領域による配線領域20nとが交
互に形成されることになる。
本セルと配線領域とを交互に形成する場合が多いが、図
1(b)に示すように、基本セル群BC1 、BC2 を連
続して形成する場合もあり、かかる場合には、この下側
の一対のNチャネル領域を配線領域20nとして割り当
てればよい。結果的に、Pチャネル領域による配線領域
20pと、Nチャネル領域による配線領域20nとが交
互に形成されることになる。
【0016】また、各Nチャネル領域には対称な2つの
N型活性層30nを形成し、各Nチャネル領域を同一構
造にすることが好ましい。具体的な構成を図2に示す。
図2は1つの基本セルを示し、Pチャネル領域には、一
対のゲート電極40と、この一対のゲート電極40を亘
る1つのP型活性層30pとを形成している。また、N
チャネル領域には、互いに分離された2つのN型活性層
30nを形成しており、各N型活性層30nには一対の
ゲート電極40をそれぞれ形成している。このように一
対のNチャネル領域は同一の構成となっている。
N型活性層30nを形成し、各Nチャネル領域を同一構
造にすることが好ましい。具体的な構成を図2に示す。
図2は1つの基本セルを示し、Pチャネル領域には、一
対のゲート電極40と、この一対のゲート電極40を亘
る1つのP型活性層30pとを形成している。また、N
チャネル領域には、互いに分離された2つのN型活性層
30nを形成しており、各N型活性層30nには一対の
ゲート電極40をそれぞれ形成している。このように一
対のNチャネル領域は同一の構成となっている。
【0017】このような構成とすることにより、1つの
基本セルで2ポートRAM(dual port RAM)を形成する
場合に極めて有効である。即ち、2ポートRAMを形成
する場合、通常、端に位置するNチャネル領域でトラン
スファーゲートが形成され、中央部に位置するNチャネ
ル領域では、隣接するPチャネル領域と共にフリップフ
ロップ回路の構成要素となるインバータが構成される。
従って、基本セルを構成する各チャネル領域の割り当て
に応じて、一対のNチャネル領域のうち、いずれか一方
がインバータの構成要素となり、他方がトランスファー
ゲートを構成することになる。
基本セルで2ポートRAM(dual port RAM)を形成する
場合に極めて有効である。即ち、2ポートRAMを形成
する場合、通常、端に位置するNチャネル領域でトラン
スファーゲートが形成され、中央部に位置するNチャネ
ル領域では、隣接するPチャネル領域と共にフリップフ
ロップ回路の構成要素となるインバータが構成される。
従って、基本セルを構成する各チャネル領域の割り当て
に応じて、一対のNチャネル領域のうち、いずれか一方
がインバータの構成要素となり、他方がトランスファー
ゲートを構成することになる。
【0018】実際に配線を施し、2ポートRAMを構成
した状態を図3に、また、この回路図を図4に示す。図
3において白抜きの四角は各活性層とAl1層とのコン
タクト、黒抜きの四角はAl1層とAl2層とのコンタ
クトを示す。中央部に位置するNチャネル領域では、こ
の領域に形成されるトランジスタのソース同士、及びド
レイン同士を共通に接続して構成している。このように
配線を施すことによって、分離形成された2つのN型活
性層30nを一体的に利用でき、必要な駆動能力を得る
ことができる。一方、最下部に位置するNチャネル領域
には、各ワード線W1,W2,バーW1,バーW2との
間に介在する計4個のトランスファーゲートが構成さ
れ、さらに、一対のゲート電極40がビット線 bit1 ,
bit2とそれぞれ接続している。この図3では、各チャネ
ル領域の配列順が「P−N−N」の場合の配線パターン
を例示したが、配列順が「N−N−P」の場合には、こ
の配線パターンを反転すればそのまま利用できる。
した状態を図3に、また、この回路図を図4に示す。図
3において白抜きの四角は各活性層とAl1層とのコン
タクト、黒抜きの四角はAl1層とAl2層とのコンタ
クトを示す。中央部に位置するNチャネル領域では、こ
の領域に形成されるトランジスタのソース同士、及びド
レイン同士を共通に接続して構成している。このように
配線を施すことによって、分離形成された2つのN型活
性層30nを一体的に利用でき、必要な駆動能力を得る
ことができる。一方、最下部に位置するNチャネル領域
には、各ワード線W1,W2,バーW1,バーW2との
間に介在する計4個のトランスファーゲートが構成さ
れ、さらに、一対のゲート電極40がビット線 bit1 ,
bit2とそれぞれ接続している。この図3では、各チャネ
ル領域の配列順が「P−N−N」の場合の配線パターン
を例示したが、配列順が「N−N−P」の場合には、こ
の配線パターンを反転すればそのまま利用できる。
【0019】なお、図3に示す一対のNチャネル領域
は、各チャネル領域の割り当てにより、この図には図示
されていないその下に位置するPチャネル領域と基本セ
ルを構成する場合もある。このような場合には図3にお
ける中央部のNチャネル領域でトランスファーゲートを
構成し、その下のNチャネル領域は、さらにその下のP
チャネル領域と共にフリップフロップ回路を構成するこ
とになる。
は、各チャネル領域の割り当てにより、この図には図示
されていないその下に位置するPチャネル領域と基本セ
ルを構成する場合もある。このような場合には図3にお
ける中央部のNチャネル領域でトランスファーゲートを
構成し、その下のNチャネル領域は、さらにその下のP
チャネル領域と共にフリップフロップ回路を構成するこ
とになる。
【0020】本実施例では、図1(a),(b)におい
て配線領域の形成例を示したが、一連のPチャネル領
域、または、一連のNチャネル領域対を配線領域に利用
するものであれば、この例に限定するものではない。ま
た、各チャネル領域に形成されるゲート数、分離形成さ
れる各活性層の数、及びこれらのレイアウトなども、図
示した例に限定するものではなく、任意に増減・変更す
ることができる。
て配線領域の形成例を示したが、一連のPチャネル領
域、または、一連のNチャネル領域対を配線領域に利用
するものであれば、この例に限定するものではない。ま
た、各チャネル領域に形成されるゲート数、分離形成さ
れる各活性層の数、及びこれらのレイアウトなども、図
示した例に限定するものではなく、任意に増減・変更す
ることができる。
【0021】
【発明の効果】以上説明したように、本発明にかかる半
導体装置によれば、一対のNチャネル領域を互いに等し
い大きさに形成しPチャネル領域と交互に配列させたの
で、領域パターンを構成する各チャネル領域の配列に対
称性を持たせることができ、Pチャネル領域、或いは一
対のNチャネル領域を配線領域として利用した場合に
も、この配線領域の前後に、基本セルの反転パターンが
それぞれ形成されることとなる。
導体装置によれば、一対のNチャネル領域を互いに等し
い大きさに形成しPチャネル領域と交互に配列させたの
で、領域パターンを構成する各チャネル領域の配列に対
称性を持たせることができ、Pチャネル領域、或いは一
対のNチャネル領域を配線領域として利用した場合に
も、この配線領域の前後に、基本セルの反転パターンが
それぞれ形成されることとなる。
【0022】従って、従来は、基本セルを構成する「P
−N−N」の全領域を配線領域として利用せざるを得な
かったが、本発明の構成によって余分な配線領域が不要
となり、ゲート使用率を向上でき、基本セルの高集積化
に大きく寄与するものである。また、基本セルに施す配
線パターンも反転させてそのまま利用することができる
ため、セル設計の容易化を図ることも可能となる。
−N−N」の全領域を配線領域として利用せざるを得な
かったが、本発明の構成によって余分な配線領域が不要
となり、ゲート使用率を向上でき、基本セルの高集積化
に大きく寄与するものである。また、基本セルに施す配
線パターンも反転させてそのまま利用することができる
ため、セル設計の容易化を図ることも可能となる。
【図面の簡単な説明】
【図1】(a)、(b)は半導体ウエハ上に形成された
各チャネル領域の配列状態を示す平面図である。
各チャネル領域の配列状態を示す平面図である。
【図2】基本セルを形成する各チャネル領域の具体的構
成を示す平面図である。
成を示す平面図である。
【図3】基本セルに対し、2ポートRAMを構成する配
線パターンを施した状態を示す平面図である。
線パターンを施した状態を示す平面図である。
【図4】2ポートRAMの回路構成を示す回路図であ
る。
る。
【図5】(a)は半導体ウエハ上に形成された各チャネ
ル領域の従来の配列状態を示す平面図、(b)は基本セ
ルを形成する従来のチャネル領域の具体的構成を示す平
面図である。
ル領域の従来の配列状態を示す平面図、(b)は基本セ
ルを形成する従来のチャネル領域の具体的構成を示す平
面図である。
10…領域パターン、20p、20n…配線領域、30
p…P型活性層、30n…N型活性層、40…ゲート電
極、P…Pチャネル領域、N…Nチャネル領域。
p…P型活性層、30n…N型活性層、40…ゲート電
極、P…Pチャネル領域、N…Nチャネル領域。
Claims (2)
- 【請求項1】 Pチャネル領域と、互いに大きさの等し
い一対のNチャネル領域とを交互に配列させて一連の領
域パターンが形成され、この領域パターンを複数列に亘
って敷き詰めて形成した敷き詰め型の半導体装置であっ
て、 前記各領域パターン内では、所定の前記Pチャネル領域
と、このPチャネル領域に続く前記一対のNチャネル領
域とによって、各基本セルが選択的に形成されており、
かつ、 予め定められた前記基本セル間には、前記Pチャネル領
域或いは前記一対のNチャネル領域を残存させることに
より、この残存する各チャネル領域を配線領域としてな
る半導体装置。 - 【請求項2】 前記各Nチャネル領域は、互いに分離さ
れた少なくとも2つの活性層を有することを特徴とする
請求項1記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4349281A JPH06204438A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置 |
US08/359,018 US5510636A (en) | 1992-12-28 | 1994-12-19 | Master-slice type semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4349281A JPH06204438A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置 |
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JPH06204438A true JPH06204438A (ja) | 1994-07-22 |
Family
ID=18402702
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4349281A Pending JPH06204438A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置 |
Country Status (2)
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---|---|
US (1) | US5510636A (ja) |
JP (1) | JPH06204438A (ja) |
Cited By (1)
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- 1992-12-28 JP JP4349281A patent/JPH06204438A/ja active Pending
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1994
- 1994-12-19 US US08/359,018 patent/US5510636A/en not_active Expired - Fee Related
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US5510636A (en) | 1996-04-23 |
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