JPS5890758A - 相補形集積回路装置 - Google Patents

相補形集積回路装置

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JPS5890758A
JPS5890758A JP56191091A JP19109181A JPS5890758A JP S5890758 A JPS5890758 A JP S5890758A JP 56191091 A JP56191091 A JP 56191091A JP 19109181 A JP19109181 A JP 19109181A JP S5890758 A JPS5890758 A JP S5890758A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、マスクスライス形集積回路に関し、特に内部
ゲート領域の構成方法に関するものであるっ マスクスライス形集積回路は、それを構成する半導体装
置により、モス杉とバイポーラ形に分類される。マスク
スライス形集積回路においても、その中でも、高集積化
された時に問題となる消費電力の点で長所のある相補形
モス（ｃＭＯ８と呼ぶ）で構成されたＣＭＯＢマスタス
ライス形集積形路積回路になりつつある。
第１図は、マスタスライス杉果槓回路において、一般的
に採用されるチップ構造を示すものである。１１〜１４
Ｉｒｉ周辺ブロック、２１〜２４ｔｆｉ内部ゲート領域
、３１〜３３は配線帯である。内部ゲート領域には、ト
ランジスタ寺の回路素子が規則的に配置されており、コ
ンタクトホールや配線を形成することにより、６撞の論
理ゲートが構成される。％２図に、第１図に示した内部
ゲート領域２２近傍の拡大図を示１．た。第２図におい
て、２２は内部ゲート領域、３１．３２はそれに隣接す
る配線帯、１０ｔ）、９ｏは配線帯３１　、３２におい
て、縦配線が置かれる位置（縦格子と呼ぶことにする）
を示すもの、１ｏは内部ゲート領域に構成された論理ゲ
ート、４１〜４４は論理ゲート１０の入出力端子に接続
された縦配線である。第２図に示すように、論理ゲート
の入出力端子と配線帯内の配線は、縦配線により接続さ
れること、縦配線は縦格子に乗っていること、縦格子間
隔は一定であることは通常である。
本発明は、高集積化を目的とした内部ゲート領域の構成
方法に関するものであるが、高集積化の一方法は、論理
ゲートの内部ゲート領域における、論理ゲートの入出力
端子数で決まり、その最小幅は（縦格子間隔）×（人出
カ端子数）になるっここで、従来のＣＭＯＳマスクスラ
イス杉果槓における内部ゲート領域の一例（Ｍ　、Ａｓ
ｈθｄａ　５ａｔａｊ−１ｌｌＡ３ＱＱ−Ｇａｔｅ　Ｃ
ＭＯＢ　Ｍａｓｔｅｒｓｌｉｃｅ　ＬＳＩ〃、ｐｒｏｃ
ｅｅｄｉｎｇｓＯｆｔｈｅ　１１ｔｎ　Ｃｏｎｆｅｒｅ
ｎｃｅ　ｏｎｓｏｉｉｄａｔａｔｅ　ｆ）ｅｖｉｃｅ　
ＰＰ。
２υ３〜２０６） について、ｔＳ２明する。第３〜８図に、従来の内部ゲ
ート領域を示す。第３図において、２２は内部ゲート領
域、３１，３３１／ｉそれに隣接する配線帯、４１〜４
２Ｈｐ及びＮチャネルトランジスタのゲート、６１．６
２　　はＰチャネルトランジスタのソース・ドレイン領
域、８１，８２　ｇ／′ｉＮチャネルトランジスタのソ
ース・ドレイン領域、５１〜５３　ＦｉＰチャネルトラ
ンジスタの基板と電気的に導電している基板接続用領域
、７１〜７３　Ｉｒ１Ｎチヤネルトランジスタの基板接
続用領域、９１〜９９及び１０１〜１０９は配置３１．
３２にオｉ’ｊる縦格子である。
また、第３図に示す＋Ｖ　−ＩＶ、Ｖ−Ｖ、ト」、ト」
、ｖｌ　−Ｖｍ　ｉｃおける断面図を、Ｎ形りエル・シ
リコンゲート０ＭＯ８構造を例として、第４．５．６．
７．８図に示す。第４〜８図において、４１〜４４／ｒ
ｉ’Ｐ及びＮチャネルトランジスタのゲートポリシリコ
ン、６１，４６２はＰチャネルトランジスタのソース・
ドレイン拡散領域、８１．８２はＮチャネルトランジス
タのソース・ドレイン拡散領域、２０３１１’ｊ　Ｎチ
ャネルトランジスタの基板としてのＰ杉シリコン基板、
加２はＰチャネルトランジスタの基板としてのＮ形りエ
ル拡散領域、５１〜５３ばＰチャネルトランジスタの基
板ＣＮＮツクエル拡散領域に同じ４′ｉＩｔ形の拡散領
域、７１〜７３はＮチャネルトランジスタの基板（Ｐ形
シリコン基板）に同じ導電形の拡散領域、２０１は素子
間分離用の厚い酸化膜、２０４はダート酸化膜である。
！４９図は、第３図に示した内部ゲート領域に、論理ゲ
ート、例として第１０図に示す１１１．１１２．１１３
を人力端子とし、１１４を出力端子とする３人力Ｎ０Ｒ
（３ＮＯＲと略記する）を構成した場合の配線と第３図
に示した各領域との接続を模式的に示したものである。
第９図において、１１１〜１１８は自己線で、配線上の
黒丸は、その下の領域と配線が接続されていることを示
す。第９図において、１１１〜１１４は、３Ｎｏｉｔ人
出力端子（内部領域内）と配線帯内の配線を接続するた
めの縦配線であり、１１７は正電源配線、１１８は接地
電源配線である。
第９図に示した３ＮＯＲの幅は、少なくとも６裕 本の縦格子（縦波子１０２〜１０７）Ｋ広がっており、
４本の入出力端子数から求められる最小幅より大きい。
これは、縦格子番号ＩＬ１３　、１０５　　の縦格子を
、３ＮＯＲの入出力配線として使用できるように、内部
ゲート領域が構成されていないためである。さらに、具
体的に言えば、縦格子１０３．１０５　に対応する内部
ゲート領域に、トランジスタのゲートあるいはドレイン
領域が無いことが理由である。
本発明は、上記従来のＣＭＯＳマスタスライスにおける
欠点を除去し、高集積化に向（ＣＭＯＳマスタスライス
形集積回路を提釆するものである。
本発明の一実施例を第１１〜１７図に示す。第１１図に
、本発明を実施した内部ゲート領域２２とそれに隣接す
る配線帯３１．３２を示した。内部ゲート領域において
、４１〜４８けＰチャネルトランジスタのゲート、１４
１〜１４８はＮチャネルトランジスタのゲート、６ＵＨ
Ｐチャネルトランジスタのソース・ドレイン領域、８ｏ
ばＮチャネルトランジスタのソース・トレイン領域、５
１〜５８はＰチャネルトランジスタの基板接続用領域、
７１〜７８はＮチャネルトランジスタの基板接続用領域
、９１〜９８，１０１〜１０８け配線帯３１．３２　　
における縦格子である。
盪た、第１１図に示すＪ−ＸＩ、　Ｍｌ　−Ｍｌ　、Ｘ
＋Ｖ　−（ｆｆＫＶ−ＸＶ、ＸＶＩ−ＸＶＩにおける断
面図を、Ｎ形りエル・シリコンゲートＣ，Ｍ　ＯＳ構造
を例として、第１２．１３．１４，１５．１６図に示す
。Ｐ形りエル及びアルミゲート０ＭＯ８構造でも、下に
述べる本発明の幼果は失われない。第１２〜１６図にお
いて、４１〜４８はＰチャネルトランジスタのゲート、
１４１〜１４８はＮチャネルトランジスタのゲート、６
０はＰチャネルトランジスタのソース・ドレイン拡散領
域、８０ＨＮチヤネルトランジスタのソース・ドレイン
拡散領域、２０３はＮチャネルトランジスタの基板とし
てのＰ形シリコン基板、２０２　ＨＰチャネルトランジ
スタの基板としてのＮ形りエル拡散領域、５１４８はＰ
チャネルトランジスタの基板（Ｎ形りエル拡散領域）に
同じ導電形の拡散領域、７１〜７８はＮチャネルトラン
ジスタの基板（Ｐ形シリコン基板）に同じ導電形の拡散
領域、２０１は素子間分離用の厚い酸化膜、２０４はゲ
ート酸化膜である。
すなわち、第１１図ないし第１６図から明らかなように
本実施例における相補形集積回路は、ＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯＳトランジスタの一対を
有する領域（単位セルと呼ぶことにする）を隣接して配
置することによって得られる内部ゲート領域２２とそれ
に隣接する配線帯３１．３２を少なくとも１個以上持つ
ゲートアレイ構造を一部に持ち、上記単位セルの幅と配
線帯における内部ゲート領域に垂直方向の配線ピッチが
一致するようにした構成および単位セル毎に、上記Ｐチ
ャネルＭＯ８）ランジスタの近傍に、トランジスタの基
板に正電源゛電位を供給するだめの領域５１〜５８と、
上記ＮチャネルＭＯ８）ランジスタの近傍に、トランジ
スタの基板に接地電源電位を供給するための領域７１〜
７８を設けた構成に特徴がある。
第１７図は、第１１図に示した内部ゲート領域において
、第１０図に示す３ＮＯＲを構成した場合の配線と第１
１図に示した各領域との接続を模式的に示したものであ
るっ第１７図に一ヘ、１１１〜１１８は配線で、配線上
の黒丸印は、第１１図に示した各領域との接続を衆わし
ている。１１１〜１１４は３ＮＯＲの入出力配線で、１
１７は正電源配線、１１８は接地電源配線である。
第１７図に示した３ＮＯＲの幅は、４個の縦格子間隔（
縦格子１０１〜１０４）であり、入出力端子数から求め
られる最小幅に等しい。これは、配線帯の総ての縦格子
を、内部ゲート領域に構成される論理ゲートの入出力配
線用として使用できるためである。、さらに、具体的に
表現すれば、禰ての縦格子に対応した内部ゲート領域内
の位置に、トランジスタのゲート及びドレインが配置さ
れているため、縦格子上の配線は、内部ゲート領域内の
トランジスタのゲートあるいはドレインに接続すること
ができる。
第１１図に示すように、本実施例においては、帯状のソ
ース・ドレイン領域にトランジスタを並べた構成を採っ
ており、トランジスタ間に分離領域が無い。このため、
同一内部ゲート領域に、２個以上の論理ゲートを配置す
る時、論理ゲート関の電気的分離が必要になる。第１８
図に、本実施例における論理ゲート間の分離方法を示す
。第１８図に、第１１図に示した内部ゲート領域に、第
１９図に示す１１１．１１２　、１１３．２１１　、２
１２．２１３を入力端子、１１４　、２１４を出力端子
とする２個の３ＮＯＲを隣接させて置いた場合を示す。
図において、１１１〜１１４は一方の３ＮＯＲの入出力
配線で、２１１〜２１４は他方の３ＮＯＲの入出力配線
であり、１１７は正電源配線、１１８　は接地電源配線
、６０１は１１７に接続された配線で、配線１１４と２
１１に狭まれたＰチャネルトランジスタのゲートに接続
され、６０２はｘ１ｓＫ接ａされた配線で、６０１に接
続されたゲートに対応する位置にあるＮチャネルトラン
ジスタのゲートに接続されている。
第１８図に示すように、両３ＮＯ，Ｒ間にあるＰ及びＮ
チャネルトランジスタのゲートはそれぞれ正′ｉ４源電
位、接地電源電位に固定されるため、それらのトランジ
スタは遮断状態になり、３ＮＯＲ間が電気的に分離され
る。ここで示した分離方法は、上記本発明の長所を疎外
するものではない。
また、ＣＭＯ８集積回路において、寄生バイポーラトラ
ンジスタによるランチアップ現象が、しばしば問題にな
る。ラッチアップ現象は、何らかの原因でバルク内に注
入された電荷により、Ｎチャネルトランジスタの基板が
接地電源電位より高くなったり、Ｐチャネルトランジス
タの基板電位が正電源電位より低下することが原因で起
るものである。したがって、ランチアンプを防ぐ方法と
して、トランジスタの基板電位を、正電源電位あるいは
接地電源電位に固定する方法が従来されている。第２０
図に、本実施例における基板電位を固定する方法を示す
。第２０図において、１１７は正電源配線、１１８は接
地電源配線、７００は１１７に接続され、第１１図に示
したＰチャネルトランジスタの基板接続用領域（接続さ
れた配線、７０１は１１ＦＳに接続すれＮチャネルトラ
ンジスタの基板接続用領域に接続された配線である。配
線７００．７０１によって、Ｎ及びＰチャネルトランジ
スタの基板を、トランジスタ毎に接地電源電位及び正電
源電位に固定することができ、ラッチアップ現象の発生
を防ぐことができる。
以上の実施例においては、全領域にゲートアレイ構造を
有する集積回路について述べたが、メモリ内蔵のゲート
アレイや一部にゲートアレイ構造を有する集積回路にお
いても、本発明が有効であることは言うまでもない。
以上のように本発明は１個以上の内部ダート領域とそれ
に隣接する配線帯を有するゲートアレイ構造を少なくと
も一部に持つ相補形集積回路において、配線帯における
内部ダート領域に垂直方向に配置し慢る全ての配線が、
内部ゲート領域に構成される論理ゲートの人力または、
出力配線になりうるように内部ゲート領域を構成しであ
るので、配線帯の総ての縦格子を内部ゲート領域に構成
される論理ゲートの入出力配線用として使用でき、特に
マスクスライス方式の相補形集積回路の高集積化に極め
て有効である。
【図面の簡単な説明】
第１図はマスクスライス形集積回路において一般に採用
されるチップ構造の概略平面図、第２図は第１図におけ
る内部ゲート領域近傍の拡大平面図、第３図は従来の内
部ゲート領域を示す平面図、第４図ないし第８図はそれ
ぞれ第３図のｆｆ−ｆｆ線ないしＶｌ　−ｖｍ線におけ
る断面図、第９図は第３図における内部ゲート領域に３
人力ＮＯＲ論理ゲートを構成した例を示す平面図、第１
０図は３人力ＮＯＲ論理ゲートを示す模式図である。第
１１図ないし第１７　　　本発明の一実施例による内部
ゲート領域を示すもので、第１１図は平面図、第１２図
ないし第１６図はそれぞれ第１１図の」−項線ないし川
−ＸＶＩ線における断面図、第１７園は３人力１１ＯＲ
論理ゲートを構成した場合を示す平面図である。第１８
図および第２０図はそれぞれ本発明の他の異なる実施例
を示すもので、第１８図は第１９図に示す２個の方法を
説明するだめの平面図である。 なお、図中向−符Ｊ８は同一または相当部分を示す。 １１〜１４・・周辺グロック、２１〜２４・・・内部ゲ
ート領域、３１〜３３・・・配線帯、４１〜４９，１４
１〜１４９−・・トランジスタのゲート、６０〜６２．
８０〜８２・・・トランジスタのソース・ドレイン領域
、５１〜５８．７１〜７８・・・トランジスタの基板接
続用領域、１００〜１０８，９０〜９８　・・・縦格子
、１１１〜１１８・・・配線、１１７・・・正電源配線
、１１８・・・接地電源配線、２０１・・・分離用の厚
い酸化膜、２０２・・・Ｎ形りエル拡散領域、２０３・
・・Ｐ形シリコン基板、２０４・・・ゲート酸化膜、６
０１．６０２　・・・論理ゲート間分離用配線、７００
　、７０１　・・・トランジスタの基板電位固定用配線 代　理　人　　葛　　野　　　　信　　−第１図 第２図 ００ 第５図 第６図 第８図 第７図 ０３ 第９図 第１０図 第ｆ１図 第１２図 第１３図 １（１３ 第１４図 第１ｆ図 第１６図 第１７図 第１θ図 孟／１１ 第２０図 手続補正書（自発］ 特許庁ａ宮殿 １、事件の表示　　　　特願昭５６−１９１０９１号２
、発明の名称 相補形集積回路装置 ３、補正をする者 ６、補正の対象 明細書の発明の詳細な説明の欄並びに図面６、　　？ｆ
ｌ止の内容 （１３図中、第８図および第９図を別紙のとおり訂正す
る。 （２）明細書をつぎのとおり訂正する。 第８図 第９図

Claims (1)

  1. 【特許請求の範囲】 （１）　１１固以上の内部ゲート領域とそれに隣接する
    配線帯を有するゲートアレイ構造を一部に持つ相補形集
    積回路において、配線帯における内部ゲート領域に垂直
    方向に配置し得る全ての配線が、内部ゲート領域に構成
    される論理ゲートの人力または、出力配線になりつるよ
    うに内部ゲート領域を＃ｉ成したことを特徴とする相補
    形集積回路装置っ（２）　”チャネル間Ｏｓトランジス
    タとＮチャネルｋＡＯＳトランジスタの一対を有する領
    域（単位セルと呼ぶことにする）を隣接して配置するこ
    とによって得られる内部ダート領域とそれに隣接する配
    線帯を少くとも１個以上持つダートアレイ構造を一部に
    持つ相補形集積回路において、上記単位セル幅と配線帯
    における内部ゲート領域に垂直方向の配線ピンチが一致
    していることを特徴とする特許請求の範囲第１項記載の
    相補形集積回路装置。 （３）単位セル毎に、上記ＰチャネルＭＯ８）ランジス
    クの近傍に、トランジスタの基板に正電源電位を供給す
    るための領域と上記ＮチャネルＭＯ８トランジスタの近
    傍に、トランジスタの基板に接地電源電位を供給するた
    めの領域をＭするときを特徴とする特許請求の範囲第２
    項記載の相補形集積回路装置っ
JP56191091A 1981-11-25 1981-11-25 相補形集積回路装置 Granted JPS5890758A (ja)

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US06/440,163 US4562453A (en) 1981-11-25 1982-11-08 Complementary metal-oxide semiconductor integrated circuit device of master slice type
DE8282306212T DE3277347D1 (en) 1981-11-25 1982-11-22 Complementary metal-oxide semiconductor integrated circuit device of master slice type
EP82306212A EP0080361B1 (en) 1981-11-25 1982-11-22 Complementary metal-oxide semiconductor integrated circuit device of master slice type

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