JPS5890758A - 相補形集積回路装置 - Google Patents
相補形集積回路装置Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マスクスライス形集積回路に関し、特に内部
ゲート領域の構成方法に関するものであるっ マスクスライス形集積回路は、それを構成する半導体装
置により、モス杉とバイポーラ形に分類される。マスク
スライス形集積回路においても、その中でも、高集積化
された時に問題となる消費電力の点で長所のある相補形
モス(cMO8と呼ぶ)で構成されたCMOBマスタス
ライス形集積形路積回路になりつつある。
ゲート領域の構成方法に関するものであるっ マスクスライス形集積回路は、それを構成する半導体装
置により、モス杉とバイポーラ形に分類される。マスク
スライス形集積回路においても、その中でも、高集積化
された時に問題となる消費電力の点で長所のある相補形
モス(cMO8と呼ぶ)で構成されたCMOBマスタス
ライス形集積形路積回路になりつつある。
第1図は、マスタスライス杉果槓回路において、一般的
に採用されるチップ構造を示すものである。11〜14
Iri周辺ブロック、21〜24tfi内部ゲート領域
、31〜33は配線帯である。内部ゲート領域には、ト
ランジスタ寺の回路素子が規則的に配置されており、コ
ンタクトホールや配線を形成することにより、6撞の論
理ゲートが構成される。%2図に、第1図に示した内部
ゲート領域22近傍の拡大図を示1.た。第2図におい
て、22は内部ゲート領域、31.32はそれに隣接す
る配線帯、10t)、9oは配線帯31 、32におい
て、縦配線が置かれる位置(縦格子と呼ぶことにする)
を示すもの、1oは内部ゲート領域に構成された論理ゲ
ート、41〜44は論理ゲート10の入出力端子に接続
された縦配線である。第2図に示すように、論理ゲート
の入出力端子と配線帯内の配線は、縦配線により接続さ
れること、縦配線は縦格子に乗っていること、縦格子間
隔は一定であることは通常である。
に採用されるチップ構造を示すものである。11〜14
Iri周辺ブロック、21〜24tfi内部ゲート領域
、31〜33は配線帯である。内部ゲート領域には、ト
ランジスタ寺の回路素子が規則的に配置されており、コ
ンタクトホールや配線を形成することにより、6撞の論
理ゲートが構成される。%2図に、第1図に示した内部
ゲート領域22近傍の拡大図を示1.た。第2図におい
て、22は内部ゲート領域、31.32はそれに隣接す
る配線帯、10t)、9oは配線帯31 、32におい
て、縦配線が置かれる位置(縦格子と呼ぶことにする)
を示すもの、1oは内部ゲート領域に構成された論理ゲ
ート、41〜44は論理ゲート10の入出力端子に接続
された縦配線である。第2図に示すように、論理ゲート
の入出力端子と配線帯内の配線は、縦配線により接続さ
れること、縦配線は縦格子に乗っていること、縦格子間
隔は一定であることは通常である。
本発明は、高集積化を目的とした内部ゲート領域の構成
方法に関するものであるが、高集積化の一方法は、論理
ゲートの内部ゲート領域における、論理ゲートの入出力
端子数で決まり、その最小幅は(縦格子間隔)×(人出
カ端子数)になるっここで、従来のCMOSマスクスラ
イス杉果槓における内部ゲート領域の一例(M 、As
hθda 5ataj−1llA3QQ−Gate C
MOB Masterslice LSI〃、proc
eedingsOfthe 11tn Confere
nce onsoiidatate f)evice
PP。
方法に関するものであるが、高集積化の一方法は、論理
ゲートの内部ゲート領域における、論理ゲートの入出力
端子数で決まり、その最小幅は(縦格子間隔)×(人出
カ端子数)になるっここで、従来のCMOSマスクスラ
イス杉果槓における内部ゲート領域の一例(M 、As
hθda 5ataj−1llA3QQ−Gate C
MOB Masterslice LSI〃、proc
eedingsOfthe 11tn Confere
nce onsoiidatate f)evice
PP。
2υ3〜206)
について、tS2明する。第3〜8図に、従来の内部ゲ
ート領域を示す。第3図において、22は内部ゲート領
域、31,331/iそれに隣接する配線帯、41〜4
2Hp及びNチャネルトランジスタのゲート、61.6
2 はPチャネルトランジスタのソース・ドレイン領
域、81,82 g/′iNチャネルトランジスタのソ
ース・ドレイン領域、51〜53 FiPチャネルトラ
ンジスタの基板と電気的に導電している基板接続用領域
、71〜73 Ir1Nチヤネルトランジスタの基板接
続用領域、91〜99及び101〜109は配置31.
32にオi’jる縦格子である。
ート領域を示す。第3図において、22は内部ゲート領
域、31,331/iそれに隣接する配線帯、41〜4
2Hp及びNチャネルトランジスタのゲート、61.6
2 はPチャネルトランジスタのソース・ドレイン領
域、81,82 g/′iNチャネルトランジスタのソ
ース・ドレイン領域、51〜53 FiPチャネルトラ
ンジスタの基板と電気的に導電している基板接続用領域
、71〜73 Ir1Nチヤネルトランジスタの基板接
続用領域、91〜99及び101〜109は配置31.
32にオi’jる縦格子である。
また、第3図に示す+V −IV、V−V、ト」、ト」
、vl −Vm icおける断面図を、N形りエル・シ
リコンゲート0MO8構造を例として、第4.5.6.
7.8図に示す。第4〜8図において、41〜44/r
i’P及びNチャネルトランジスタのゲートポリシリコ
ン、61,462はPチャネルトランジスタのソース・
ドレイン拡散領域、81.82はNチャネルトランジス
タのソース・ドレイン拡散領域、20311’j Nチ
ャネルトランジスタの基板としてのP杉シリコン基板、
加2はPチャネルトランジスタの基板としてのN形りエ
ル拡散領域、51〜53ばPチャネルトランジスタの基
板CNNツクエル拡散領域に同じ4′iIt形の拡散領
域、71〜73はNチャネルトランジスタの基板(P形
シリコン基板)に同じ導電形の拡散領域、201は素子
間分離用の厚い酸化膜、204はダート酸化膜である。
、vl −Vm icおける断面図を、N形りエル・シ
リコンゲート0MO8構造を例として、第4.5.6.
7.8図に示す。第4〜8図において、41〜44/r
i’P及びNチャネルトランジスタのゲートポリシリコ
ン、61,462はPチャネルトランジスタのソース・
ドレイン拡散領域、81.82はNチャネルトランジス
タのソース・ドレイン拡散領域、20311’j Nチ
ャネルトランジスタの基板としてのP杉シリコン基板、
加2はPチャネルトランジスタの基板としてのN形りエ
ル拡散領域、51〜53ばPチャネルトランジスタの基
板CNNツクエル拡散領域に同じ4′iIt形の拡散領
域、71〜73はNチャネルトランジスタの基板(P形
シリコン基板)に同じ導電形の拡散領域、201は素子
間分離用の厚い酸化膜、204はダート酸化膜である。
!49図は、第3図に示した内部ゲート領域に、論理ゲ
ート、例として第10図に示す111.112.113
を人力端子とし、114を出力端子とする3人力N0R
(3NORと略記する)を構成した場合の配線と第3図
に示した各領域との接続を模式的に示したものである。
ート、例として第10図に示す111.112.113
を人力端子とし、114を出力端子とする3人力N0R
(3NORと略記する)を構成した場合の配線と第3図
に示した各領域との接続を模式的に示したものである。
第9図において、111〜118は自己線で、配線上の
黒丸は、その下の領域と配線が接続されていることを示
す。第9図において、111〜114は、3Noit人
出力端子(内部領域内)と配線帯内の配線を接続するた
めの縦配線であり、117は正電源配線、118は接地
電源配線である。
黒丸は、その下の領域と配線が接続されていることを示
す。第9図において、111〜114は、3Noit人
出力端子(内部領域内)と配線帯内の配線を接続するた
めの縦配線であり、117は正電源配線、118は接地
電源配線である。
第9図に示した3NORの幅は、少なくとも6裕
本の縦格子(縦波子102〜107)K広がっており、
4本の入出力端子数から求められる最小幅より大きい。
4本の入出力端子数から求められる最小幅より大きい。
これは、縦格子番号IL13 、105 の縦格子を
、3NORの入出力配線として使用できるように、内部
ゲート領域が構成されていないためである。さらに、具
体的に言えば、縦格子103.105 に対応する内部
ゲート領域に、トランジスタのゲートあるいはドレイン
領域が無いことが理由である。
、3NORの入出力配線として使用できるように、内部
ゲート領域が構成されていないためである。さらに、具
体的に言えば、縦格子103.105 に対応する内部
ゲート領域に、トランジスタのゲートあるいはドレイン
領域が無いことが理由である。
本発明は、上記従来のCMOSマスタスライスにおける
欠点を除去し、高集積化に向(CMOSマスタスライス
形集積回路を提釆するものである。
欠点を除去し、高集積化に向(CMOSマスタスライス
形集積回路を提釆するものである。
本発明の一実施例を第11〜17図に示す。第11図に
、本発明を実施した内部ゲート領域22とそれに隣接す
る配線帯31.32を示した。内部ゲート領域において
、41〜48けPチャネルトランジスタのゲート、14
1〜148はNチャネルトランジスタのゲート、6UH
Pチャネルトランジスタのソース・ドレイン領域、8o
ばNチャネルトランジスタのソース・トレイン領域、5
1〜58はPチャネルトランジスタの基板接続用領域、
71〜78はNチャネルトランジスタの基板接続用領域
、91〜98,101〜108け配線帯31.32
における縦格子である。
、本発明を実施した内部ゲート領域22とそれに隣接す
る配線帯31.32を示した。内部ゲート領域において
、41〜48けPチャネルトランジスタのゲート、14
1〜148はNチャネルトランジスタのゲート、6UH
Pチャネルトランジスタのソース・ドレイン領域、8o
ばNチャネルトランジスタのソース・トレイン領域、5
1〜58はPチャネルトランジスタの基板接続用領域、
71〜78はNチャネルトランジスタの基板接続用領域
、91〜98,101〜108け配線帯31.32
における縦格子である。
盪た、第11図に示すJ−XI、 Ml −Ml 、X
+V −(ffKV−XV、XVI−XVIにおける断
面図を、N形りエル・シリコンゲートC,M OS構造
を例として、第12.13.14,15.16図に示す
。P形りエル及びアルミゲート0MO8構造でも、下に
述べる本発明の幼果は失われない。第12〜16図にお
いて、41〜48はPチャネルトランジスタのゲート、
141〜148はNチャネルトランジスタのゲート、6
0はPチャネルトランジスタのソース・ドレイン拡散領
域、80HNチヤネルトランジスタのソース・ドレイン
拡散領域、203はNチャネルトランジスタの基板とし
てのP形シリコン基板、202 HPチャネルトランジ
スタの基板としてのN形りエル拡散領域、5148はP
チャネルトランジスタの基板(N形りエル拡散領域)に
同じ導電形の拡散領域、71〜78はNチャネルトラン
ジスタの基板(P形シリコン基板)に同じ導電形の拡散
領域、201は素子間分離用の厚い酸化膜、204はゲ
ート酸化膜である。
+V −(ffKV−XV、XVI−XVIにおける断
面図を、N形りエル・シリコンゲートC,M OS構造
を例として、第12.13.14,15.16図に示す
。P形りエル及びアルミゲート0MO8構造でも、下に
述べる本発明の幼果は失われない。第12〜16図にお
いて、41〜48はPチャネルトランジスタのゲート、
141〜148はNチャネルトランジスタのゲート、6
0はPチャネルトランジスタのソース・ドレイン拡散領
域、80HNチヤネルトランジスタのソース・ドレイン
拡散領域、203はNチャネルトランジスタの基板とし
てのP形シリコン基板、202 HPチャネルトランジ
スタの基板としてのN形りエル拡散領域、5148はP
チャネルトランジスタの基板(N形りエル拡散領域)に
同じ導電形の拡散領域、71〜78はNチャネルトラン
ジスタの基板(P形シリコン基板)に同じ導電形の拡散
領域、201は素子間分離用の厚い酸化膜、204はゲ
ート酸化膜である。
すなわち、第11図ないし第16図から明らかなように
本実施例における相補形集積回路は、PチャネルMOS
トランジスタとNチャネルMOSトランジスタの一対を
有する領域(単位セルと呼ぶことにする)を隣接して配
置することによって得られる内部ゲート領域22とそれ
に隣接する配線帯31.32を少なくとも1個以上持つ
ゲートアレイ構造を一部に持ち、上記単位セルの幅と配
線帯における内部ゲート領域に垂直方向の配線ピッチが
一致するようにした構成および単位セル毎に、上記Pチ
ャネルMO8)ランジスタの近傍に、トランジスタの基
板に正電源゛電位を供給するだめの領域51〜58と、
上記NチャネルMO8)ランジスタの近傍に、トランジ
スタの基板に接地電源電位を供給するための領域71〜
78を設けた構成に特徴がある。
本実施例における相補形集積回路は、PチャネルMOS
トランジスタとNチャネルMOSトランジスタの一対を
有する領域(単位セルと呼ぶことにする)を隣接して配
置することによって得られる内部ゲート領域22とそれ
に隣接する配線帯31.32を少なくとも1個以上持つ
ゲートアレイ構造を一部に持ち、上記単位セルの幅と配
線帯における内部ゲート領域に垂直方向の配線ピッチが
一致するようにした構成および単位セル毎に、上記Pチ
ャネルMO8)ランジスタの近傍に、トランジスタの基
板に正電源゛電位を供給するだめの領域51〜58と、
上記NチャネルMO8)ランジスタの近傍に、トランジ
スタの基板に接地電源電位を供給するための領域71〜
78を設けた構成に特徴がある。
第17図は、第11図に示した内部ゲート領域において
、第10図に示す3NORを構成した場合の配線と第1
1図に示した各領域との接続を模式的に示したものであ
るっ第17図に一ヘ、111〜118は配線で、配線上
の黒丸印は、第11図に示した各領域との接続を衆わし
ている。111〜114は3NORの入出力配線で、1
17は正電源配線、118は接地電源配線である。
、第10図に示す3NORを構成した場合の配線と第1
1図に示した各領域との接続を模式的に示したものであ
るっ第17図に一ヘ、111〜118は配線で、配線上
の黒丸印は、第11図に示した各領域との接続を衆わし
ている。111〜114は3NORの入出力配線で、1
17は正電源配線、118は接地電源配線である。
第17図に示した3NORの幅は、4個の縦格子間隔(
縦格子101〜104)であり、入出力端子数から求め
られる最小幅に等しい。これは、配線帯の総ての縦格子
を、内部ゲート領域に構成される論理ゲートの入出力配
線用として使用できるためである。、さらに、具体的に
表現すれば、禰ての縦格子に対応した内部ゲート領域内
の位置に、トランジスタのゲート及びドレインが配置さ
れているため、縦格子上の配線は、内部ゲート領域内の
トランジスタのゲートあるいはドレインに接続すること
ができる。
縦格子101〜104)であり、入出力端子数から求め
られる最小幅に等しい。これは、配線帯の総ての縦格子
を、内部ゲート領域に構成される論理ゲートの入出力配
線用として使用できるためである。、さらに、具体的に
表現すれば、禰ての縦格子に対応した内部ゲート領域内
の位置に、トランジスタのゲート及びドレインが配置さ
れているため、縦格子上の配線は、内部ゲート領域内の
トランジスタのゲートあるいはドレインに接続すること
ができる。
第11図に示すように、本実施例においては、帯状のソ
ース・ドレイン領域にトランジスタを並べた構成を採っ
ており、トランジスタ間に分離領域が無い。このため、
同一内部ゲート領域に、2個以上の論理ゲートを配置す
る時、論理ゲート関の電気的分離が必要になる。第18
図に、本実施例における論理ゲート間の分離方法を示す
。第18図に、第11図に示した内部ゲート領域に、第
19図に示す111.112 、113.211 、2
12.213を入力端子、114 、214を出力端子
とする2個の3NORを隣接させて置いた場合を示す。
ース・ドレイン領域にトランジスタを並べた構成を採っ
ており、トランジスタ間に分離領域が無い。このため、
同一内部ゲート領域に、2個以上の論理ゲートを配置す
る時、論理ゲート関の電気的分離が必要になる。第18
図に、本実施例における論理ゲート間の分離方法を示す
。第18図に、第11図に示した内部ゲート領域に、第
19図に示す111.112 、113.211 、2
12.213を入力端子、114 、214を出力端子
とする2個の3NORを隣接させて置いた場合を示す。
図において、111〜114は一方の3NORの入出力
配線で、211〜214は他方の3NORの入出力配線
であり、117は正電源配線、118 は接地電源配線
、601は117に接続された配線で、配線114と2
11に狭まれたPチャネルトランジスタのゲートに接続
され、602はx1sK接aされた配線で、601に接
続されたゲートに対応する位置にあるNチャネルトラン
ジスタのゲートに接続されている。
配線で、211〜214は他方の3NORの入出力配線
であり、117は正電源配線、118 は接地電源配線
、601は117に接続された配線で、配線114と2
11に狭まれたPチャネルトランジスタのゲートに接続
され、602はx1sK接aされた配線で、601に接
続されたゲートに対応する位置にあるNチャネルトラン
ジスタのゲートに接続されている。
第18図に示すように、両3NO,R間にあるP及びN
チャネルトランジスタのゲートはそれぞれ正′i4源電
位、接地電源電位に固定されるため、それらのトランジ
スタは遮断状態になり、3NOR間が電気的に分離され
る。ここで示した分離方法は、上記本発明の長所を疎外
するものではない。
チャネルトランジスタのゲートはそれぞれ正′i4源電
位、接地電源電位に固定されるため、それらのトランジ
スタは遮断状態になり、3NOR間が電気的に分離され
る。ここで示した分離方法は、上記本発明の長所を疎外
するものではない。
また、CMO8集積回路において、寄生バイポーラトラ
ンジスタによるランチアップ現象が、しばしば問題にな
る。ラッチアップ現象は、何らかの原因でバルク内に注
入された電荷により、Nチャネルトランジスタの基板が
接地電源電位より高くなったり、Pチャネルトランジス
タの基板電位が正電源電位より低下することが原因で起
るものである。したがって、ランチアンプを防ぐ方法と
して、トランジスタの基板電位を、正電源電位あるいは
接地電源電位に固定する方法が従来されている。第20
図に、本実施例における基板電位を固定する方法を示す
。第20図において、117は正電源配線、118は接
地電源配線、700は117に接続され、第11図に示
したPチャネルトランジスタの基板接続用領域(接続さ
れた配線、701は11FSに接続すれNチャネルトラ
ンジスタの基板接続用領域に接続された配線である。配
線700.701によって、N及びPチャネルトランジ
スタの基板を、トランジスタ毎に接地電源電位及び正電
源電位に固定することができ、ラッチアップ現象の発生
を防ぐことができる。
ンジスタによるランチアップ現象が、しばしば問題にな
る。ラッチアップ現象は、何らかの原因でバルク内に注
入された電荷により、Nチャネルトランジスタの基板が
接地電源電位より高くなったり、Pチャネルトランジス
タの基板電位が正電源電位より低下することが原因で起
るものである。したがって、ランチアンプを防ぐ方法と
して、トランジスタの基板電位を、正電源電位あるいは
接地電源電位に固定する方法が従来されている。第20
図に、本実施例における基板電位を固定する方法を示す
。第20図において、117は正電源配線、118は接
地電源配線、700は117に接続され、第11図に示
したPチャネルトランジスタの基板接続用領域(接続さ
れた配線、701は11FSに接続すれNチャネルトラ
ンジスタの基板接続用領域に接続された配線である。配
線700.701によって、N及びPチャネルトランジ
スタの基板を、トランジスタ毎に接地電源電位及び正電
源電位に固定することができ、ラッチアップ現象の発生
を防ぐことができる。
以上の実施例においては、全領域にゲートアレイ構造を
有する集積回路について述べたが、メモリ内蔵のゲート
アレイや一部にゲートアレイ構造を有する集積回路にお
いても、本発明が有効であることは言うまでもない。
有する集積回路について述べたが、メモリ内蔵のゲート
アレイや一部にゲートアレイ構造を有する集積回路にお
いても、本発明が有効であることは言うまでもない。
以上のように本発明は1個以上の内部ダート領域とそれ
に隣接する配線帯を有するゲートアレイ構造を少なくと
も一部に持つ相補形集積回路において、配線帯における
内部ダート領域に垂直方向に配置し慢る全ての配線が、
内部ゲート領域に構成される論理ゲートの人力または、
出力配線になりうるように内部ゲート領域を構成しであ
るので、配線帯の総ての縦格子を内部ゲート領域に構成
される論理ゲートの入出力配線用として使用でき、特に
マスクスライス方式の相補形集積回路の高集積化に極め
て有効である。
に隣接する配線帯を有するゲートアレイ構造を少なくと
も一部に持つ相補形集積回路において、配線帯における
内部ダート領域に垂直方向に配置し慢る全ての配線が、
内部ゲート領域に構成される論理ゲートの人力または、
出力配線になりうるように内部ゲート領域を構成しであ
るので、配線帯の総ての縦格子を内部ゲート領域に構成
される論理ゲートの入出力配線用として使用でき、特に
マスクスライス方式の相補形集積回路の高集積化に極め
て有効である。
第1図はマスクスライス形集積回路において一般に採用
されるチップ構造の概略平面図、第2図は第1図におけ
る内部ゲート領域近傍の拡大平面図、第3図は従来の内
部ゲート領域を示す平面図、第4図ないし第8図はそれ
ぞれ第3図のff−ff線ないしVl −vm線におけ
る断面図、第9図は第3図における内部ゲート領域に3
人力NOR論理ゲートを構成した例を示す平面図、第1
0図は3人力NOR論理ゲートを示す模式図である。第
11図ないし第17 本発明の一実施例による内部
ゲート領域を示すもので、第11図は平面図、第12図
ないし第16図はそれぞれ第11図の」−項線ないし川
−XVI線における断面図、第17園は3人力11OR
論理ゲートを構成した場合を示す平面図である。第18
図および第20図はそれぞれ本発明の他の異なる実施例
を示すもので、第18図は第19図に示す2個の方法を
説明するだめの平面図である。 なお、図中向−符J8は同一または相当部分を示す。 11〜14・・周辺グロック、21〜24・・・内部ゲ
ート領域、31〜33・・・配線帯、41〜49,14
1〜149−・・トランジスタのゲート、60〜62.
80〜82・・・トランジスタのソース・ドレイン領域
、51〜58.71〜78・・・トランジスタの基板接
続用領域、100〜108,90〜98 ・・・縦格子
、111〜118・・・配線、117・・・正電源配線
、118・・・接地電源配線、201・・・分離用の厚
い酸化膜、202・・・N形りエル拡散領域、203・
・・P形シリコン基板、204・・・ゲート酸化膜、6
01.602 ・・・論理ゲート間分離用配線、700
、701 ・・・トランジスタの基板電位固定用配線 代 理 人 葛 野 信 −第1図 第2図 00 第5図 第6図 第8図 第7図 03 第9図 第10図 第f1図 第12図 第13図 1(13 第14図 第1f図 第16図 第17図 第1θ図 孟/11 第20図 手続補正書(自発] 特許庁a宮殿 1、事件の表示 特願昭56−191091号2
、発明の名称 相補形集積回路装置 3、補正をする者 6、補正の対象 明細書の発明の詳細な説明の欄並びに図面6、 ?f
l止の内容 (13図中、第8図および第9図を別紙のとおり訂正す
る。 (2)明細書をつぎのとおり訂正する。 第8図 第9図
されるチップ構造の概略平面図、第2図は第1図におけ
る内部ゲート領域近傍の拡大平面図、第3図は従来の内
部ゲート領域を示す平面図、第4図ないし第8図はそれ
ぞれ第3図のff−ff線ないしVl −vm線におけ
る断面図、第9図は第3図における内部ゲート領域に3
人力NOR論理ゲートを構成した例を示す平面図、第1
0図は3人力NOR論理ゲートを示す模式図である。第
11図ないし第17 本発明の一実施例による内部
ゲート領域を示すもので、第11図は平面図、第12図
ないし第16図はそれぞれ第11図の」−項線ないし川
−XVI線における断面図、第17園は3人力11OR
論理ゲートを構成した場合を示す平面図である。第18
図および第20図はそれぞれ本発明の他の異なる実施例
を示すもので、第18図は第19図に示す2個の方法を
説明するだめの平面図である。 なお、図中向−符J8は同一または相当部分を示す。 11〜14・・周辺グロック、21〜24・・・内部ゲ
ート領域、31〜33・・・配線帯、41〜49,14
1〜149−・・トランジスタのゲート、60〜62.
80〜82・・・トランジスタのソース・ドレイン領域
、51〜58.71〜78・・・トランジスタの基板接
続用領域、100〜108,90〜98 ・・・縦格子
、111〜118・・・配線、117・・・正電源配線
、118・・・接地電源配線、201・・・分離用の厚
い酸化膜、202・・・N形りエル拡散領域、203・
・・P形シリコン基板、204・・・ゲート酸化膜、6
01.602 ・・・論理ゲート間分離用配線、700
、701 ・・・トランジスタの基板電位固定用配線 代 理 人 葛 野 信 −第1図 第2図 00 第5図 第6図 第8図 第7図 03 第9図 第10図 第f1図 第12図 第13図 1(13 第14図 第1f図 第16図 第17図 第1θ図 孟/11 第20図 手続補正書(自発] 特許庁a宮殿 1、事件の表示 特願昭56−191091号2
、発明の名称 相補形集積回路装置 3、補正をする者 6、補正の対象 明細書の発明の詳細な説明の欄並びに図面6、 ?f
l止の内容 (13図中、第8図および第9図を別紙のとおり訂正す
る。 (2)明細書をつぎのとおり訂正する。 第8図 第9図
Claims (1)
- 【特許請求の範囲】 (1) 11固以上の内部ゲート領域とそれに隣接する
配線帯を有するゲートアレイ構造を一部に持つ相補形集
積回路において、配線帯における内部ゲート領域に垂直
方向に配置し得る全ての配線が、内部ゲート領域に構成
される論理ゲートの人力または、出力配線になりつるよ
うに内部ゲート領域を#i成したことを特徴とする相補
形集積回路装置っ(2) ”チャネル間Osトランジス
タとNチャネルkAOSトランジスタの一対を有する領
域(単位セルと呼ぶことにする)を隣接して配置するこ
とによって得られる内部ダート領域とそれに隣接する配
線帯を少くとも1個以上持つダートアレイ構造を一部に
持つ相補形集積回路において、上記単位セル幅と配線帯
における内部ゲート領域に垂直方向の配線ピンチが一致
していることを特徴とする特許請求の範囲第1項記載の
相補形集積回路装置。 (3)単位セル毎に、上記PチャネルMO8)ランジス
クの近傍に、トランジスタの基板に正電源電位を供給す
るための領域と上記NチャネルMO8トランジスタの近
傍に、トランジスタの基板に接地電源電位を供給するた
めの領域をMするときを特徴とする特許請求の範囲第2
項記載の相補形集積回路装置っ
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56191091A JPS5890758A (ja) | 1981-11-25 | 1981-11-25 | 相補形集積回路装置 |
US06/440,163 US4562453A (en) | 1981-11-25 | 1982-11-08 | Complementary metal-oxide semiconductor integrated circuit device of master slice type |
DE8282306212T DE3277347D1 (en) | 1981-11-25 | 1982-11-22 | Complementary metal-oxide semiconductor integrated circuit device of master slice type |
EP82306212A EP0080361B1 (en) | 1981-11-25 | 1982-11-22 | Complementary metal-oxide semiconductor integrated circuit device of master slice type |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56191091A JPS5890758A (ja) | 1981-11-25 | 1981-11-25 | 相補形集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5890758A true JPS5890758A (ja) | 1983-05-30 |
JPH0318348B2 JPH0318348B2 (ja) | 1991-03-12 |
Family
ID=16268701
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56191091A Granted JPS5890758A (ja) | 1981-11-25 | 1981-11-25 | 相補形集積回路装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4562453A (ja) |
EP (1) | EP0080361B1 (ja) |
JP (1) | JPS5890758A (ja) |
DE (1) | DE3277347D1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6055641A (ja) * | 1983-09-07 | 1985-03-30 | Agency Of Ind Science & Technol | Mos型シリコン集積回路素子 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6035532A (ja) * | 1983-07-29 | 1985-02-23 | Fujitsu Ltd | マスタスライス集積回路装置 |
JPS6047441A (ja) * | 1983-08-26 | 1985-03-14 | Fujitsu Ltd | 半導体集積回路 |
JPS6048090A (ja) * | 1983-08-26 | 1985-03-15 | 伊勢電子工業株式会社 | 螢光表示装置 |
JPS6065547A (ja) * | 1983-09-20 | 1985-04-15 | Sharp Corp | 半導体装置 |
JPS60101951A (ja) * | 1983-11-08 | 1985-06-06 | Sanyo Electric Co Ltd | ゲ−トアレイ |
ATE53709T1 (de) * | 1984-06-19 | 1990-06-15 | Siemens Ag | In c-mos-technik realisierte basiszelle. |
EP0186720B1 (fr) * | 1984-12-28 | 1989-05-17 | International Business Machines Corporation | Réseau prédiffusé multifonction en technologie C. Mos |
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US4783749A (en) * | 1985-05-21 | 1988-11-08 | Siemens Aktiengesellschaft | Basic cell realized in the CMOS technique and a method for the automatic generation of such a basic cell |
US4786613A (en) * | 1987-02-24 | 1988-11-22 | International Business Machines Corporation | Method of combining gate array and standard cell circuits on a common semiconductor chip |
US5051917A (en) * | 1987-02-24 | 1991-09-24 | International Business Machines Corporation | Method of combining gate array and standard cell circuits on a common semiconductor chip |
US4884115A (en) * | 1987-02-27 | 1989-11-28 | Siemens Aktiengesellschaft | Basic cell for a gate array arrangement in CMOS Technology |
JPH0812903B2 (ja) * | 1987-10-19 | 1996-02-07 | 三菱電機株式会社 | ゲートアレイ集積回路 |
US4849366A (en) * | 1988-01-15 | 1989-07-18 | Industrial Technology Research Institute | Method of making a gated isolated structure |
US5369595A (en) * | 1988-03-18 | 1994-11-29 | International Business Machines Corporation | Method of combining gate array and standard cell circuits on a common semiconductor chip |
US4933576A (en) * | 1988-05-13 | 1990-06-12 | Fujitsu Limited | Gate array device having macro cells for forming master and slave cells of master-slave flip-flop circuit |
US4928160A (en) * | 1989-01-17 | 1990-05-22 | Ncr Corporation | Gate isolated base cell structure with off-grid gate polysilicon pattern |
US5214299A (en) * | 1989-09-22 | 1993-05-25 | Unisys Corporation | Fast change standard cell digital logic chip |
US5308798A (en) * | 1992-11-12 | 1994-05-03 | Vlsi Technology, Inc. | Preplacement method for weighted net placement integrated circuit design layout tools |
US5420447A (en) * | 1993-01-29 | 1995-05-30 | Sgs-Thomson Microelectronics, Inc. | Double buffer base gate array cell |
EP0614224A1 (en) * | 1993-03-05 | 1994-09-07 | STMicroelectronics, Inc. | Basic gate array cell with salicide power distribution |
JP3647323B2 (ja) * | 1999-07-30 | 2005-05-11 | 富士通株式会社 | 半導体集積回路 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1440512A (en) * | 1973-04-30 | 1976-06-23 | Rca Corp | Universal array using complementary transistors |
NL185431C (nl) * | 1977-05-31 | 1990-04-02 | Fujitsu Ltd | Geintegreerde halfgeleiderschakeling, omvattende een halfgeleiderlichaam met ten minste twee basisschakelingen van complementaire veldeffekttransistoren met geisoleerde stuurelektrode. |
JPS5925381B2 (ja) * | 1977-12-30 | 1984-06-16 | 富士通株式会社 | 半導体集積回路装置 |
US4249193A (en) * | 1978-05-25 | 1981-02-03 | International Business Machines Corporation | LSI Semiconductor device and fabrication thereof |
JPS56104446A (en) * | 1980-01-23 | 1981-08-20 | Hitachi Ltd | Semiconductor device |
-
1981
- 1981-11-25 JP JP56191091A patent/JPS5890758A/ja active Granted
-
1982
- 1982-11-08 US US06/440,163 patent/US4562453A/en not_active Expired - Lifetime
- 1982-11-22 DE DE8282306212T patent/DE3277347D1/de not_active Expired
- 1982-11-22 EP EP82306212A patent/EP0080361B1/en not_active Expired
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6055641A (ja) * | 1983-09-07 | 1985-03-30 | Agency Of Ind Science & Technol | Mos型シリコン集積回路素子 |
Also Published As
Publication number | Publication date |
---|---|
EP0080361B1 (en) | 1987-09-16 |
EP0080361A2 (en) | 1983-06-01 |
DE3277347D1 (en) | 1987-10-22 |
US4562453A (en) | 1985-12-31 |
EP0080361A3 (en) | 1985-01-16 |
JPH0318348B2 (ja) | 1991-03-12 |
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