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Diese Erfindung liegt auf dem Gebiet von integrierten Schaltungen und ist genauer
gesagt auf integrierte Schaltungen vom Typ eines Gate-Arrays gerichtet.
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Auf dem Gebiet von elektronischen Systemen ist in den letzten Jahren die
Verwendung von Gate-Arrays-zur Realisierung digitaler Funktionen weithin üblich
geworden. Wie im Stand der Technik wohl bekannt ist, ist ein Gate-Array eine
integrierte Schaltung, die als regelmäßige Anordnung von Transistoren hergestellt ist,
die gemäß der gewünschten digitalen Funktion miteinander verbunden werden
können. Die Transistoren sind in üblicher Weise in "Basiszellen" gruppiert, anstatt
als einzelne Transistoren, wobei jede Basiszelle eine ausreichende Anzahl von
Transistoren umfasst, um eine elementare Logikfunktion zu realisieren (das heißt
ein "Gate"). Eine Basiszelle (oftmals auch bezeichnet als "Grundzelle",
"Basisblock" oder "funktioneller Block") entspricht einer Siliziumstruktur vom Typ
Schritt-und-Wiederholen (step-and-repeat), aus der sich eine Schaltungsfunktion
durch Leiterbahnbildung von darüber liegendem Metall oder anderen leitenden
Elementen realisiert wird.
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Die Verwendung von Gate-Arrays ermöglicht die rasche Herstellung von
kundenspezifischen digitalen Schaltungen. Dies rührt her von der Herstellung von IC-
Wafern, bei denen die Transistoren in den Basiszellen durch vergleichsweise
einfache physikalische Elemente definiert sind, bei denen jedoch die tatsächliche
digitale Schaltungsfunktion erst in späteren Phasen des Herstellungsprozesses definiert
wird. Für den Fall von MOS-Gate-Arrays werden die Basiszellentransistoren
definiert durch Source- und Draindiffusionsprozesse und Erstebenen-Polysilizium-
Gateelektroden. Metallverbindungen in der oberen Ebene werden definiert, um die
Transistorelemente gemäß der gewünschten Schaltungsfunktion miteinander zu
verbinden. Dieser Prozess ermöglicht es, dass die kundenspezifische Anordnung
der Gates bzw. der Zellen zu sehr späten Phasen im Herstellungsprozess realisiert
werden kann, was die Zeitdauer zur Umsetzung des Entwurfs in ein
Herstellungsverfahren für die digitale Schaltung verkürzt. Somit können kundenspezifische
integrierte Schaltungen in sehr kurzen Zykluszeiten hergestellt werden und mit einer
minimalen Anzahl von kundenspezifischen Fotomasken.
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Die Kosten für die Realisierung von Gate-Arrays hängen, wie auch im Falle von
anderen integrierten Schaltungen, von der Größe der Halbleiterfläche ab, die dazu
verwendet wird, um die Funktion zu realisieren, und auch von der Komplexität des
Herstellungsprozesses. Folglich resultiert die Fähigkeit, einen hohen Prozentsatz
der Basiszellen in einer Schaltung zu verwenden, in einer kostengünstigen
Realisierung der Funktion, weil ein hoher Ausnutzungsgrad die Realisierung einer
komplexen digitalen Funktion auf einer vergleichsweise kleinen Halbleiterfläche
ermöglicht. Mehrere Verbindungsebenen können dazu verwendet werden, um den
Ausnutzungsgrad der Zellen dadurch zu erhöhen, dass man es zulässt, dass
Metallleiter einander überkreuzen, die Herstellungskosten nehmen jedoch dramatisch
zu, weil zusätzliche Verbindungsebenen eingeführt werden. Der Designer von
Gate-Arrays ist deshalb oftmals mit einem Kompromiss zwischen dem
Ausnutzungsgrad der verfügbaren Zellen und der Anzahl von zu verwendenden
Verbindungsebenen konfrontiert.
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Eine andere Sorge für den Entwickler von Gate-Arrays liegt darin, für eine
Trennung zwischen den Zellen oder Transistoren innerhalb des Gate-Arrays zu sorgen,
weil eine solche Trennung bzw. Isolierung natürlich notwendig ist, um eine
geeignete Funktion der Schaltung zu gewährleisten. Wie im Falle einer beliebigen
integrierten Schaltung vom MOS-Typ kann eine Trennung dadurch realisiert werden,
dass Transistoren in einen AUS-Zustand vorgespannt (biased) werden, und zwar
mittels physikalischer Sperrschichten, wie beispielsweise Oxidstrukturen, oder
mittels einer Kombination der beiden (den wohlbekannten Feldoxidtransistoren
bzw. FETs). Die Auswahl der Trenntechnik und ihre Wechselwirkung mit den
Elementen der Basiszelle sind bedeutsame Faktoren, die die Effizienz des Gate-
Arrays beeinflussen.
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Andere Entwurfregeln, wie beispielsweise die minimale Kanallänge und -breite der
Transistoren, um für die spezifizierte Treiberfähigkeit in Kombination mit der
verwendeten Prozesstechnologie zu sorgen, und wie beispielsweise die
Anforderungen an den Abstand zwischen den Elementen derselben Ebene oder von
verschiedenen Ebenen, muss ebenfalls beim Entwurf der Basiszelle des Gate-Arrays
berücksichtigt werden.
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Anhand der Fig. 1a und 1b wird nun eine erste herkömmliche Basiszelle für ein
Gate-Array zum Zwecke der Erläuterung des Standes der Technik beschrieben
werden. Die Zelle 2 der Fig. 1a und 1b ist entsprechend dem Abschneide-
Transistor-Isolationstyp (cutoff transistor isolation type) realisiert, was aus der
nachfolgenden Beschreibung ersichtlich werden wird, und gemäß der
Komplementär-Metall-Oxid-Halbleiter-Technologie (CMOS). Eine herkömmliche Zelle 2
umfasst gemäß diesem Beispiel einen p-Kanal-Transistor und einen n-Kanal-Transistor
und als solches ist das mittels der Zelle 2 realisierte elementare Gate ein CMOS-
Inverter.
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Bezugnehmend auf Fig. 1 umfasst jede Zelle 2 eine Polysiliziumelektrode 10 und
eine Polysiliziumelektrode 12, von denen jede an ihren Anschlussenden erweiterte
Kontakt- bzw. Polsterbereiche (pad region) aufweist, die das Feldoxid 4
überdecken. Der p-Kanal-Transistor in Zelle 2 ist mittels einer Polysiliziumelektrode 10
realisiert, die zwischen diffundierten p-Typ-Bereichen 6 in der für PMOS-
Transistoren üblichen Weise angeordnet ist (und diese überdeckt) so dass der
diffundierte p-Typ-Bereich 6 auf jeder Seite von Elektrode 10 als Source- und
Drainbereich für den p-Kanal-Transistor dient, wobei die Elektrode 10 als das Gate bzw.
der Steueranschluss für den Transistor dient. In gleicher Weise ist die Elektrode 12
in Zelle 2 zwischen und oberhalb von diffundierten n-Typ-Bereichen 8 angeordnet,
so dass die diffundierten n-Typ-Bereiche 8 als Source und Drain dienen können
und die Elektrode 12 als das Gate eines NMOS-Transistors. Es wird bevorzugt,
dass die diffundierten p-Typ-Bereiche 6 und die diffundierten n-Typ-Bereiche 8
mittels Diffusionsvorgängen gebildet werden, die vorgenommen werden, nachdem
sich die Elektroden 10, 12 an ihrem Platz befinden, so dass die auf diese Weise
definierten Transistoren gemäß der wohl bekannten Selbstausrichtungsanordnung
gebildet sind. Je nach dem speziellen herkömmlichen Prozess, der zur Herstellung
verwendet wird, kann einer oder beide der diffundierten p-Typ-Bereiche 6 oder
diffundierten n-Typ-Bereiche 8 in einer Wanne bzw. einem Trog (well) ausgebildet
sein; bei diesem Beispiel sind die diffundierten p-Typ-Bereiche 6 in einem Trog
vom n-Typ ausgebildet, dessen Rand in Fig. 1 mittels der Grenzlinie WB
dargestellt ist. Die diffundierten p-Typ-Bereiche 6 sind von den diffundierten n-Typ-
Bereichen 8 mittels des dazwischen befindlichen Feldoxids 4 getrennt.
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Außerhalb des Feldoxids am oberen und unteren Ende von Zelle 2 (in der Ansicht
gemäß Fig. 1a) sind diffundierte Bereiche 7n bzw. 7p angeordnet. Der diffundierte
n-Typ-Bereich 7n ist innerhalb der n-Wanne ausgebildet, in der diffundierte p-Typ-
Bereiche 6 ausgebildet sind, und stellt als solcher einen Ort bereit, wo die
Vorspannung der n-Wanne festgelegt werden kann (beispielsweise auf Vaa); in
ähnlicher Weise ist der diffundierte p-Typ-Bereich 7p innerhalb des p-Typ-Materials
ausgebildet, in welchem die diffundierten n-Typ-Bereiche 8 ausgebildet sind, und
sorgt als solcher für eine Stelle für eine Vorspannung der NMOS-Transistoren in
Zelle 2 in der entgegengesetzten Richtung bzw. Sperrrichtung. Bei dieser
herkömmlichen Anordnung sind die PMOS-Transistoren der Reihe von Zellen
oberhalb von den Zellen 2 gemäß Fig. 1a am unteren Ende angeordnet, so dass der
diffundierte Bereich 7n von Zellen 2 geteilt wird, die in der vertikalen Richtung
gemäß Fig. 1a unmittelbar nebeneinander liegen. Eine vergleichbare Vertauschung
der NMOS-Transistoren und der PMOS-Transistoren in der Reihe von Zellen
unterhalb
der Zellen 2 gemäß Fig. 1a ermöglicht es, dass der diffundierte n-Typ-
Bereich 7p gemeinsam genutzt werden kann.
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Die bei dem herkömmlichen Beispiel gemäß den Fig. 1a und 1b verwendete
Trenntechnik ist vom Sperrtransistor-Typ (cutoff transistor type), wobei ein
Transistor, der benachbart zu demjenigen Transistor ist, für den die Funktion
gewünscht wird, in seinen "Aus"-Zustand gezwungen wird, was eine Stromleitung
von den Transistoren verhindert, was dazu verwendet werden, um die digitale
Logikfunktion auszuführen. Bezugnehmend auf Fig. 1b ist eine Zelle 2 nach der
Ausbildung einer überdeckenden Metallisierung dargestellt, die dazu verwendet wird,
um die Sperrtrennung zu realisieren; natürlich wird auch eine andere
Metallisierung (in Fig. 1b nicht gezeigt) dazu verwendet, um die gewünschte Funktion von
Zelle 2 zu realisieren. In Fig. 1b ist die Metallleitung 14 mit einer Vaa-
Spannungsquelle verbunden und ist mittels Siliziumkontakten sowohl mit dem
diffundierten p-Typ-Bereich 6' als auch mit der Elektrode 10' verbunden. Als solcher
wird der von der Elektrode 10' festgelegte Transistor notwendigerweise in dem
"Aus"-Zustand gehalten, wenn man annimmt, dass sämtliche Spannungen in der
Schaltung zwischen Erdung und Vaa liegen. Folglich ist der diffundierte p-Typ-
Bereich 6" in Zelle 2 von dem diffundierten p-Typ-Bereich 6' getrennt, so dass der
diffundierte p-Typ-Bereich 6" auf jede beliebige Spannung zwischen Vaa und
Erdung ohne signifikanten Leckverlust in den diffundierten p-Typ-Bereich 6'
getrieben werden kann.
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Eine alternative Verbindung ist in Bezug auf den n-Kanal-Transistor in Fig. 1b
dargestellt, wo die Metallleitung 16 mit Erde verbunden ist und mittels
Durchkontaktierungen mit dem diffundierten n-Typ-Bereich 8'; die Elektrode 12' erhält in
diesem Fall nicht das Potenzial der Erde. Als Folge der Metallleitungen 16 kann
der von der Elektrode 12' definierte Transistor gemeinsam mit dem in Zelle 2
definierten n-Kanal-Transistor betrieben werden, mit einem Sourcebereich, der auf
Erde vorgespannt ist.
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Die Geometrie der Zelle 2 ist in dem Beispiel gemäß den Fig. 1a und 1b gewählt,
um die gewünschte Transistor-Treiberkennlinie bereitzustellen und um eine
gewünschte Anzahl von Verbindungs-"Bahnen" unterzubringen, in die
Metallleitungen platziert werden können. Wenn man die Differenz der
Ladungsträgerbeweglichkeiten bedenkt, ist in diesem Beispiel die Breite des p-Kanal-Transistors (das
heißt die Länge der Elektroden 10) größer als die Breite der n-Kanal-Transistoren
(das heißt die Länge der Elektroden 12). Bei diesem Beispiel stellt die Zelle 2
achtzehn Metallisierungsbahnen bereit, die horizontal verlaufen, wobei eine
horizontale Bahn jede der vier Reihen von Kontaktflecken kreuzt, die mit den
Elektroden 10 und 12 verbunden sind, mit fünf Bahnen, die den Bereich des n-Kanal-
Transistors kreuzen (Elektroden 12), sieben Bahnen, die den Bereich des p-Kanal-
Transistors kreuzen (Elektroden 10), einer Bahn über dem Feldoxid 4 zwischen
den Elektroden 10 und 12 (das heißt die über der Grenzlinie WB in Fig. 1a liegt)
und mit einer Bahn zur Spannungsverteilung, die zwischen den Reihen von Zelle 2
verläuft.
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Die Anzahl von Verbindungsbahnen ist auf der Grundlage der erforderlichen
Anzahl von Bahnen zur Realisierung von herkömmlichen Baublock-Gates
(buildingblock gates) gewählt, beispielsweise von NAND-, NOR- und D-Typ-Flip-Flops
(DFFs), die voraussichtlich in den meisten digitalen Schaltungen verwendet
werden, die von dem Gate-Array mit einem vorgegebenen Ausnutzungsfaktor und
einer vorgegebenen Komplexität des Herstellungsverfahrens realisiert werden.
Beispielsweise werden Zellen 2 gemäß den Fig. 1a und 1b mit 18 Bahnen einen
Ausnutzungsgrad von etwa 75 bis 80% ergeben (das heißt der Prozentsatz von
Transistoren, zu denen eine Verbindung erfolgen kann), falls eine Metallisierung mit
drei Ebenen verwendet wird. Falls jedoch die Anzahl von Bahnen verringert wird,
um Siliziumfläche einzusparen, können Rangierverbindungen (cross-connections)
bzw. Jumper in einer der Metallebenen erforderlich sein, was umgekehrt den
Einsatzbereich mindern wird.
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Das Beispiel gemäß den Fig. 1a und 1b ist ein herkömmliches Resultat eines Gate-
Arrays mit Sperrtrennung, der auf den vorgenannten Kompromissen beruht. Die
von den Transistoren verbrauchte Leistung ist jedoch vergleichsweise groß, wenn
man die große Kanalbreite bedenkt, die erforderlich ist, um die Metallspuren
aufzunehmen; beispielsweise beträgt die Größe von Zelle 2 45 um · 2,5 um, wenn
man ein modernes Herstellungsverfahren verwendet. Außerdem erfordert es die
Anordnung der Zellen 2 entsprechend den benachbarten p-Typ-Transistoren und n-
Typ-Transistoren, dass einige Zellen erforderlich sind, um eine digitale Funktion
zu realisieren. Beispielsweise erfordert eine NAND-Funktion mit zwei Eingängen
drei Zellen 2 (oder sechs Transistoren) für ihre Realisierung, wenn man die
erforderliche Trennung der Transistoren berücksichtigt. Folglich ist die
Zellenanordnung gemäß den Fig. 1a und 1b ziemlich effizient für Schaltungen, die gestapelte
Inverter verwenden, weil die Elektroden 10, 12 ohne weiteres miteinander über
das dazwischen befindliche Feldoxid 4 miteinander verbunden werden können, sie
ist jedoch für gewisse Realisierungen vergleichsweise ineffizient, beispielsweise
für Übertragungsgatespeicher.
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Bezugnehmend nun auf Fig. 2, wird eine andere herkömmliche
Basiszellenanordnung dargestellt, die eine Oxidtrennung verwendet, und wird nun zur Erläuterung
des Standes der Technik beschrieben werden. Die Zellen 20 gemäß Fig. 2 sind
gemäß der CMOS-Technologie aufgebaut und umfassen als solche diffundierte p-
Typ-Bereiche 26a bis 26c und diffundierte n-Typ-Bereiche 28a bis 28c. Jede Zelle
20 umfasst bei diesem Beispiel zwei Elektroden 22a, 22b, die sich über den
Bereich des p-Typ-Transistors und auch über den Bereich des n-Typ-Transistors
erstrecken; die Elektrode 22a trennt diffundierte Bereiche 26a, 28a von
diffundierten Bereichen 26b, 28b und die Elektrode 22b trennt diffundierte Bereiche 26b,
28b von diffundierten Bereichen 26c, 28c. Gemäß dieser Ausführungsform sind
deshalb die p-Kanal-Gates und n-Kanal-Gates in jeder Zelle 20 miteinander
verbunden, wobei jede Zelle 20 zwei solche Gates bzw. Steueranschlüsse umfasst. Die
Elektroden 22a, 22b haben jeweils drei Markierungen bzw. Kontaktflecken zur
Verbindung, und zwar eine an jedem Ende, die über dem Feldoxid 24 liegt, und
eine, die über dem Feldoxid 24 liegt, das zwischen den diffundierten p-Typ-
Bereichen 26a, 26b, 26c und den diffundierten n-Typ-Bereichen 28a, 28b, 28c
liegt. Diffundierte Bereiche 23 sind an jedem Ende der Zellen 20 angeordnet, mit
einem diffundierten n-Typ-Bereich 23n innerhalb der n-Wanne, die diffundierte p-
Typ-Bereiche 26 enthält, und mit einem diffundierten p-Typ-Bereich 23p innerhalb
der p-Wanne, die diffundierte n-Typ-Bereiche 28 enthält. Darüber liegende
Stromversorgungs- und Massebusleitungen (nicht gezeigt) aus Metall stellen mittels der
diffundierten Bereiche 23 einen Kontakt zu den Wannen her und sorgen somit für
eine Substratvorspannung für die Transistoren in Zelle 20.
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Benachbarte Zellen 20 sind voneinander getrennt bzw. isoliert, bei dem Beispiel
gemäß Fig. 2 mittels des dazwischen angeordneten Feldoxids 24. Bei diesem
Beispiel ist der diffundierte p-Typ-Bereich 26c von dem diffundierten p-Typ-Bereich
26a in der benachbarten Zelle 20 mittels des Feldoxids 24 mit der Breite di
getrennt; in gleicher Weise ist der diffundierte n-Typ-Bereich 28c von dem
diffundierten n-Typ-Bereich 28a in der benachbarten Zelle 20 mittels des Feldoxids 24
mit der Breite di getrennt. Folglich ist jede Zelle 20 zu benachbarten Zellen mittels
Feldoxid getrennt bzw. isoliert, außer dass eine Verbindung mit Hilfe einer
darüber liegenden Metallisierung (nicht gezeigt) die gewünschte Verbindung herstellt.
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Die Zelle 20 gemäß Fig. 2 umfasst bei diesem Beispiel sowohl vertikale als auch
horizontale Verbindungsbahnen (relativ zu Fig. 2). Für jede Zelle 20 laufen vier
vertikale Bahnen über die drei Markierungen bzw. Kontaktflecken der Elektroden
22a, 22b. Zehn horizontale Bahnen können in den Zellen 20 realisiert sein, mit
drei Bahnen quer über jeden der diffundierten p-Typ-Bereiche 26 und diffundierten
n-Typ-Bereiche 28, mit einer Bahn quer über jede der drei Markierungen bzw.
Kontaktflecken der Elektrode 22a, 22b. Die zehnte horizontale
Drahtverbindungsbahn befindet sich zwischen Zellen, mit der Hälfte einer Bahn über jedem der diffundierten
Bereiche 23, was in Fig. 2 dargestellt ist. Von benachbarten Zellen 20,
benachbart in der vertikalen Richtung zu denjenigen, die in Fig. 2 gezeigt sind,
werden sich deren n-Typ-Transistoren unterhalb ihrer p-Typ-Transistoren befinden
(das heißt in der vertikalen Richtung umgekehrt zu derjenigen, die in Fig. 2
gezeigt ist), so dass sich der diffundierte Bereich 23p der Zelle unmittelbar unterhalb
von Zelle 20 in Fig. 2 an ihrem oberen Ende befinden wird, gemeinsam genutzt
vom diffundierten Bereich 23p von Zelle 20.
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Wie im Fall der Zellen 2 gemäß den Fig. 1a und 1b entspricht die Anzahl von
Bahnen, die in jeder Richtung gewählt wird, der Anzahl von erforderlichen Bahnen
für typische Gates, die in digitalen Schaltungen verwendbar sind, beispielsweise in
NANDs, NORs und DFFs. Obwohl jede Zelle 20 gemäß dieser Ausführungsform
der Erfindung nur vier Transistoren umfassen wird, wird dies ausreichend sein,
um eine NAND-Funktion mit zwei Eingängen zu realisieren, weil kein Transistor
zur Trennung bzw. Isolierung zwischen den Zellen 20 benötigt wird. Man hat
festgestellt, dass die Oxid-Trennungsstruktur der Zellen 20 gemäß Fig. 2 sehr
wirkungsvoll für die Realisierung von Übertragungsgatespeichern ist, aber sehr wenig
wirkungsvoll für die Realisierung von Speichern vom Typ eines gestapelten
Inverters (stacked inverter type latches) und für vergleichbare Schaltungen.
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Ein Vergleich der Basiszellenarchitekturen gemäß den Fig. 1a und 1b einerseits
und von Fig. 2 andererseits wird zeigen, dass jede erhebliche Vorteile und
Nachteile im Vergleich zu der anderen hat. Die relative Effizienz zur Realisierung
von Speichern vom Typ gestapelter Inverter und von Übertragungsgatespeichern ist
vorstehend angemerkt worden. Außerdem ermöglicht die Sperrtrennungsanordnung
gemäß den Fig. 1a, 1b eine kompakte Realisierung von Zellen, weil kein Oxid
notwendig ist; die Oxid-Trennungsanordnung gemäß Fig. 2 reduziert die
erforderliche Transistorbreite im Vergleich zu der einer Sperrtrennzelle und reduziert
somit den Leistungsverbrauch der Schaltung.
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Ein erstes Dokument des Standes der Technik, EP-A-080361, offenbart eine IC-
Einrichtung mit mehreren Basiszellen, die äquidistant, parallel zu einer
transversalen Richtung über einen Gatebereich hinweg angeordnet sind. Jede Zelle besteht
aus einem Paar von Elektroden, die jeweils quer über einen P- oder einen N-
Bereich verlaufen.
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Ein anderes Dokument des Standes der Technik, JP-A-60080251, offenbart eine
Gate-Array-Einrichtung, die diffundierte, parallele P- und N-Bereiche umfasst.
Eine regelmäßige Serie von Gateelektroden ist quer über die diffundierten Bereiche
angeordnet, wobei die Sequenz eine erste Gateelektrode umfasst, die sich quer
über den P-Bereich erstreckt, und eine zweite Gateelektrode, die sich quer über den
N-Bereich erstreckt, eine dritte Gateelektrode, die sich quer sowohl über den P-
Bereich als auch über den N-Bereich erstreckt, und eine vierte Gateelektrode, die
sich quer über die P- und N-Bereiche erstreckt. Von der Anordnung sagt man, dass
sie das Erfordernis von Trennbereichen vermeidet.
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Es ist jedoch eine Aufgabe der vorliegenden Erfindung, eine Basiszellenarchitektur
bereitzustellen, bei der Transistoren mit einer minimalen Kanalbreite in
Kombination mit einer Sperrtrennung (cutoff isolation) verwendet werden können.
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Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine solche Architektur
bereitzustellen, bei der zusätzliche Transistoren anstelle einer Sperrtrennung für
komplexe Vielzellen-Gateelemente verwendet werden können.
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Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine solche Architektur
bereitzustellen, bei der die zur Trennung erforderliche Siliziumfläche minimal ist.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine solche Architektur
bereitzustellen, die wirkungsvoll sowohl zur Realisierung eines Speichers vom Typ
gestapelter Inverter (stacked inverter) als auch eines Speichers vom Typ
Übertragungsgate (transmission gate) zu schaffen.
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Weitere Aufgaben und Vorteile der vorliegenden Erimdung werden dem
Durchschnittsfachmann auf diesem Gebiet ersichtlich werden, der Zugang zur folgenden
Patentbeschreibung gemeinsam mit den Zeichnungen erhält.
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Gemäß der vorliegenden Erfindung wird bereitgestellt eine integrierte Schaltung,
umfassend eine Anzahl von sich wiederholend angeordneten Zellen von
Feldeffekttransistoren bzw. FETs, wobei die Zellen in einer regelmäßigen Anordnung
bzw. in einem Array auf einer halbleitenden Oberfläche eines Körpers angeordnet
sind und jede der genannten Zellen umfasst: einen ersten aktiven Bereich der
Oberfläche, der einen ersten Leitfähigkeitstyp hat und sich in einer ersten Richtung zu
einem ersten und zweiten äußeren Rand der Zelle erstreckt; einen zweiten aktiven
Bereich der Oberfläche, der einen zweiten Leitfähigkeitstyp hat und sich in der
ersten Richtung zu dem ersten und zweiten äußeren Rand der Zelle erstreckt;
Feldoxid, das auf der Oberfläche zwischen dem ersten und zweiten aktiven Bereich
angeordnet ist; erste und zweite äußere FET-Gateelelstroden, die sich in einer
zweiten Richtung, senkrecht zu der ersten Richtung, quer über den ersten aktiven
Bereich erstrecken, um erste und zweite FETs auszubilden, wobei die erste bzw.
zweite äußere Elektrode beabstandet zu dem ersten bzw. zweiten äußeren Rand ist;
einen ersten diffundierten Source-/Drainbereich des ersten FETs, wobei der erste
diffundierte Source-/Drainbereich, der vom zweiten Leitfähigkeitstyp ist, in dem
ersten aktiven Bereich zwischen dem ersten äußeren Rand und der ersten äußeren
Elektrode gebildet ist, um so einen diffundierten Source-/Drainbereich vom
zweiten Leitfähigkeitstyp einer benachbarten Zelle direkt zu kontaktieren; einen
zweiten diffundierten Source-/Drainbereich des zweiten FETs, wobei der zweite
diffundierte Source-IDrainbereich, der vom zweiten Leitfähigkeitstyp ist, in dem
ersten aktiven Bereich zwischen dem zweiten äußeren Rand und der zweiten äußeren
Elektrode gebildet ist, um so einen diffundierten Source-/Drainbereich von der
zweiten Leitfähigkeit einer benachbarten Zelle direkt zu kontaktieren; dritte und
vierte äußere FET-Gateelektroden, die sich in der zweiten Richtung quer über den
zweiten aktiven Bereich erstrecken, um dritte und vierte FETs auszubilden, wobei
die dritte bzw. vierte äußere Elektrode zu dem ersten bzw. zweiten äußeren Rand
beabstandet ist; einen dritten diffundierten Source-/Drainbereich des dritten FETs,
wobei der dritte diffundierte Source-/Drainbereich, der von dem ersten
Leitfähigkeitstyp ist, in dem zweiten aktiven Bereich zwischen dem ersten äußeren Rand
und der dritten äußeren Elektrode gebildet ist, um so einen diffundierten Source-
/Drainbereich vom ersten Leitfähigkeitstyp einer benachbarten Zelle direkt zu
kontaktieren; einen vierten diffundierten Source-IDrainbereich des vierten FETs,
wobei der vierte diffundierte Source-/Drainbereich, der von dem ersten
Leitfähigkeitstyp ist, in dem zweiten aktiven Bereich zwischen dem zweiten äußeren Rand
und der vierten äußeren Elektrode gebildet ist, um so einen diffundierten Source-
I Drainbereich vom ersten Leitfähigkeitstyp einer benachbarten Zelle direkt zu
kontaktieren; und eine erste innere Gateelektrode, die sich m der zweiten Richtung
quer sowohl über den ersten als auch über den zweiten aktiven Bereich erstreckt
und die zwischen der ersten und zweiten äußeren Elektrode in dem ersten aktiven
Bereich angeordnet ist und die zwischen der dritten und vierten äußeren Elektrode
in dem zweiten aktiven Bereich angeordnet ist; wobei die ersten und dritten
äußeren Gateelektroden voneinander getrennt sind und die zweiten und vierten äußeren
Gateelektroden voneinander getrennt sind.
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Die vorliegende Erfindung kann in einem Basiszellenlayout beinhaltet sein,
beispielsweise für die CMOS-Technologie, worin vier Potenzialtransistoren pro
Leitfähigkeitstyp mit Hilfe von vier Elektroden über jedem aktiven Bereich zur
Verfügung gestellt werden. In dem Fall einer CMOS-Realisierung sind die äußeren
Elektroden der vier jeweils zu ihren komplementären Gegenstücken beabstandet
bzw. getrennt, so dass die äußeren n-Kanal-Gateelektroden nicht mit den äußeren
p-Kanal-Gateelektroden verbunden sind. Jede der inneren Elektroden erstreckt sich
quer sowohl über den aktiven Bereich vom p-Typ als auch über den aktiven
Bereich
vom n-Typ und hat erweiterte Markierungen bzw. Kontaktierungsflecken zur
Verbindung, die an einer anderen vertikalen Position angeordnet sind als
diejenigen der äußeren Elektrodenpaare. Die äußeren Elektrodenpaare ermöglichen, dass
die aktiven Bereiche der Zelle in Kontakt stehen zu aktiven Bereichen von
benachbarten Zellen, was die Notwendigkeit einer Oxidisolation vermeidet.
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Einige Ausführungsformen der Erfindung werden nun in beispielhafter Weise und
unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden, worin:
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Fig. 1a und 1b Draufsichten eines herkömmlichen Basiszellenlayouts sind.
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Fig. 2 ist eine Draufsicht eines anderen herkömmlichen Basiszellenlayouts.
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Fig. 3 ist eine Draufsicht des Basiszellenlayouts gemäß der bevorzugten
Ausführungsform der Erfindung.
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Fig. 4a ist eine Draufsicht des Basiszellenlayouts gemäß Fig. 3, wie es
verwendet wird, um eine Logikfunktion mit drei Eingängen zu realisieren.
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Fig. 4b ist ein schematisches Schaltschema der in Fig. 4a realisierten
Schaltung.
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Fig. 5a ist eine Draufsicht des Basiszellenlayouts gemäß Fig. 3, wie es
verwendet wird, um eine Logikfunktion mit vier Eingängen zu realisieren.
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Fig. 5b ist ein Schaltschema, in schematischer Form, der in Fig. 5a
realisierten Schaltung. '
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Bezugnehmend nun auf Fig. 3, wird eine Gate-Arrayzelle 30 gemäß der
bevorzugten Ausführungsform der Erfindung nun ausführlich beschrieben werden. Wie in
dem Fall der herkömmlichen Gate-Array-Basiszellen 2, 20, die vorstehend
beschrieben wurden, wird ein IC-Gate-Array, der eine Zelle 30 gemäß der
bevorzugten Ausführungsform der Erfindung verwendet, viele Zellen 30 aufweisen,
beispielsweise von der Größenordnung von 2000 bis mehr als 500.000 Zellen 30, die
in einem regelmäßigen Muster auf seiner Oberfläche angeordnet sind.
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Die Zelle 30, wie sie in Fig. 3 gezeigt ist, ist zu einem Zeitpunkt ihrer Herstellung
vor der Ausbildung von Metallisierungs- und Verbindungsschichten darüber
dargestellt, zu dem aber die Transistorelemente bereits definiert sind. Die Zelle 30 ist
vom CMOS-Typ und umfasst als solche die Fähigkeit, sowohl p-Kanal-MOS-
Transistoren als auch n-Kanal-MOS-Transistoren innerhalb ihrer
Umrandungslinien auszubilden. Folglich umfasst die Zelle 30 Polysiliziumelektroden 32, 34, die
einen aktiven Bereich zwischen Feldoxidstrukturen 4 überkreuzen, um PMOS-
Transistoren auszubilden, und umfasst diese Elektroden 37, 39, die einen anderen
aktiven Bereich zwischen Feldoxidstrukturen 4 überkreuzen, um NMOS-
Transistoren auszubilden. Elektroden 33, 35 erstrecken sich über beide aktiven
Bereiche, um komplementäre PMOS- und NMOS-Transistoren mit einem
gemeinsamen Gate bzw. Steueranschluss auszubilden. In der Zelle 30 gemäß dieser
Ausführungsform der Erimdung sind Elektroden 33, 35 zwischen den Elektroden 32,
34, 37, 39 angeordnet.
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Gemäß diesem Beispiel, wo ein Einwannen-Prozess (single-well process)
verwendet wird, befindet sich der aktive Bereich, der diffundierte p-Typ-Bereiche 36
enthält, nahe der Oberfläche einer n-Typ-Wanne, die einen Rand WB aufweist, wie er
in Fig. 3 gezeigt ist. Für die Zwecke dieser Beschreibung ist beabsichtigt, dass
sich der Begriff "diffundierter Bereich" auf einen dotierten Halbleiterbereich oder
aktiven Bereich bezieht, der mit Hilfe eines herkömmlichen Diffusionsverfahrens,
Ionenimplantationsverfahrens oder mittels anderer herkömmlicher Verfahren zur
Dotierung eines Halbleitermaterials ausgebildet sein kann. Bei diesem Beispiel sind
die diffundierten p-Typ-Bereiche 36a bis 36e vorzugsweise in der herkömmlichen,
selbstausgerichteten Weise relativ zu den Elektroden 32, 33, 34, 35 ausgebildet. In
der Zelle 30 sind die diffundierten p-Typ-Bereiche 36a, 36b durch einen
Kanalbereich, der sich unter der Elektrode 32 befindet, voneinander getrennt bzw. isoliert,
sind die diffundierten p-Typ-Bereiche 36b, 36c durch einen Kanalbereich, der sich
unter der Elektrode 33 befindet, voneinander getrennt bzw. isoliert, sind die
diffundierten p-Typ-Bereiche 36c, 36d durch einen Kanalbereich, der sich unter der
Elektrode 35 befindet, voneinander getrennt bzw. isoliert und sind die
diffundierten p-Typ-Bereiche 36d, 36e durch einen Kanalbereich, der sich unter der
Elektrode 34 befindet, voneinander getrennt bzw. isoliert. Als solche steht jede der
Elektroden 32, 33, 34, 35 zur Verfügung, um als Gateelektrode für einen p-Kanal-
Transistor zu dienen.
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In gleicher Weise sind auch n-Kanal-Transistoren in der Zelle 30 mittels der
Elektroden 33, 35, 37, 39 definiert, die einen aktiven Bereich zwischen
Feldoxidstrukturen 4 überdecken; bei diesem Beispiel, wo ein Einwannen-Prozess verwendet
wird, ist der aktive Bereich, in dem n-Kanal-Transistoren ausgebildet sind, eine p-
Typ-Oberfläche des darunter befindlichen Substrats. Natürlich können auch andere
herkömmliche CMOS-Wannenentwürfe (well designs) verwendet werden,
beispielsweise ein Zwillingswannenprozess (twin-well) oder ein Prozess, bei dem die
p-Kanal-Transistoren in dem Substrat ausgebildet werden und bei dem die n-Kanal-
Transistoren in einer Wanne vom p-Typ ausgebildet werden. Diffundierte n-Typ-
Bereiche 38a bis 38e sind vorzugsweise in herkömmlicher, selbstausgerichteter
Weise relativ zu den Elektroden 33, 35, 37, 39 ausgebildet. Die diffundierten n-
Typ-Bereiche 38a, 38b sind durch einen Kanalbereich, der sich unter der Elektrode
37 befindet, voneinander getrennt, diffundierte n-Typ-Bereiche 38b, 38c sind
durch einen Kanalbereich, der sich unterhalb der Elektrode 33 befindet,
voneinander getrennt, diffundierte n-Typ-Bereiche 38c, 38d sind durch einen Kanalbereich,
der sich unterhalb der Elektrode 35 befindet, voneinander getrennt, und
diffundierte n-Typ-Bereiche 38d, 38e sind durch einen Kanalbereich, der sich unterhalb
der Elektrode 39 befindet, voneinander getrennt. Als solche steht jede der
Elektroden 33, 35, 37, 39 zur Verfügung, um als Gateelektrode für einen n-Kanal-
Transistor zu dienen.
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Als Folge der Anordnung der Zelle 30 gemäß der bevorzugten Ausführungsform
der Erfindung stehen vier p-Kanal-Transistoren und vier n-Kanal-Transistoren zur
Verfügung, zur Verwendung bei der Realisierung einer digitalen Schaltung. Wie
aus der vorstehenden Beschreibung offensichtlich ist, dient jede der inneren
Elektroden 33, 35 gleichzeitig als Potenzial-Gateelektrode sowohl für einen p-Kanal-
Transistor als auch für einen n-Kanal-Transistor, wie auch jede der inneren
Elektroden 33, 35 sich über der Feldoxidstruktur zwischen den diffundierten p-Typ-
Bereichen 36 und den diffundierten n-Typ-Bereichen 38 erstreckt. Die Elektrode
33 hat erweiterte bzw. aufgeweitete Abschnitte bzw. Markierungen 43a und 43c,
die an ihren zwei Enden das Feldoxid 4 überdecken, sowie eine Markierung 43b,
die das Feldoxid 4 nahe ihrer Mitte überdeckt, zu welchen eine Verbindung mittels
einer darüber liegenden Metallisierung bewerkstelligt werden kann; die Elektrode
35 ist vergleichbar ausgebildet, mit Markierungen 45a, 45c an ihren zwei Enden,
die Feldoxid 4 überdecken, und mit einer Markierung 45b nahe ihrer Mitte, die
ebenfalls ein Feldoxid 4 überdeckt. Als solche umfasst die Zelle 30 zwei Paare von
CMOS-Transistoren mit gemeinsamen Gates bzw. Steueranschlüssen.
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In der Zelle 30 sind jedoch die äußeren Elektroden 32, 34 für die p-Kanal-
Transistoren auf der Ebene des Polysiliziums nicht mit den äußeren Elektroden 37,
39 für die n-Kanal-Transistoren verbunden. Jede äußere Elektrode 32, 34 für die
p-Kanal-Transistoren hat ein Paar von Markierungen 42a/42b, 44a/44b, die jeweils
auf einer Seite der aktiven p-Kanalbereiche ein Feldoxid 4 überdecken, um die
Verbindung damit zu erleichtern; in gleicher Weise haben die äußeren Elektroden
37, 39 für die n-Kanal-Transistoren jeweils ein Paar von Markierungen 47a/47b,
49a/49b, die auf jeweils einer Seite die aktiven n-Kanalbereiche überdecken. Die
äußeren Elektrodenmarkierungen 42, 44a, 47a, 49a sind jeweils weiter beabstandet
zu ihren jeweiligen aktiven Bereichen angeordnet als die Markierungen 43a, 45a,
43c, 45c, so dass eine separate Verbindung mit diesen in einfacher Weise
bewerkstelligt werden kann.
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Diffundierte Bereiche 31p, 31n sind außerhalb des Feldoxids 4 vorgesehen, mit
einem diffundierten p-Typ-Bereich 31p nahe von diffundierten n-Typ-Bereichen 38
und mit einem diffundierten n-Typ-Bereich 31n nahe von diffundierten p-Typ-
Bereichen 36. Die diffundierten Bereiche 31p, 31n erlauben somit eine Verbindung
von Stromversorgungsleitungen mit der Wanne, die sich unter den benachbarten
Transistoren befindet (oder die sich unter dem Substrat befindet, je nach Fall). Als
solcher wird der diffundierte Bereich 31n für gewöhnlich mit einem Metallleiter
(nicht gezeigt) verbunden sein, der auf Vaa vorgespannt ist, und wird der
diffundierte Bereich 31p mit einem Metallleiter (nicht gezeigt) verbunden sein, der auf
Erdung bzw. V5 s vorgespannt ist. Wie für den Fall der Zelle 20, ist die
Orientierung in vertikaler Richtung der n-Kanal-Transistoren vorzugsweise in die der p-
Kanal-Transistoren umgekehrt, so dass sich benachbarte Zellen in der vertikalen
Richtung diffundierte Bereiche 31p, 31n miteinander teilen können.
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Gemäß der vorliegenden Erfindung und, falls dieses Merkmal bei der zur
Realisierung der Zelle 30 verwendeten Prozesstechnologie zur Verfügung steht, wird es
bevorzugt, dass die diffundierten Bereiche 31p, 31n dem wohl bekannten,
selbstausgerichteten Silicidierungsprozess (silicidation process; "Salicid") unterzogen
werden. Gemäß dem Salicid-Prozess wird ein hitzebeständiges Metall, wie
beispielsweise Titan oder Wolfram, nach der Ausbildung der Gateelektroden und der
Source-Drain-Bereiche über der integrierten Schaltung abgeschieden und wird dann
erhitzt, so dass das Metall reagiert, um ein Metallsilicid mit den
Siliziumabschnitten des Wafers auszubilden, mit welchen dieses in Berührung steht. Das Metall,
das nicht reagiert hat, wird dann entfernt, so dass die Ebenen mit den aktiven
Bereichen und den Gates mit einem Schutzüberzug aus dem Metallsilicid zurück
bleiben, was den Reihenwiderstand bzw. Serienwiderstand der Strukturen erheblich
reduziert. Ein Überzug der diffundierten Bereiche 31p, 31n mit einem Metallsilicid
ermöglicht es, dass diese zur Spannungs- bzw. Leistungsverteilung in dem Gate-
Array, der die Zellen 30 enthält, verwendet werden können, weil der
Reihenwiderstand der diffundierten Bereiche 31p, 31n somit von der Größenordnung von 5 bis
50 Ohm pro Quadrat sein wird. Auf Grund der Verwendung der salicidierten
diffundierten Bereiche 31p, 31n zur Spannungs- bzw. Leistungsverteilung ist die
Anzahl von Metallisierungsverbindungen, die zur Realisierung einer digitalen Funktion
benötigt werden, erheblich reduziert, was umgekehrt zusätzliche Fläche
bereitstellt, die zur Metallisierung frei zur Verfügung steht. Dies ermöglicht die
Realisierung von komplexeren Schaltungen in Zellen 30 mit einer vorgegebenen Anzahl
von Metallisierungsebenen.
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Als Folge der vorstehend beschriebenen und in der Fig. 3 gezeigten Konfiguration
der Zelle 30 handelt es sich bei dem Isolationsverfahren zwischen benachbarten
Zellen 30 um eine Sperrisolation bzw. Sperrtrennung, wenn die äußeren
Elektroden 32, 34, 37, 39 in solcher Weise vorgespannt werden. Als solche stehen die
Bereiche 36a, 38a in--Kontakt zu Bereichen einer benachbarten Zelle (zur linken
Seite der Zelle 30 gemäß Fig. 3), entsprechend jeweiligen Bereichen 36e, 38e; und
stehen die Bereiche 36e, 38e in Kontakt zu Abschnitten einer benachbarten Zelle
(zur rechten Seite der Zelle 30) mit entsprechenden Abschnitten 36a, 38a.
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Die Zelle 30 gemäß der vorliegenden Erfindung stellt im Vergleich zu
herkömmlichen Basiszellen viele Vorteile bereit, einschließlich der vorstehend anhand der
Fig. 1a, 1b und 2 erörterten Vorteile. Erstens ist in den meisten CMOS-Verfahren
der erforderliche Abstand, unter dem Kontakte zu dem Polysilizium von
benachbartem, nicht beteiligtem (das heißt elektrisch isoliertem) Polysilizium getrennt
sein müssen, im Allgemeinen kleiner als die minimale Feldoxidbreite. Als solche
erfordern Sperrisolationsverfahren (cutoff isolation) im Allgemeinen weniger
Siliziumfläche zur Realisierung als die Oxidisolation, wenn man die vorstehend
angemerkten Entwurfsregeln bedenkt und auch die Tatsache, dass der Source-
/Drainbereich an den äußeren Rändern von jeder Zelle geteilt bzw. gemeinsam
genutzt wird. Die Zelle 30 zieht somit Nutzen aus der Tatsache, dass eine kleinere
Isolationsfläche benötigt wird, indem Trenn-Isolationstransistoren (cutoff isolation
transistors) zwischen dieser und benachbarten Zellen vorgesehen sind. Wie jedoch
aus Fig. 1 offensichtlich wird, haben Trenn-Isolationsbasiszellen bisher nicht
gemeinsame Gateelektroden für p-Kanal-Transistoren und n-Kanal-Transistoren
umfasst, weil es unmöglich ist, eine Sperrisolation für beide Transistortypen zu erzielen,
falls die Gateelektrode gemeinsam zur Verfügung steht; im Wege der
Analogie sei angemerkt, dass ein Transistor bei einem CMOS-Inverter mit
gemeinsamem Gate ständig "an" ist.
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Die Zelle 30 erzielt jedoch den Vorteil eines geringeren Siliziumflächenbedarfs,
der durch die Sperrisolation bereitgestellt wird, während sie dennoch den Vorteil
von Oxid-Isolationsbasiszellen zur effizienten Realisierung von
Übertragungsgatespeichern erzielt (das heißt von komplementären Transistoren mit gemeinsamen
Gateelektroden). Für diesen zusätzlichen Vorteil sorgen die inneren Elektroden 33,
35, von denen jede die Möglichkeit von p-Kanal-Transistoren und von n-Kanal-
Transistoren mit gemeinsamem Gate ermöglicht.
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Die Zelle 30 gemäß der bevorzugten Ausführungsform der Erfindung, die sowohl
Sperrtransistoren als auch komplementäre Transistoren mit gemeinsamen Gates
verwendet, was vorstehend erläutert wurde, führt zu erheblichen Verbesserungen
in den Einsatzmöglichkeiten von Zellen 30 in einem Gate-Array und somit in
Verbesserungen der Effizienz zur Realisierung herkömmlicher digitaler
Schaltungsfunktionen. Im Vergleich zu der in Fig. 2 gezeigten Oxid-Isolationstechnik ist die
Breite der Zelle 30, die die zwei Sperrtransistoren (das heißt die äußeren
Elektroden 32, 34, 37, 39) realisiert, dieselbe (falls diese nicht sogar kleiner ist); ist die
Höhe der Zelle 30 um eine oder zwei Verdrahtungsbahnen kleiner, um den
zusätzlichen Satz von Markierungen bzw. Kontaktflecken aufzunehmen. Weil
Transistoren von beiden Arten verfügbar sind, kann die Zelle 30 jedoch in einfacher Weise
angepasst werden, um sowohl Speicher vom Typ "gestapelter Inverter" als auch
Übermittlungsgatespeicher zu realisieren, und als Folge kann diese mehr
Funktionen auf einer kleineren Siliziumfläche realisieren als die herkömmlichen und
vorstehend diskutierten Zellenentwürfe.
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Beispielsweise ist angedacht, dass eine einzelne Zelle 30 sogar eine NAND-
Funktion mit bis zu drei Eingängen oder sogar das Äquivalent von bis zu zwei
NAND-Schaltungen mit zwei Eingängen realisieren kann, und zwar im
Wesentlichen auf derselben Fläche wie eine einzige Zelle des herkömmlichen Oxid-
Isolationstyps (Fig. 2). Anhand der Fig. 4a und 4b wird nun die Realisierung eines
solchen NAND mit drei Eingängen in einer einzigen Zelle 30 ausführlich
beschrieben werden. Fig. 4a stellt eine Zelle 30, wie sie vorstehend beschrieben wurde,
gemeinsam mit der darüber befindlichen Metallisierung 46a bis 46g dar; das
Schaltschema gemäß Fig. 4b stellt die elektrische Verbindung der Elemente der
Zelle 30 dar, um diese Funktion zu realisieren. Wie in den Fig. 4a und 4b gezeigt
ist, wird die NAND-Funktion mittels einer Metallisierung in einer einzigen Ebene
realisiert. Zusätzliche Signalverbindungen (nicht gezeigt) mit den Knoten der
NAND-Funktion können in derselben Metallebene hergestellt werden oder in
zusätzlichen, darüber befindlichen Ebenen einer Metallisierung, die in
herkömmlicher Weise für einen elektrischen Kontakt zu der in Fig. 4a gezeigten
Metallisierung sorgt.
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Bei dem Beispiel gemäß den Fig. 4a und 4b sind die diffundierten Bereiche 31p,
31n und auch jedes der Siliziumoberflächenelemente mit einer Metallsilicidschicht
überzogen. Als solcher überträgt der diffundierte Bereich 31n die Vorspannung Vaa
zur Zelle 30 und überträgt der diffundierte Bereich 31p die Erdung zur Zelle 30.
Der Metallleiter 46a verbindet den diffundieren Bereich 31n mit der Markierung
bzw. dem Kontaktfleck 44a von Elektrode 34 und mit dem diffundierten p-Typ-
Bereich 36e, und zwar mittels Kontakten durch ein Dielektrikum hindurch, das
dazwischen vorgesehen ist, wie dies aus dem Stand der Technik bekannt ist. Der
Metallleiter 46b verbindet den diffundierten Bereich 31n mit dem diffundierten p-
Typ-Bereich 36c und in gleicher Weise verbindet der Metallleiter 46c den
diffundierten Bereich 31n mit dem diffundierten p-Typ-Bereich 36a. Auf der n-
Kanalseite von Zelle 30 verbindet der Metallleiter 46f das Erdungspotenzial bei
dem diffundierten Bereich 31p mit dem diffundierten n-Typ-Bereich 38a und
verbindet der Metallleiter 46e den Polysilizium-Leiterkontaktfleck 49a von Elektrode
39 und den diffundierten n-Typ-Bereich 38e mit der Erdungsvorspannung des diffundierten
p-Typ-Bereichs 31p. Die Verbindung von jedem der außen liegenden
diffundierten Bereiche 36a, 36e, 38a, 38e mit Vaa oder mit Masse, was auch immer
der Fall sein mag, passt zu einer bevorzugten Makroentwurfsvereinbarung (macro
design convention), die die Verwendung von benachbarten Zellen vereinfacht.
Als Folge der Metallleiter 46a, 46b, 46f, 46g wird eine Isolation bzw. Trennung
der NAND-Funktion, die in Zelle 30 realisiert ist, von benachbarten Zellen
bewirkt, die die diffundierten p-Typ-Bereiche 36a, 36e und die diffundierten n-Typ-
Bereiche 38a, 38e teilen. Die von den Elektroden 34 und 39 definierten
Transistoren werden mittels ihrer Vorspannung und der Vorspannung ihrer benachbarten
diffundierten Bereiche 36e, 38e in dem Aus-Zustand auf Vaa oder auf Masse bzw.
Erdungspotenzial gehalten; die entsprechenden diffundierten Bereiche 36d, 38d
können somit auf jede Spannung ohne Leckstrom zu benachbarten Zellen getrieben
werden. Die diffundierten Bereiche 36a, 38a werden jeweils als Source bzw.
Quelle ihrer jeweiligen Transistoren, die von den Elektroden 32, 37 definiert
werden, verwendet und werden als solche auf Vaa bzw. auf das Erdungspotenzial
vorgespannt; die Transistoren in einer benachbarten Zelle werden somit den Betrieb
der Zelle 30 nicht beeinflussen oder von dieser beeinflusst werden.
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Die NAND-Funktion wird in diesem Fall durch die verbleibenden Verbindungen
definiert, die physikalisch in Fig. 4a und schematisch in Fig. 4b dargestellt sind.
Der Metallleiter 46b legt, wie vorstehend angemerkt wurde, an den diffundierten
p-Typ-Bereich 36c eine Vorspannung von Vaa an, welcher als der Sourcebereich
der zwei p-Kanal-Transistoren dient, die von dem oberen Abschnitt der Elektroden
33 und 35 definiert werden. Der Metallleiter 46d verbindet den diffundierten p-
Typ-Bereich 36b, den diffundierten p-Typ-Bereich 36d und den diffundierten n-
Typ-Bereich 38d und dient als Ausgangsknoten Q (siehe Fig. 4d), zu dem eine
Metallverbindung (nicht gezeigt) entweder in derselben Metallebene wie die Leiter
46 oder in einer darüber liegenden, zusätzlichen Metallebene ausgebildet sein
kann, um das Ergebnis der NAND-Funktion zu einer anderen Zelle in der Gate-
Array-Schaltung weiterzuleiten. Der Metallleiter 46e verbindet die Elektrode 32
mit Elektrode 37, um die Schaltung zu vervollständigen.
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Folglich sind die drei Eingangssignale bzw. Eingänge zu der NAND-Funktion, die
in Zelle 30 gemäß Fig. 4a realisiert sind, das A-Eingangssignal, das an einem oder
beiden der Markierungen bzw. Kontaktflecken 45a, 45c empfangen wird und somit
die komplementären Transistoren, die die Elektrode 35 als deren Gateanschluss
bzw. Steueranschluss haben, das B-Eingangssignal, das an einer oder beiden
Markierungen bzw. Kontaktflecken 43a, 43c empfangen wird und somit die
komplementären Transistoren steuert, die die Elektrode 33 als deren Gateanschluss
aufweisen, und das C-Eingangssignal, das an einer oder an beiden Markierungen bzw.
Kontaktflecken 42a, 47a empfangen wird und somit die komplementären
Transistoren steuert, die jeweils die Elektroden 32, 37 (miteinander mittels des Metallleiters
46e verbunden) als deren Gateanschluss aufweisen. Die drei von den Elektroden
32, 33, 35 definierten p-Kanal-Transistoren sind somit parallel geschaltet, wobei
deren Drainanschlüsse über diffundierte p-Typ-Bereiche 36b, 36d mit dem
Ausgang Q verbunden sind, und sind die drei von den Elektroden 35, 33, 37
definierten n-Kanal-Transistoren in Reihe geschaltet zwischen die Erdung und den
diffundierten n-Typ-Bereich 38d.
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Im Ergebnis realisiert eine einzelne Zelle 30 gemäß der bevorzugten
Ausführungsform der Erfindung ohne weiteres eine NAND-Funktion mit drei Eingängen; ein
gewöhnlicher Fachmann auf diesem Gebiet würde natürlich erkennen, dass eine
NOR-Funktion mit drei Eingängen bzw. Eingangssignalen in der Zelle 30 in
komplementärer Weise relativ zu der Art der Ausbildung der NAND-Funktion gemäß
den Fig. 4a und 4b realisierbar wäre. Die Zelle 30 kann somit im Vergleich zu
herkömmlichen Zellen, wie sie vorstehend beschrieben wurden, innerhalb ihrer
Umrandungslinien eine komplexere Funktion realisieren. Als Beispiel für einen
Vergleich kann unter der Annahme derselben minimalen Verdrahtungsbahnbreite
(beispielsweise 2,5 um) die Zelle 30 auf einer Siliziumfläche von 30 um (Höhe) ·
10 um (Breite) oder auf 300 um² realisiert werden. Weil jedoch eine einzige Zelle
30 eine NAND-Funktion mit drei Eingangssignalen bzw. Eingängen realisieren
kann und wenn man den größeren Bereich von Schaltungsmakros berücksichtigt,
hat man festgestellt, dass die durchschnittliche Siliziumfläche, die zur Realisierung
einer äquivalenten NAND-Funktion mit zwei Eingängen (was die Leistungszahl für
diesen Vergleich darstellt) benötigt wird, in Zelle 30 gemäß der bevorzugten
Ausführungsform der Erfindung etwa 200 um²/Gate beträgt. In der Tat kann eine
NAND-Funktion mit zwei Eingängen in Zelle 30 entweder in der Art und Weise
mit doppeltem Puffer (double-buffered) (das heißt mit zwei parallel geschalteten
Transistoren für jeden Eingang in jedem Zweig bzw. Bein) oder ohne doppelte
Pufferung einfach dadurch realisiert werden, dass die von den äußeren Elektroden
definierten Sperrtransistoren zur Trennung bzw. Isolierung anstatt als schaltende
Elemente verwendet werden.
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Im Gegensatz dazu erfordert die Zelle 2 gemäß der vorstehend beschriebenen
Sperr-Isolationstechnik 45 um (Höhe) · 2,5 um (Breite) und erfordert drei Zellen
2, um ein wirkliches NAND-Gate mit zwei Eingängen zu realisieren. Wenn man
den großen Bereich von Schaltungsmakros berücksichtigt, erfordert eine
äquivalente NAND-Funktion mit zwei Eingängen zweieinhalb Zellen 2, was in einer
Leistungszahl für die Zelle 2 von 280 um²/Oate resultiert. Eine einzige Zelle 20
gemäß der Oxid-Isolationstechnik, die vorstehend beschrieben wurde, ist
ausreichend, um eine tatsächliche NAND-Funktion mit zwei Eingängen (und auch das
Schaltungsäquivalent) zu realisieren; die Größe von Zelle 20 beträgt 25 um (Höhe)
· 10 um (Breite), was in einer Leistungszahl von 250 um²/Gate resultiert. Es ist
deshalb offensichtlich, dass die Zelle 30 gemäß der vorliegenden Erfindung zur
Realisierung von digitalen Funktionen erheblich effizienter ist als jeder der
herkömmlichen Zellentypen, abgesehen von ihren weiteren Vorteilen.
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Außerdem ist im Vergleich zu der Sperr-Isolationszelle (Fig. 1a, 1b) die Größe der
Transistoren in Zelle 30 kleiner, was den aktiven Leistungsverbrauch reduziert und
zu einer kleineren Eingangslast führt und dennoch eine Ansteuerung bzw. ein
Treiben eines Gegentaktausgangs (push-pull output) zulässt. Folglich ist die
Flexibilität, der Einsatzbereich und die Effizienz von Zelle 30 viel besser als bei jedem
der vorstehend erörterten herkömmlichen Typen.
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Wenngleich die Zelle 30 gemäß der bevorzugten Ausführungsform der Erfindung
zur Realisierung einer vergleichsweise komplexen Kleinstintegrationsfunktion
ausreichend ist, wie beispielsweise für die vorstehend beschriebene NAND-Funktion
mit drei Eingängen bzw. Eingangssignalen, kann diese natürlich in Kombination
mit einer in ähnlicher Weise aufgebauten benachbarten Zelle 30 zur Realisierung
von noch komplexeren Funktionen verwendet werden. Insbesondere kann nur ein
Teil einer solchen benachbarten Zelle 30 für gewisse Funktionen notwendig sein,
so dass der Rest der benachbarten Zelle 30 für eine andere Funktion verwendet
werden kann. Bezugnehmend nun auf die Fig. 5a und 5b wird eine solche
Realisierung für das Beispiel einer NAND-Funktion mit vier Eingangssignalen bzw.
Eingängen dargestellt, die in eineinhalb Zellen 30 realisiert ist.
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Bei dem Beispiel gemäß den Fig. 5a werdeh die Zelle 30a und eine Hälfte von
Zelle 30b dazu verwendet, um die NAND-Funktion mit vier Eingängen bzw.
Eingangssignalen zu realisieren, die schematisch in Fig. 5b gezeigt ist. Bei diesem
Beispiel dienen die äußeren Elektroden 32', 37' von Zelle 30b als
Isolationseinrichtungen für das NAND von Zelle 30a. Diese Realisierung wird mittels eines
Erstebenen-Metallleiters 50a realisiert, der auf Vaa vorgespannt ist und der den
diffundierten Bereich 31n (der von den Zellen 30a, 30b gemeinsam genutzt wird)
mit sich wiederholenden diffundierten p-Typ-Bereichen 36 in Zelle 30a, mit dem
mittleren, diffundierten p-Typ-Bereich 36c in Zelle 30b und auch mit Elektrode
32' verbindet. Die Vorspannung Vad des diffundierten p-Typ-Bereichs 36c' in Zelle
30b lässt es zu, dass der Rest von Zelle 30b für eine separate Funktion verwendet
werden kann, die isoliert von der NAND-Funktion ist. In ähnlicher Weise ist auf
der n-Kanalseite der gemeinsame diffundierte Bereich 31p auf das
Erdungspotenzial vorgespannt und über den Metallleiter 50e mit dem diffundierten n-Typ-Bereich
38a von Zelle 30a verbunden und über den Metallleiter 50f mit dem mittleren
diffundierten n-Typ-Bereich 38c' und mit Elektrode 37' in Zelle 30b verbunden.
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Der aktive Abschnitt der NAND-Funktion wird mittels des Metallleiters 50b
realisiert, der mit sich wiederholenden bzw. wechselnden diffundierten p-Typ-
Bereichen 36b, 36d in Zelle 30a und mit dem diffundierten n-Typ-Bereich 38e von
Zelle 30a verbunden ist (der von Zelle 30b geteilt wird); der Metallleiter 50b dient
somit als Q-Ausgang der NAND-Funktion und kann von einem Metallleiter (nicht
gezeigt) kontaktiert werden, um das Ausgangssignal an eine andere Stelle in dem
integrierten Gate-Array weiterzuleiten. Eine Gateverbindung zwischen den
Elektroden 32 und 37 wird mittels des Metallleiters SOc realisiert und eine
Gateverbindung zwischen den Elektroden 34 und 39 wird mittels des Metallleiters 50d
bewerkstelligt, was die Schaltung vervollständigt. Die Verbindung der vier NAND-
Eingänge A, B, C, D kann zu den Markierungs- bzw. Kontaktfleckenabschnitten
ihrer jeweiligen Elektroden 32 (und 37), 33, 35, 34 (und 39) mit Hilfe von
Metallverbindungen (nicht gezeigt) bewerkstelligt werden.
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In vergleichbarer Weise, wie im Fall der NAND-Funktion mit drei Eingängen, die
vorstehend beschrieben wurde, ermöglicht die Zelle 30 gemäß der bevorzugten
Ausführungsform der Erfindung eine effiziente Realisierung von vergleichsweise
komplexen Funktionen. Mehrere benachbarte Zellen 30 können in überaus
vorteilhafter Weise in einer einzelnen Funktion eingesetzt werden, wie in dem Beispiel
gemäß den Fig. 5a und 5b gezeigt, wozu insbesondere die äußeren Elektroden zum
Zwecke einer Isolation verwendet werden, was die Verwendung von nur diesem
Teil bzw. Abschnitt einer Zelle 30 in einer vorgegebenen Funktion erlaubt.
Außerdem sind die in der Zelle 30 gemäß der vorliegenden Erfindung realisierten
Transistoren in der Breite schmäler als diejenigen in herkömmlichen Sperrisolationszellen,
was somit die Eingangslast und auch den aktiven Leistungsverbrauch der
Schaltungen mindert, ohne dass jedoch die Siliziumfläche benötigt wird, die zur
Realisierung von mittels Oxid isolierten Zellen benötigt wird.
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Wie auch vorstehend angemerkt wurde, ermöglicht die Bereitstellung von
Elektroden sowohl von der gemeinsamen Verbindung (beispielsweise der inneren
Elektroden 33, 35) als auch von einer separaten Verbindung (beispielsweise der äußeren
Elektroden 32, 34, 37, 39) die Realisierung von Verriegelungsschaltungen bzw.
Adressspeichern (latch) entweder entsprechend dem Typ "gestapelter Inverter"
(stacked inverter) oder von dem Übertragungsgatetyp (transmisstion gate), und
zwar mit vergleichbarer Effizienz. In der Tät sind Verriegelungsschaltungen,
beispielsweise D-Typ-Flip-Flops, bei Verwendung der Zelle gemäß der vorliegenden
Erfindung realisiert worden, die sowohl gestapelte Inverter als auch
Übertragungsgates aufweisen und als solche ziemlich effizient sind. Ein solcher D-Typ-Flip-
Flop kann sogar noch in vier Zellen realisiert werden, die in einer 2 · 2-Anordnung
angeordnet sind.
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Obwohl die Erfindung hierin unter Bezugnahme auf ihre bevorzugte
Ausführungsform beschrieben worden ist, sei natürlich darauf hingewiesen, dass
Modifikationen an und Alternativen zu dieser Ausführungsform, welche Modifikationen und
Alternativen die Vorteile und Vorzüge dieser Erfindung erzielen, dem
Durchschnittsfachmann auf diesem Gebiet ersichtlich werden, der Kenntnis von dieser
Patentbeschreibung und ihren Zeichnungen erhält, vorausgesetzt, dass solche
Modifikationen und Alternativen unter den Schutzbereich der beigefügten
Patentansprüche fallen.