JP3152642B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
置に関し、特に任意に結線可能なトランジスタを有する
半導体集積回路装置およびそれを構成する基本セルの構
造に関する。
するために、LSI(大規模集積回路)の設計から拡散
処理までを予め画一的に行い、その後の回路配線のみを
品種ごとに行うマスタスライス方式がよく知られてい
る。このマスタスライス方式は、開発期間の短縮化、開
発費用の低減など少量多品種の生産に適した利点を有し
ている。
は、マトリクス状または一方向に配列された複数の基本
セルを、完成品の仕様に合わせて結線することにより実
現される。
記載されているようなマスタスライス方式の半導体集積
回路装置に搭載されている一般的な基本セルの構造を図
11に示す。
P型MOS(金属酸化物半導体)トランジスタのゲート
電極101,102、P型MOSトランジスタのドレイ
ン端子またはソース端子となるP型不純物拡散領域10
3、N型MOSトランジスタのゲート電極104,10
5、N型MOSトランジスタのドレイン端子またはソー
ス端子となるN型不純物拡散領域106および2本の電
源配線107,108により構成されている。
では、このような構造を有する複数の基本セル100が
半導体基板上に配列されている。各基本セル100の各
トランジスタのゲート長Lは半導体集積回路装置の性能
およびコストに大きく影響を及ぼす。すなわち、各トラ
ンジスタのゲート長Lが短いほど、トランジスタの高速
化を図ることができ、また素子密度を向上させて同一規
模の回路を小さな面積のLSIで実現することが可能と
なる。
を短縮することにより、半導体集積回路装置の大規模
化、高集積化および高速化が実現される。近年、各トラ
ンジスタのゲート長Lは0.5μm、0.35μmおよ
び0.25μmと短縮化が進行している。マスタスライ
ス方式の半導体集積回路装置においても、通常、各基本
セル100に形成されるP型MOSトランジスタおよび
N型MOSトランジスタのゲート長Lは最小サイズに設
定される。
スライス方式の半導体集積回路装置において、最小サイ
ズのゲート長Lを有する基本セルを使用すると、回路の
高速化および高集積化を図ることができる。
短くなると、リーク電流の増大により消費電力が増加
し、かつ微細化によるプロセス上のばらつきの影響が増
大する。例えば、ゲート長のばらつきが同一である場
合、ゲート長が短いほど正規のゲート長に対するばらつ
きの割合が大きくなり、プロセス上のばらつきが素子特
性に与える影響が大きくなる。その結果、歩留りの低下
が発生する。また、プロセス上のばらつきを考慮して実
際の素子動作にマージンを付与することが必要な場合も
生じる。その結果、素子性能が低下する。
図りつつ低消費電力化を図ることができ、かつプロセス
上のばらつきによる歩留りおよび性能の低下を抑制する
ことが可能な半導体集積回路装置を提供することであ
る。
第1の発明 第1の発明に係る半導体集積回路装置は、基板上に複数
の基本セルが形成され、各基本セル内にトランジスタが
配置され、複数の基本セルのうち少なくとも1つの基本
セル内のトランジスタが他の基本セル内のトランジスタ
と異なるゲート長を有するものである。
は、少なくとも1つの基本セル内のトランジスタが他の
基本セル内のトランジスタと異なるゲート長を有するの
で、高速動作の必要性、消費電力の低減化の必要性およ
び設計精度の必要性に応じて基本セルを選択することが
できる。したがって、小さなゲート長を有する基本セル
を用いて高速動作および高集積化が可能な回路を構成す
ることができ、大きなゲート長を有する基本セルを用い
て低消費電力化が可能でプロセス上のばらつきによる影
響が少ない回路を構成することができる。
積化を図りつつ低消費電力化を図ることができ、かつプ
ロセス上のばらつきによる歩留りおよび性能の低下を抑
制することが可能となる。
の基本セルが形成され、各基本セル内に複数のトランジ
スタが選択組み合わせ可能に配列され、複数の基本セル
のうち少なくとも1つの基本セル内の複数のトランジス
タが他の基本セル内の複数のトランジスタと異なるゲー
ト長を有するものである。
は、少なくとも1つの基本セル内の複数のトランジスタ
が他の基本セル内の複数のトランジスタと異なるゲート
長を有するので、高速動作の必要性、消費電力の低減化
の必要性および設計精度の必要性に応じて基本セルを選
択することができる。したがって、小さなゲート長を有
する基本セルを用いて高速動作および高集積化が可能な
回路を構成することができ、大きなゲート長を有する基
本セルを用いて低消費電力化が可能でプロセス上のばら
つきによる影響が少ない回路を構成することができる。
積化を図りつつ低消費電力化を図ることができ、かつプ
ロセス上のばらつきによる歩留りおよび性能の低下を抑
制することが可能となる。
の基本セルが形成され、各基本セル内に1または複数の
第1導電型トランジスタおよび1または複数の第2導電
型トランジスタが選択組み合わせ可能に配列され、複数
の基本セルのうち少なくとも1つの基本セル内の1また
は複数の第1導電型トランジスタおよび1または複数の
第2導電型トランジスタが他の基本セル内の1または複
数の第1導電型トランジスタおよび1または複数の第2
導電型トランジスタと異なるゲート長を有するものであ
る。
は、少なくとも1つの基本セル内の1または複数の第1
導電型トランジスタおよび1または複数の第2導電型ト
ランジスタが他の基本セル内の1または複数の第1導電
型トランジスタおよび1または複数の第2導電型トラン
ジスタと異なるゲート長を有するので、高速動作の必要
性、消費電力の低減化の必要性および設計精度の必要性
に応じて基本セルを選択することができる。したがっ
て、小さなゲート長を有する基本セルを用いて高速動作
および高集積化が可能な回路を構成することができ、大
きなゲート長を有する基本セルを用いて低消費電力化が
可能でプロセス上のばらつきによる影響が少ない回路を
構成することができる。
積化を図りつつ低消費電力化を図ることができ、かつプ
ロセス上のばらつきによる歩留りおよび性能の低下を抑
制することが可能となる。
の基本セルが形成され、各基本セル内に第1導電型トラ
ンジスタおよび第2導電型トランジスタからなる1また
は複数のトランジスタ対が選択組み合わせ可能に配列さ
れ、トランジスタ対の第1導電型トランジスタおよび第
2導電型トランジスタはゲート電極を共有し、複数の基
本セルのうち少なくとも1つの基本セル内の1または複
数のトランジスタ対のゲート電極が他の基本セル内の1
または複数のトランジスタ対のゲート電極と異なるゲー
ト長を有するものである。
は、少なくとも1つの基本セル内の1または複数のトラ
ンジスタ対のゲート電極が他の基本セル内の1または複
数のトランジスタ対のゲート電極と異なるゲート長を有
するので、高速動作の必要性、消費電力の低減化の必要
性および設計精度の必要性に応じて基本セルを選択する
ことができる。したがって、小さなゲート長を有する基
本セルを用いて高速動作および高集積化が可能な回路を
構成することができ、大きなゲート長を有する基本セル
を用いて低消費電力化が可能でプロセス上のばらつきに
よる影響が少ない回路を構成することができる。
積化を図りつつ低消費電力化を図ることができ、かつプ
ロセス上のばらつきによる歩留りおよび性能の低下を抑
制することが可能となる。
たは複数の第1の基本セルおよび1または複数の第2の
基本セルが形成され、第1の基本セル内に第1のゲート
長を有する1または複数のトランジスタが選択組み合わ
せ可能に配列され、第2の基本セル内に第1のゲート長
よりも大きい第2のゲート長を有する1または複数のト
ランジスタが選択組み合わせ可能に配列され、1または
複数の第1の基本セルのうち少なくとも1つの第1の基
本セル内の1または複数のトランジスタを結線すること
により高速動作が可能な第1の回路が構成され、1また
は複数の基本セルのうち少なくとも1つの第2の基本セ
ル内の1または複数のトランジスタを結線することによ
り低消費電力動作または高精度動作が可能な第2の回路
が構成されたものである。
は、少なくとも1つの第1の基本セル内の第1のゲート
長を有する1または複数のトランジスタを結線すること
により高速動作が可能な第1の回路が構成され、少なく
とも1つの第2の基本セル内の第2のゲート長を有する
1または複数のトランジスタを結線することにより低消
費電力動作および高精度動作が可能な第2の回路が構成
されている。
有する1または複数のトランジスタにより構成されるの
で、占有面積が低減される。また、第2の回路は大きな
ゲート長を有する1または複数のトランジスタにより構
成されるので、プロセス上のばらつきによる影響が少な
い。
集積化を図りつつ低消費電力化を図ることができ、かつ
プロセス上のばらつきによる歩留りおよび性能の低下を
抑制することが可能となる。
たは第5の発明に係る半導体集積回路装置の構成におい
て、各基本セル内に複数のトランジスタまたは複数のト
ランジスタ対が選択組み合わせ可能に配列されたもので
ある。
低減化の必要性および設計精度の必要性に応じて基本セ
ルを選択し、小さなゲート長を有する基本セルの複数の
トランジスタまたは複数のトランジスタ対を用いて高速
動作および高集積化が可能な回路を構成することがで
き、大きなゲート長を有する基本セルの複数のトランジ
スタまたは複数のトランジスタ対を用いて低消費電力化
が可能でプロセス上のばらつきによる影響が少ない回路
を構成することができる。
積化を図りつつ低消費電力化を図ることができ、かつプ
ロセス上のばらつきによる歩留りおよび性能の低下を抑
制することが可能となる。
たは第6の発明に係る半導体集積回路装置の構成におい
て、各基本セル内において複数のトランジスタのうち少
なくとも1つのトランジスタが他のトランジスタと異な
るゲート長を有するものである。
作の必要性、消費電力の低減化の必要性および設計精度
の必要性に応じてトランジスタを選択することができ
る。したがって、各基本セル内で、小さなゲート長を有
するトランジスタを結線することにより高速動作および
高集積化が可能な回路を構成することができ、大きなゲ
ート長を有するトランジスタを結線することにより低消
費電力化が可能でプロセス上のばらつきによる影響が少
ない回路を構成することができる。
とに、高速化および高集積化を図りつつ低消費電力化を
図ることができ、かつプロセス上のばらつきによる歩留
りおよび性能の低下を抑制することが可能となる。
の基本セルが形成され、各基本セル内に複数のトランジ
スタが選択組み合わせ可能に配列され、少なくとも1つ
の基本セル内において複数のトランジスタのうち少なく
とも1つのトランジスタが他のトランジスタと異なるゲ
ート長を有するものである。
は、少なくとも1つの基本セル内で少なくとも1つのト
ランジスタが他のトランジスタと異なるゲート長を有す
るので、高速動作の必要性、消費電力の低減化の必要性
および設計精度の必要性に応じてトランジスタを選択す
ることができる。したがって、小さなゲート長を有する
トランジスタを結線することにより高速動作および高集
積化が可能な回路を構成することができ、大きなゲート
長を有するトランジスタを結線することにより低消費電
力化が可能でプロセス上のばらつきによる影響が少ない
回路を構成することができる。
積化を図りつつ低消費電力化を図ることができ、かつプ
ロセス上のばらつきによる歩留りおよび性能の低下を抑
制することが可能となる。
第6、第7または第8の発明に係る半導体集積回路装置
の構成において、各基本セル内において複数のトランジ
スタのうち少なくとも1つのトランジスタが他のトラン
ジスタと異なる向きに配列されたものである。
が他のトランジスタと異なる向きに配列されているの
で、結線方向の自由度が増す。
のいずれかの発明に係る半導体集積回路装置の構成にお
いて、各基本セル内の空隙部に配線ラインが設けられた
ものである。
を利用することにより、結線の自由度の増加および配線
の短縮化を図ることができる。
0のいずれかの発明に係る半導体集積回路装置の構成に
おいて、各基本セルは方形状のセル領域に形成され、セ
ル領域の少なくとも1辺に沿って電源ラインが設けられ
たものである。この場合、配線の交差を最小限にしつつ
トランジスタを電源ラインに結線することができる。
1のいずれかの発明に係る半導体集積回路装置の構成に
おいて、各基本セル内の1または複数のトランジスタの
ゲート電極の中央部または端部に幅広部が設けられたも
のである。
ゲート電極の中央部または端部に設けられた幅広部を利
用することにより、結線の自由度の増加および配線の短
縮化を図ることができる。
ンジスタが選択組み合わせ可能に配列され、複数のトラ
ンジスタのうち少なくとも1つのトランジスタが他のト
ランジスタと異なるゲート長を有するものである。
くとも1つのトランジスタが他のトランジスタと異なる
ゲート長を有するので、高速動作の必要性、消費電力の
低減化の必要性および設計精度の必要性に応じてトラン
ジスタを選択することができる。それにより、小さなゲ
ート長を有するトランジスタを結線することにより高速
動作および高集積化が可能な回路を構成することがで
き、大きなゲート長を有するトランジスタを結線するこ
とにより低消費電力化が可能でプロセス上のばらつきに
よる影響が少ない回路を構成することができる。
本セルとして用いることにより、全体として、高速化お
よび高集積化を図りつつ低消費電力化を図ることがで
き、かつプロセス上のばらつきによる歩留りおよび性能
の低下を抑制することが可能な半導体集積回路装置を実
現することができる。
数の第1導電型トランジスタおよび1または複数の第2
導電型トランジスタが選択組み合わせ可能に配列され、
少なくとも1つのトランジスタが他のトランジスタと異
なるゲート長を有するものである。
くとも1つのトランジスタが他のトランジスタと異なる
ゲート長を有するので、高速動作の必要性、消費電力の
低減化の必要性および設計精度の必要性に応じて第1導
電型トランジスタおよび第2導電型トランジスタを選択
することができる。それにより、小さなゲート長を有す
るトランジスタを結線することにより高速動作および高
集積化が可能な回路を構成することができ、大きなゲー
ト長を有するトランジスタを結線することにより低消費
電力化が可能でプロセス上のばらつきによる影響が少な
い回路を構成することができる。
本セルとして用いることにより、全体として、高速化お
よび高集積化を図りつつ低消費電力化を図ることがで
き、かつプロセス上のばらつきによる歩留りおよび性能
の低下を抑制することが可能な半導体集積回路装置を実
現することができる。
1導電型トランジスタおよび第2導電型トランジスタか
らなる複数のトランジスタ対が選択組み合わせ可能に配
列され、各トランジスタ対の第1導電型トランジスタお
よび第2導電型トランジスタはゲート電極を共有し、複
数のトランジスタ対のうち少なくとも1つのトランジス
タ対のゲート電極が他のトランジスタ対のゲート電極と
異なるゲート長を有するものである。
くとも1つのトランジスタ対のゲート電極が他のトラン
ジスタ対のゲート電極と異なるゲート長を有するので、
高速動作の必要性、消費電力の低減化の必要性および設
計精度の必要性に応じてトランジスタ対を選択すること
ができる。それにより、小さなゲート長を有するトラン
ジスタ対を結線することにより高速動作および高集積化
が可能な回路を構成することができ、大きなゲート長を
有するトランジスタ対を結線することにより低消費電力
化が可能でプロセス上のばらつきによる影響が少ない回
路を構成することができる。
本セルとして用いることにより、全体として、高速化お
よび高集積化を図りつつ低消費電力化を図ることがで
き、かつプロセス上のばらつきによる歩留りおよび性能
の低下を抑制することが可能な半導体集積回路装置を実
現することができる。
ト長を有する複数のトランジスタおよび第1のゲート長
よりも大きい第2のゲート長を有する複数のトランジス
タが配列され、第1のゲート長を有する複数のトランジ
スタを結線することにより高速動作が可能な第1の回路
が構成され、第2のゲート長を有する複数のトランジス
タを結線することにより低消費電力動作および高精度動
作が可能な第2の回路が構成されたものである。
のゲート長を有する複数のトランジスタを結線すること
により高速動作が可能な第1の回路が構成され、第2の
ゲート長を有する複数のトランジスタを結線することに
より低消費電力動作および高精度動作が可能な第2の回
路が構成されている。この場合、第1の回路は小さなゲ
ート長を有する複数のトランジスタにより構成されるの
で、占有面積が低減される。また、第2の回路は大きな
ゲート長を有する複数のトランジスタにより構成される
ので、プロセス上のばらつきによる影響が少ない。
本セルとして用いることにより、全体として、高速化お
よび高集積化を図りつつ低消費電力化を図ることがで
き、かつプロセス上のばらつきによる歩留りおよび性能
の低下を抑制することが可能な半導体集積回路装置を実
現することができる。
ずれかの発明に係る半導体装置の構成において、基板上
の複数のトランジスタのうち少なくとも1つのトランジ
スタが他のトランジスタと異なる向きに配列されたもの
である。
が他のトランジスタと異なる向きに配列されているの
で、結線方向の自由度が増す。
ずれかの発明に係る半導体装置の構成において、基板上
の複数のトランジスタ間の空隙部に配線ラインが設けら
れたものである。
に設けられた配線ラインを利用することにより、結線の
自由度の増加および配線の短縮化を図ることができる。
ずれかの発明に係る半導体装置の構成において、基板上
の複数のトランジスタが方形状のセル領域内に配列さ
れ、セル領域の少なくとも1辺に沿って電源ラインが設
けられたものである。この場合、配線の交差を最小限に
しつつトランジスタを電源ラインに結線することができ
る。
ずれかの発明に係る半導体装置の構成において、基板上
の複数のトランジスタのゲート電極の中央部または端部
に幅広部が設けられたものである。
極の中央部または端部に設けられた幅広部を利用するこ
とにより、結線の自由度の増加および配線の短縮化を図
ることができる。
式のゲートアレイ半導体集積回路装置を構成する基本セ
ルの構造を示す平面図であり、(a)は第1の基本セル
を示し、(b)は第2の基本セルを示す。
1Aは、シリコンからなる半導体基板上の方形状のセル
領域2内に形成される。セル領域2は、このセル領域2
内で図の上部約3分の1の面積を占める第1デバイス領
域3と、セル領域2内で図の左下約4分の1の面積を占
める第2デバイス領域4と、セル領域2内で図の右下約
3分の1の面積を占める第3デバイス領域5と、第1デ
バイス領域3と第3デバイス領域5との間の空隙部に設
けられた配線パターン6とから構成されている。配線パ
ターン6は、例えばタングステンポリサイドからなる。
ジスタ群9および第1N型トランジスタ群10が設けら
れている。
に図の左右方向に延びるポリシリコンからなる第1およ
び第2ゲート電極11,12と、これら第1および第2
ゲート電極11,12の左側領域部分によって互いに上
下方向に隔てられた第1、第2および第3P型ソース・
ドレイン領域13,14,15とからなる。
1および第2ゲート電極11,12と、これら第1およ
び第2ゲート電極11,12の右側領域部分によって互
いに上下方向に隔てられた第1、第2および第3N型ソ
ース・ドレイン領域16,17,18とからなる。
個のP型トランジスタおよび第1N型トランジスタ群1
0の2個のN型トランジスタとはそれぞれ1対1の関係
で第1ゲート電極11または第2ゲート電極12を共有
している。
効利用するために、第1および第2ゲート電極11,1
2の中央部および端部の適宜な箇所を拡張することによ
りコンタクト部を形成可能な幅広部19,20,21が
形成されている。
ジスタ群22および第2N型トランジスタ群23が設け
られている。
行に図の上下方向に延びるポリシリコンからなる第3、
第4および第5ゲート電極24,25,26と、これら
第3〜第5ゲート電極24〜26の上側領域部分によっ
て互いに左右方向に隔てられた第4、第5、第6および
第7P型ソース・ドレイン領域27,28,29,30
とからなる。
3〜第5ゲート電極24〜26と、これら第3〜第5ゲ
ート電極24〜26の下側領域部分によって互いに左右
方向に隔てられた第4、第5、第6および第7N型ソー
ス・ドレイン領域31,32,33,34とからなる。
3個のP型トランジスタと第2N型トランジスタ群23
の3個のN型トランジスタとは、それぞれ1対1の関係
で第3ゲート電極24、第4ゲート電極25または第5
ゲート電極26を共有している。
効利用するために、第3〜第5ゲート電極24〜26の
中央部および端部の適宜な箇所を拡張することによりコ
ンタクト部を形成可能な幅広部35,36,37,3
8,39,40が形成されている。
屈曲しながら延びるポリシリコンからなる第6ゲート電
極41と、同じく鉤状に複数箇所で屈曲しながら延びか
つ第6ゲート電極41との間に隘路を構成するように設
けられたポリシリコンからなる第7ゲート電極42と、
この第7ゲート電極42の端部からさらにセル領域2の
一辺に沿って図の上下方向に延びる第8ゲート電極43
とを有する。
ト電極41の一端部41aと第7ゲート電極42の一端
部42aとによって互いに図の左右方向に隔てられた第
8、第9および第10P型ソース・ドレイン領域44,
45,46と、第6ゲート電極41の他端部41bと第
7ゲート電極42の他端部42bとによって互いに図の
左右方向に隔てられた第8、第9および第10N型ソー
ス・ドレイン領域47,48,49と、第8ゲート電極
43の一端部43aによって隔てられた第11および第
12P型ソース・ドレイン領域50,51と、第8ゲー
ト電極43の他端部43bによって隔てられた第11お
よび第12N型ソース・ドレイン領域52,53とを有
する。
aと、第7ゲート電極42の一端部42aと、第8、第
9および第10P型ソース・ドレイン領域44,45,
46と、第8ゲート電極43の一端部43aと、第11
および第12P型ソース・ドレイン領域50,51とに
より第3P型トランジスタ群54が構成される。また、
第6ゲート電極41の他端部41bと、第7ゲート電極
42の他端部42bと、第8、第9および第10N型ソ
ース・ドレイン領域47,48,49と、第8ゲート電
極43の他端部43bと、第11および第12N型ソー
ス・ドレイン領域52,53とにより第3N型トランジ
スタ群55が構成される。
効利用するために、第6〜第8ゲート電極41〜43の
中央部および端部の適宜な箇所を拡張することによりコ
ンタクト部を形成可能な幅広部56,57,58が形成
されている。
領域13〜15,28〜30,44〜46,50,51
はP型不純物拡散領域からなり、第1〜第12N型ソー
ス・ドレイン領域16〜18,32〜34,47〜4
9,52,53はN型不純物拡散領域からなる。
〜第8ゲート電極11,12,24〜26,41〜43
が最小サイズのゲート長L1を有する。本実施例では、
ゲート長L1は0.38μmである。
1Bは、図1(a)の第1の基本セル1Aとほぼ同様の
パターンを有する。ただし、第2の基本セル1Bでは、
第1〜第8ゲート電極11,12,24〜26,41〜
43が第1の基本セル1Aのゲート長L1よりも大きい
ゲート長L2を有する。本実施例では、ゲート長L2は
0.56μmである。
は、各ゲート電極11,12,24〜26,41〜43
のゲート長L1が最小サイズに設定されているので、各
トランジスタが高速動作可能となる。また、セル領域2
の面積を低減することも可能となる。
おいては、各ゲート電極11,12,24〜26,41
〜43のゲート長L2が第1の基本セル1Aにおけるゲ
ート長L1に比べて大きく設定されているので、第1の
基本セル1Aに比べて各トランジスタの動作速度は低く
なるが、リーク電流が少なくなり、消費電力が低減され
る。
長のばらつきをΔLとすると、正規のゲート長に対する
ばらつきの割合は、第1の基本セル1AではΔL/L1
となり、第2の基本セル1BではΔL/L2となる。し
たがって、第2の基本セル1Bにおいては、第1の基本
セル1Aに比べてプロセス上のばらつきによる特性の変
動が小さくなり、歩留りが向上する。また、第2の基本
セル1Bにおいては、プロセス上のばらつきを考慮して
実際の素子動作に付与するマージンを小さくすることが
できるので、性能の劣化が抑制される。
2の基本セル1Bを用いたマスタスライス方式のゲート
アレイ半導体集積回路装置の一例を示す平面図である。
第1の領域R1に複数の第1の基本セル1Aが配置さ
れ、残りの矩形状の領域R2に複数の第2の基本セル1
Bが配置されている。
2の基本セル1Bを用いたマスタスライス方式のゲート
アレイ半導体集積回路装置の他の例を示す平面図であ
る。
プ状の複数の領域R1に複数の第1の基本セル1Aが配
置され、残りのストライプ状の領域R2に複数の第2の
基本セル1Bが配置されている。
1Bの配置は、図2および図3の例に限らず、任意のパ
ターンに配置することができる。
2の基本セル1Bにより構成されるマスタスライス方式
のゲートアレイ半導体集積回路装置の具体例を示すブロ
ック図である。図4の半導体集積回路装置は、PHS
(パーソナルハンディフォンシステム)用携帯機に使用
されるベースバンドLSIである。
(アナログ・デジタル)変換器301、D/A(デジタ
ル・アナログ)変換器302、コーデック303、時分
割多重回路304、モデム305、D/A変換器30
6、A/D変換器307、降圧回路308および待ち受
け部309が形成されている。
およびモデム305は、図1(a)に示した複数の第1
の基本セル1Aにより構成される。降圧回路308およ
び待ち受け部309は、図1(b)に示した第2の基本
セル1Bにより構成される。A/D変換器301,30
7およびD/A変換器302,306は、マクロセルに
より構成される。
グ信号をデジタル信号に変換してコーデック303に与
える。D/A変換器302は、コーデック303から与
えられるデジタル信号をアナログ信号に変換して出力す
る。
号化を行うとともに、音声信号の伸張・復号化を行う。
時分割多重回路304は、音声信号の時分割多重処理を
行う。モデム305は、音声信号の変調および復調処理
を行う。
与えられるデジタル信号をアナログ信号に変換して出力
する。A/D変換器307は、入力されるアナログ信号
をデジタル信号に変換してモデム305に与える。降圧
回路308は、外部電源電圧を降圧し、電源電圧として
各回路に与える。待ち受け部309は、待ち受け処理を
行う。
およびモデム305では、高周波信号処理するために高
速動作が必要となる。したがって、コーデック303、
時分割多重回路304およびモデム305は、図1
(a)に示した第1の基本セル1Aにより構成される。
のトランジスタの電源電圧は降圧回路308により決定
される。降圧回路308において、プロセス上のばらつ
きによりゲート長がばらつくと、電源電圧が変動してL
SIの特性が劣化するおそれがある。そのため、降圧回
路308には、高精度の動作が要求される。したがっ
て、降圧回路308は、図1(b)に示した第2の基本
セル1Bにより構成される。これにより、プロセス上の
ばらつきの影響が小さくなり、LSIの歩留りが向上す
る。
いる。PHS用の携帯機では、待ち受け時間は、通話時
間および受信時間に比べて圧倒的に長くなるので、待ち
受け時間の電力を低下させることによりPHS用の携帯
機の全体の消費電力を低下させることが可能となる。ま
た、待ち受け部309は、低周波動作を行うため、コー
デック303、時分割多重回路304およびモデム30
5と比較してトランジスタの動作速度の低下は問題とな
らない。したがって、待ち受け部309は、図1(b)
に示した第2の基本セル1Bにより構成される。これに
より、動作時に発生するリーク電流が低減される。
においては、高速動作が必要なコーデック303、時分
割多重回路304およびモデム305が最小サイズのゲ
ート長L1を有する第1の基本セル1Aにより構成さ
れ、高精度動作または低消費電力動作が要求される降圧
回路308および待ち受け部309は大きいゲート長L
2を有する第2の基本セル1Bにより構成される。した
がって、高速化および高集積化を図りつつ低消費電力化
を図ることができ、かつプロセス上のばらつきによる歩
留りおよび性能の低下を抑制することが可能となる。
び第2の基本セル1Bは、上記の半導体集積回路装置に
限らず、高速動作が要求される回路および高精度動作ま
たは低消費電力動作が要求される回路が混在する種々の
半導体集積回路装置に適用可能である。
待ち受け部309においてレジスタの一記憶素子として
用いられるリセット付き遅延型フリップフロップ回路
(Delayed Flip Flop:以下、DFF回路と呼ぶ) の回路
図である。
ND回路110、インバータ111およびトランスファ
ゲート112からなるラッチ回路113と、NAND回
路114、インバータ115およびトランスファゲート
116からなるラッチ回路117とが2段に接続され、
後段のラッチ回路117から信号Qおよびその反転信号
QNが出力される。
びラッチ回路113とラッチ回路117との間は、それ
ぞれトランスファゲート118,119により開閉され
る。各トランスファーゲート112,116,118,
119は、クロック回路120からのクロック信号C
K,CKNにより開閉される。クロック回路120はイ
ンバータ121により構成され、クロック信号CKおよ
びその反転信号CKNを出力する。NAND回路11
0,114の一方の入力端子には、リセット信号RNが
与えられる。
用いて図5のDFF回路109を構成した場合の実体配
線図であり、図7は図6の配線層を太い実線で表わした
実体配線図である。図中の■印はコンタクト部を示して
いる。図6および図7のDFF回路109は、図4の時
分割多重回路304に用いられる。
109は、ミラー配置された2つの第1の基本セル1A
により構成される。隣接する2つの第1の基本セル1A
の連続する1辺に沿って接地電位GNDを受ける接地配
線7が設けられている。また、左側の第1の基本セル1
Aの他の対向する2辺に沿って電源電圧VDDを受ける
電源配線8が絶縁膜を介して2層目にそれぞれ設けられ
ている。また、右側の基本セル1Aの他の対向する2辺
のうち左側の1辺に沿って接地電位GNDを受ける接地
配線7が絶縁膜を介して2層目に設けられ、右側の1辺
に沿って電源電圧VDDを受ける電源配線8が絶縁膜を
介して2層目に設けられている。これらの接地配線7お
よび電源配線8が電源ラインに相当する。
・ドレイン領域、配線パターン6、接地配線7および電
源配線8を太い実線で示す配線層で接続することによ
り、図5に示したNAND回路110,114、インバ
ータ111,115,121およびトランスファゲート
112,116,118,119が構成される。
られ、各トランジスタを結ぶ配線層および接地配線7は
1層目に設けられ、電源配線8は絶縁膜を介して2層目
に設けられる。
小サイズのゲート長L1を有するトランジスタにより構
成されているので、高速動作が可能となる。
用いて図5のDFF回路109を構成した場合の実体配
線図である。図8においては、図7と同様に、配線層が
太い実線で表されている。図中の■印はコンタクト部を
示している。図8のDFF回路109は、図4の待ち受
け部309に用いられる。
ー配置された2つの第2の基本セル1Bにより構成され
る。この場合も、隣接する2つの第2の基本セル1Bの
連続する1辺に沿って接地電位GNDを受ける接地配線
7が設けられている。また、左側の第2の基本セル1B
の他の対向する2辺に沿って電源電圧VDDを受ける電
源配線8が絶縁膜を介して2層目にそれぞれ設けられて
いる。また、右側の基本セル1Aの他の対向する2辺の
うち左側の1辺に沿って接地電位GNDを受ける接地配
線7が絶縁膜を介して2層目に設けられ、右側の1辺に
沿って電源電圧VDDを受ける電源配線8が絶縁膜を介
して2層に設けられている。これらの接地配線7および
電源配線8が電源ラインに相当する。
・ドレイン領域、配線パターン6、接地配線7および電
源配線8を太い実線で示す配線層で接続することによ
り、NAND回路110,114、インバータ111,
115,121およびトランスファゲート112,11
6,118,119が構成される。
られ、各トランジスタを結ぶ配線層および接地配線7は
1層目に設けられ、電源配線8は絶縁膜を介して2層目
に設けられる。
のゲート長L2を有するトランジスタにより構成される
ので、低消費電力化が可能であり、かつプロセス上のば
らつきによる影響が小さい。
び第2の基本セル1Bにおいては、上記の効果に加えて
以下の効果も得られる。
群9,10の配列方向と第2デバイス領域4のトランジ
スタ群22,23の配列方向とが90度異なっているの
で、結線方向の自由度が増す。
ゲート電極41の一端部41aをゲート電極とするP型
トランジスタと第7ゲート電極42の他端部42bをゲ
ート電極とするN型トランジスタとが上下方向の直線上
にほぼずれることなく位置し、さらには、第6ゲート電
極41の他端部41bをゲート電極とするN型トランジ
スタと第7ゲート電極42の一端部42aをゲート電極
とするP型トランジスタとが上下方向の直線上にほぼず
れることなく位置するように、第6および第7ゲート電
極41,42が屈曲されているので、この部分でトラン
スファゲートを構成する場合、P型トランジスタとN型
トランジスタとを接続する配線層が交差しない。
ンジスタとを接続する配線層の長さが最短になり、トラ
ンスファゲート自身の回路面積が縮小され、半導体集積
回路装置の省面積化に寄与できる。
に、各ゲート電極の中央部または端部にコンタクト用幅
広部が設けられているので、セル領域2内の空き領域が
有効に活用されつつ、結線位置の自由度が増す。
9,20,35〜37,57が設けられているので、従
来に比べてコンタクトの選択肢が広がる。
々において、P型トランジスタおよびN型トランジスタ
がゲート電極を共有しているので、結線時に金属配線を
用いてP型トランジスタおよびN型トランジスタのゲー
ト電極を接続する必要がなく、配線領域に自由度が生じ
る。
接地配線7または電源配線8が設けられているので、本
実施例のようにトランジスタの向きが90度異なる第1
の基本セル1Aおよび第2の基本セル1Bにあっては、
接地配線7および電源配線8と各トランジスタとを接続
する配線層の長さを最短化できる。
接地配線7が1層目に位置し、かつ電源配線8が2層目
に位置するように構成されているので、各トランジスタ
を結ぶ配線層(例えば、基本セル間を接続する配線層)
が電源配線8を交差する場合でも、それらの配線層を電
源配線8の下を通すことができ、配線の自由度が高くな
る。
そのまま配線層の一部として使用することができる。
ル1Aまたは第2の基本セル1Bを用いて構成されるD
FF回路109では、図6および図7から明らかなよう
に、配線が交差したり、トランジスタのコンタクト領域
を跨いだりする率が非常に小さく、総配線距離が短くな
る上に、コンタクト領域でのコンタクト数が多い。
式のゲートアレイ半導体集積回路装置を構成する第3の
基本セルの構造を示す平面図である。
は、図1(a)の第1の基本セル1Aとほぼ同様のパタ
ーンを有する。ただし、第3の基本セル1Cにおいて
は、第1〜第5および第8ゲート電極11,12,24
〜26,43が、第1の基本セル1Aと同様に、最小サ
イズのゲート長L1を有し、第6および第7ゲート電極
41,42が、第2の基本セル1Bと同様に、ゲート長
L1よりも大きいサイズのゲート長L2を有する。本実
施例では、ゲート長L1は0.38μmであり、ゲート
長L2は0.56μmである。
て図5のDFF回路109を構成した場合の実体配線図
である。図10においても、配線層が太い実線で表され
ている。図中の■印はコンタクト部を示している。
ラー配置された2つの第3の基本セル1Cにより構成さ
れる。隣接する第3の基本セル1Cの連続する1辺に沿
って接地電位GNDを受ける接地配線7が設けられてい
る。また、左側の第3の基本セル1Cの他の対向する2
辺に沿って電源電圧VDDを受ける電源配線8が絶縁膜
を介して2層目にそれぞれ設けられている。また、右側
の基本セル1Aの他の対向する2辺のうち左側の1辺に
沿って接地電位GNDを受ける接地配線7が絶縁膜を介
して2層目に設けられ、右側の1辺に沿って電源電圧V
DDを受ける電源配線8が絶縁膜を介して2層目に設け
られている。これらの接地配線7および電源配線8が電
源ラインに相当する。
・ドレイン領域、配線パターン6、接地配線7および電
源配線8を太い実線で示す配線層で接続することによ
り、図5に示したNAND回路110,114、インバ
ータ111,115,121およびトランスファゲート
112,116,118,119が構成される。
0,114およびインバータ111,115,121が
最小サイズのゲート長L1を有するトランジスタにより
構成され、トランスファゲート112,116,11
8,119が大きなサイズのゲート長L2を有するトラ
ンジスタにより構成される。それにより、トランスファ
ゲート112,116,118,119を構成するトラ
ンジスタの動作速度は、NAND回路110,114お
よびインバータ111,115,121を構成するトラ
ンジスタの動作速度に比べて遅くなる。したがって、各
トランスファゲート112,116,118,119に
おける信号の伝搬遅れが大きくなり、データの突き抜け
が起きにくくなるため、クロックスキューによるDFF
回路109の誤動作が防止される。すなわち、DFF回
路109におけるクロックスキュー耐性が向上する。
要素を単一のクロック源から分岐した複数のクロック信
号により別個に駆動する場合に、各クロック信号の間に
存在する位相のずれをいう。
上記のDFF回路109に限らず、高速動作が要求され
る回路および高精度動作または低消費電力動作が要求さ
れる回路が混在する種々の半導体集積回路装置に適用可
能である。
例における第1の基本セル1Aおよび第2の基本セル1
Bならびに第2の実施例における第3の基本セル1Cを
用いて構成してもよい。
方式の半導体集積回路装置に適用した場合について説明
したが、本発明はスタンダードセルにも適用することが
できる。
方式のゲートアレイ半導体集積回路装置を構成する第1
および第2の基本セルの構造を示す平面図である。
用いたマスタスライス方式のゲートアレイ半導体集積回
路装置の一例を示す平面図である。
用いたマスタスライス方式のゲートアレイ半導体集積回
路装置の他の例を示す平面図である。
より構成されるマスタスライス方式のゲートアレイ半導
体集積回路装置の具体例を示すブロック図である。
てレジスタの一記憶素子として用いられるリセット付き
遅延型フリップフロップ回路の回路図である。
FF回路を構成した場合の実体配線図である。
ある。
FF回路を構成した場合の実体配線図である。
方式のゲートアレイ半導体集積回路装置を構成する第3
の基本セルの構造を示す平面図である。
回路を回路を構成した場合の実体配線図である。
装置に用いられる一般的な基本セルの構造を示す平面図
である。
ート電極 13,14,15,28,29,30,44,45,4
6,50,51 第1〜第12P型ソース・ドレイン領
域 16,17,18,32,33,34,47,48,4
9,52,53 第1〜第12N型ソース・ドレイン領
域 L1,L2 ゲート長 W 半導体基板 109 DFF回路
Claims (9)
- 【請求項1】 基板上に複数の基本セルが形成され、各
基本セル内に第1導電型トランジスタおよび第2導電型
トランジスタからなる1または複数のトランジスタ対が
選択組み合わせ可能に配列され、前記トランジスタ対の
第1導電型トランジスタおよび前記第2導電型トランジ
スタはゲート電極を共有し、前記複数の基本セルのうち
少なくとも1つの基本セル内の前記1または複数のトラ
ンジスタ対のゲート電極が他の基本セル内の前記1また
は複数のトランジスタ対のゲート電極と異なるゲート長
を有し、各基本セル内において複数のトランジスタのう
ち少なくとも1つのトランジスタが他のトランジスタと
異なる向きに配列されたことを特徴とする半導体集積回
路装置。 - 【請求項2】 各基本セル内に複数の前記トランジスタ
対が選択組み合わせ可能に配列されたことを特徴とする
請求項1に記載の半導体集積回路装置。 - 【請求項3】 基板上に1または複数の第1の基本セル
および1または複数の第2の基本セルが形成され、前記
第1の基本セル内に第1のゲート長を有する複数のトラ
ンジスタが選択組み合わせ可能に配列され、前記第2の
基本セル内に前記第1のゲート長よりも大きい第2のゲ
ート長を有する複数のトランジスタが選択組み合わせ可
能に配列され、前記1または複数の第1の基本セルのう
ち少なくとも1つの第1の基本セル内の1または複数の
トランジスタを結線することにより高速動作が可能な第
1の回路が構成され、前記1または複数の第2の基本セ
ルのうち少なくとも1つの第2の基本セル内の1または
複数のトランジスタを結線することにより低消費電力動
作および高精度動作が可能な第2の回路が構成され、前
記各基本セル内において複数のトランジスタのうち少な
くとも1つのトランジスタが他のトランジスタと異なる
向きに配列されたことを特徴とする半導体集積回路装
置。 - 【請求項4】 各基本セル内において複数のトランジス
タのうち少なくも1つのトランジスタが他のトランジス
タと異なるゲート長を有することを特徴とする請求項1
〜3のいずれか1項に記載の半導体集積回路装置。 - 【請求項5】 基板上に複数の基本セルが形成され、各
基本セル内に複数のトランジスタが選択組み合わせ可能
に配列され、少なくとも1つの基本セルは、第1導電型
トランジスタとこれに隣接する第2導電型トランジスタ
とを有する第1デバイス領域と、第1導電型トランジス
タとこれに隣接する第2導電型トランジスタとを有する
第2デバイス領域とを有し、 前記第2デバイス領域のトランジスタのゲート長が前記
第1デバイス領域における同じ導電型のトランジスタの
ゲート長と異なることを特徴とする半導体集積回路装
置。 - 【請求項6】 前記第1デバイス領域の各トランジスタ
の向きと前記第2デバイス領域の各トランジスタの向き
とが異なることをことを特徴とした請求項5に記載の半
導体集積回路装置。 - 【請求項7】 各基本セル内の空隙部に配線ラインが設
けられたことを特徴とする請求項1〜6のいずれかに記
載の半導体集積回路装置。 - 【請求項8】 各基本セルは方形状のセル領域に形成さ
れ、前記セル領域の少なくとも一辺に沿って電源ライン
が設けられたことを特徴とする請求項1〜7のいずれか
に記載の半導体集積回路装置。 - 【請求項9】 各基本セル内の1または複数のトランジ
スタのゲート電極の中央部または端部に幅広部が設けら
れたことを特徴とする請求項1〜8のいずれかに記載の
半導体集積回路装置。
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