JPH0475664B2 - - Google Patents
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- JPH0475664B2 JPH0475664B2 JP55176824A JP17682480A JPH0475664B2 JP H0475664 B2 JPH0475664 B2 JP H0475664B2 JP 55176824 A JP55176824 A JP 55176824A JP 17682480 A JP17682480 A JP 17682480A JP H0475664 B2 JPH0475664 B2 JP H0475664B2
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- Japan
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- mos transistors
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- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 21
- 239000010410 layer Substances 0.000 description 16
- 238000009792 diffusion process Methods 0.000 description 8
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- 238000000034 method Methods 0.000 description 8
- 239000002184 metal Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に係り、マスター
スライス方式によるゲートアレイ型のMOS型大
規模集積回路に関するものである。
スライス方式によるゲートアレイ型のMOS型大
規模集積回路に関するものである。
マスタースライス方式とは、予め複数の素子か
らなる基本セルを半導体基板に多数に作り込み、
コンタクト穴及び金属配線を変更することにより
所望の回路動作を得ようとするもので、新たな機
能の回路の要望に対し、比較的簡単に対処できる
ことが特徴である。すなわち、金属配線を形成す
る前までの工程により作成される半導体チツプ
は、全ての機能回路に共通であるため開発期間の
短縮、製造コストの低減が図れ、従来、困難視さ
れてきた、多品種、少量生産を可能とするため、
近年、注目されている。
らなる基本セルを半導体基板に多数に作り込み、
コンタクト穴及び金属配線を変更することにより
所望の回路動作を得ようとするもので、新たな機
能の回路の要望に対し、比較的簡単に対処できる
ことが特徴である。すなわち、金属配線を形成す
る前までの工程により作成される半導体チツプ
は、全ての機能回路に共通であるため開発期間の
短縮、製造コストの低減が図れ、従来、困難視さ
れてきた、多品種、少量生産を可能とするため、
近年、注目されている。
マスタースライス方式によるゲートアレイ型大
規模集積回路では、半導体チツプ内は基本セルが
連なる基本セル領域と、基本セル群を相互に接続
する配線領域とに分けられる。基本セルは、所望
の回路とは無関係に、一定の規則により配列され
ているがために、ゲートアレイ型大規模集積回路
では基本セルの全ての素子が使用されているとは
限らない。しかしながら、より高度で、複雑な機
能を持つ大規模集積回路実現のためには、基本セ
ルの利用率を高め、有効に活用せしめねばならな
い。また配線領域の有効活用、配線長の短縮化等
を図る場合、基本セルは、配線領域間を結ぶ配線
領域となることも必要である。さらに、基本セル
は、種々な機能をもつ回路を構成しうる形態をと
ることが不可欠である。
規模集積回路では、半導体チツプ内は基本セルが
連なる基本セル領域と、基本セル群を相互に接続
する配線領域とに分けられる。基本セルは、所望
の回路とは無関係に、一定の規則により配列され
ているがために、ゲートアレイ型大規模集積回路
では基本セルの全ての素子が使用されているとは
限らない。しかしながら、より高度で、複雑な機
能を持つ大規模集積回路実現のためには、基本セ
ルの利用率を高め、有効に活用せしめねばならな
い。また配線領域の有効活用、配線長の短縮化等
を図る場合、基本セルは、配線領域間を結ぶ配線
領域となることも必要である。さらに、基本セル
は、種々な機能をもつ回路を構成しうる形態をと
ることが不可欠である。
本発明は、前述の諸点に鑑みなされたもので、
マスタースライス方式によるゲートアレイ型大規
模集積回路に適した半導体集積回路を提供するも
のである。
マスタースライス方式によるゲートアレイ型大規
模集積回路に適した半導体集積回路を提供するも
のである。
第１図は本発明による大規模集積回路を構成す
る基本セルの等価回路を示す。基本セルは４個の
MOSトランジスタTR１〜TR４からなる。TR
１，TR２はＰチヤンネルMOSトランジスタ、
TR３，TR４はＮチヤンネルMOSトランジスタ
である。ＰチヤンネルのTR１，TR２のソース
あるいはドレインは共有一体化接続され、Ｎチヤ
ンネルのTR３，TR４のソースあるいはドレイ
ンも共有一体化接続される。またＰチヤンネルの
TR１とＮチヤンネルのTR３のゲート電極は共
有一体化接続されるがＰチヤンネルのTR２とＮ
チヤンネルのTR４のゲート電極は一体化されず
共有接続されない。
る基本セルの等価回路を示す。基本セルは４個の
MOSトランジスタTR１〜TR４からなる。TR
１，TR２はＰチヤンネルMOSトランジスタ、
TR３，TR４はＮチヤンネルMOSトランジスタ
である。ＰチヤンネルのTR１，TR２のソース
あるいはドレインは共有一体化接続され、Ｎチヤ
ンネルのTR３，TR４のソースあるいはドレイ
ンも共有一体化接続される。またＰチヤンネルの
TR１とＮチヤンネルのTR３のゲート電極は共
有一体化接続されるがＰチヤンネルのTR２とＮ
チヤンネルのTR４のゲート電極は一体化されず
共有接続されない。
第２図は本発明の一実施例の基本セルを示すパ
ターン図である。１，２はTR１，TR３のゲー
ト電極で連続的に一体形成され、３，４はTR
２，TR４のゲート電極でそれぞれ独立に形成さ
れている。５，６，７はＰチヤンネルMOSトラ
ンジスタTR１，TR２のソースあるいはドレイ
ンとなるP+不純物拡散領域で、このうちP+不純
物拡散領域６をTR１，TR２で共有している。
８，９，１０はＮチヤンネルMOSトランジスタ
TR３，TR４のソースあるいはドレインとなる
N+不純物拡散領域で、このうちN+不純物拡散領
域９をTR３，TR４で共有している。これらの
不純物拡散領域では、各々数個のコンタクトホー
ルをとることができる。１１はＰウエルである。
ターン図である。１，２はTR１，TR３のゲー
ト電極で連続的に一体形成され、３，４はTR
２，TR４のゲート電極でそれぞれ独立に形成さ
れている。５，６，７はＰチヤンネルMOSトラ
ンジスタTR１，TR２のソースあるいはドレイ
ンとなるP+不純物拡散領域で、このうちP+不純
物拡散領域６をTR１，TR２で共有している。
８，９，１０はＮチヤンネルMOSトランジスタ
TR３，TR４のソースあるいはドレインとなる
N+不純物拡散領域で、このうちN+不純物拡散領
域９をTR３，TR４で共有している。これらの
不純物拡散領域では、各々数個のコンタクトホー
ルをとることができる。１１はＰウエルである。
第３図ａ，ｂは第２図に示されるパターンをそ
れぞれＡ−A′，Ｂ−B′で切断した断面である。
１２がＮ型シリコンウエハであり、Ｐウエル１１
にTR３，TR４が形成され、Ｐウエルのない処
にTR１，TR２が形成されている。１３はフイ
ールド酸化膜である。
れぞれＡ−A′，Ｂ−B′で切断した断面である。
１２がＮ型シリコンウエハであり、Ｐウエル１１
にTR３，TR４が形成され、Ｐウエルのない処
にTR１，TR２が形成されている。１３はフイ
ールド酸化膜である。
以上述べたような基本セルをシリコンチツプ上
に作成するには従来の相補型MOSトランジスタ
集積回路作成工程を利用すればよい。
に作成するには従来の相補型MOSトランジスタ
集積回路作成工程を利用すればよい。
この基本セルを用いると、金属配線層の接続レ
イアウトを変更するだけで、所望の論理回路を作
ることができる。次に上記基本セルを用いて、論
理否定和（NOR）回路とクロツクドレインバー
ターならびに、スタテイツク型遅延フリツプフロ
ツプ（DFF）回路を構成した実施例について述
べる。尚、便宜上、ゲート電極には、不純物を拡
散した多結晶シリコン、金属配線層にはAlを用
いたシリコンゲートMOSトランジスタの場合に
ついて述べる。第４図は、NOR回路の等価回路
図であり、第５図はそのパターンレイアウト図で
ある。第５図において、セルパターン上に引いた
実線は第１層Al配線を示し、破線は、第１層Al
配線層の上に層間絶縁膜を介して配置される第２
層Al配線を示している。×印は、第１層Al配線と
多結晶シリコンで作成されたゲート電極もしく
は、不純物拡散層とオーミツク接続をとるコンタ
クトホールの位置を示し、〇印は第１層Al配線
と第２層Al配線とを接続するために層間絶縁膜
にあける貫通穴（スルーホール）の位置を示して
いる。多結晶シリコン電極や不純物拡散層はある
程度の電気抵抗をもつ。そのために回路の動作速
度の低下などがもたらされる。これを小さく抑え
るため、前者においては、Al配線を利用して、
電極の両端を短絡し、後者においては、コンタク
トホールを不純物拡散層の中央でとるなどの工夫
がなされている。
イアウトを変更するだけで、所望の論理回路を作
ることができる。次に上記基本セルを用いて、論
理否定和（NOR）回路とクロツクドレインバー
ターならびに、スタテイツク型遅延フリツプフロ
ツプ（DFF）回路を構成した実施例について述
べる。尚、便宜上、ゲート電極には、不純物を拡
散した多結晶シリコン、金属配線層にはAlを用
いたシリコンゲートMOSトランジスタの場合に
ついて述べる。第４図は、NOR回路の等価回路
図であり、第５図はそのパターンレイアウト図で
ある。第５図において、セルパターン上に引いた
実線は第１層Al配線を示し、破線は、第１層Al
配線層の上に層間絶縁膜を介して配置される第２
層Al配線を示している。×印は、第１層Al配線と
多結晶シリコンで作成されたゲート電極もしく
は、不純物拡散層とオーミツク接続をとるコンタ
クトホールの位置を示し、〇印は第１層Al配線
と第２層Al配線とを接続するために層間絶縁膜
にあける貫通穴（スルーホール）の位置を示して
いる。多結晶シリコン電極や不純物拡散層はある
程度の電気抵抗をもつ。そのために回路の動作速
度の低下などがもたらされる。これを小さく抑え
るため、前者においては、Al配線を利用して、
電極の両端を短絡し、後者においては、コンタク
トホールを不純物拡散層の中央でとるなどの工夫
がなされている。
こうして、この実施例によれば１個の基本セル
を全て利用してNOR回路を構成することができ
る。
を全て利用してNOR回路を構成することができ
る。
第６図はクロツクドインバータに適用した実施
例の等価回路図、第７図はそのパターンレイアウ
ト図である。この実施例によつても、先の実施例
と同様、１個の基本セルを用いてクロツクドイン
バーターがきわめて簡単に構成できる。
例の等価回路図、第７図はそのパターンレイアウ
ト図である。この実施例によつても、先の実施例
と同様、１個の基本セルを用いてクロツクドイン
バーターがきわめて簡単に構成できる。
第８図はDFF回路に適用した実施例のゲート
記号による等価回路図、第９図はその詳細な等価
回路図、第１０図は同じくそのパターンレイアウ
ト図である。NOR回路G11，G12およびクロツク
ドインバーターG21〜G24はそれぞれ先の実施例
で説明したように１つの基本セルを利用して構成
され、２つのインバーターG31とG32が１つの基
本セルを利用して構成される。すなわち、この実
施例では７個の基本セルが使用されているが基本
セル内のトランジスタのうち未使用のものはひと
つもなくトランジスタの利用率は100％できわめ
て効率がよい。
記号による等価回路図、第９図はその詳細な等価
回路図、第１０図は同じくそのパターンレイアウ
ト図である。NOR回路G11，G12およびクロツク
ドインバーターG21〜G24はそれぞれ先の実施例
で説明したように１つの基本セルを利用して構成
され、２つのインバーターG31とG32が１つの基
本セルを利用して構成される。すなわち、この実
施例では７個の基本セルが使用されているが基本
セル内のトランジスタのうち未使用のものはひと
つもなくトランジスタの利用率は100％できわめ
て効率がよい。
なお、第１０図において、左右の配線チヤンネ
ル領域の２本のAl線は基体及びＰ−ウエルの電
位勾配を小さくするために１基本セル毎に基板お
よびＰ−ウエルとオーミツクコンタクトをとるた
めに設けられたVSS電源線である。
ル領域の２本のAl線は基体及びＰ−ウエルの電
位勾配を小さくするために１基本セル毎に基板お
よびＰ−ウエルとオーミツクコンタクトをとるた
めに設けられたVSS電源線である。
第１１図は本発明による基本セルを大規模集積
回路に適した配列で集積したチツプ（いわゆるマ
スター）の表面概略図である。図において、２１
は入出力パツドを配置する領域、２２は入出力パ
ツドと内部回路を接続する入出力（Ｉ／Ｏ）回路
を配置する領域、２３は基本セルが配列される領
域、２４は基本セルを用いた回路間を接続する配
線領域である。基本セル領域２３では、１基本セ
ルあたりＹ方向には18本の第１層Al配線を、Ｘ
方向には３本の第１層、第２層Al配線を通すこ
とができる。従つて複数個の基本セルからなる論
理回路（先の例ではDFFなど）はほとんど全て、
基本セル領域内での配線のみで達成でき、配線領
域での配線は必要としない。このため配線領域は
論理回路どうしを接続するだけの配線チヤンネル
数を持てばよく、広い領域を必要としない。これ
は、高集積化を図るうえで有利な条件である。
回路に適した配列で集積したチツプ（いわゆるマ
スター）の表面概略図である。図において、２１
は入出力パツドを配置する領域、２２は入出力パ
ツドと内部回路を接続する入出力（Ｉ／Ｏ）回路
を配置する領域、２３は基本セルが配列される領
域、２４は基本セルを用いた回路間を接続する配
線領域である。基本セル領域２３では、１基本セ
ルあたりＹ方向には18本の第１層Al配線を、Ｘ
方向には３本の第１層、第２層Al配線を通すこ
とができる。従つて複数個の基本セルからなる論
理回路（先の例ではDFFなど）はほとんど全て、
基本セル領域内での配線のみで達成でき、配線領
域での配線は必要としない。このため配線領域は
論理回路どうしを接続するだけの配線チヤンネル
数を持てばよく、広い領域を必要としない。これ
は、高集積化を図るうえで有利な条件である。
以上の例で示されるように、本発明による基本
セルは、１個もしくは複数個組み合わせて用いる
ことにより論理を構成する基本回路であるNOR、
クロツクドインバーター、フリツプフロツプ等の
諸回路が得られることから、ほとんど全ての論理
機能の実現に十分対応できるとともに、マスター
スライス方式によるゲートアレイ型の大規模集積
回路を効率よく構成するに適したセルであること
がわかる。すなわち、この基本セルを用いると、
従来のマスタースライス方式によるゲートアレイ
型の大規模集積回路に比べ集積密度が向上し、ト
ランジスターの利用率が向上することはもとよ
り、クロツクドインバータを利用した回路を容易
に実現することができる。
セルは、１個もしくは複数個組み合わせて用いる
ことにより論理を構成する基本回路であるNOR、
クロツクドインバーター、フリツプフロツプ等の
諸回路が得られることから、ほとんど全ての論理
機能の実現に十分対応できるとともに、マスター
スライス方式によるゲートアレイ型の大規模集積
回路を効率よく構成するに適したセルであること
がわかる。すなわち、この基本セルを用いると、
従来のマスタースライス方式によるゲートアレイ
型の大規模集積回路に比べ集積密度が向上し、ト
ランジスターの利用率が向上することはもとよ
り、クロツクドインバータを利用した回路を容易
に実現することができる。
更に本発明によれば、複数の基本セルを用いて
所望の論理回路を実現する配線パターンを２層構
造とすることによつて、ほぼ基本セル領域内での
配線で所望の論理回路を実現できる。したがつて
得られる複数の論理回路同士の間を接続するため
の配線領域での配線は少なくて済む。この結果、
配線領域のスペースは小さいものでよく、チツプ
面積の有効利用が図られ、大規模化した集積回路
を容易に得ることができる。
所望の論理回路を実現する配線パターンを２層構
造とすることによつて、ほぼ基本セル領域内での
配線で所望の論理回路を実現できる。したがつて
得られる複数の論理回路同士の間を接続するため
の配線領域での配線は少なくて済む。この結果、
配線領域のスペースは小さいものでよく、チツプ
面積の有効利用が図られ、大規模化した集積回路
を容易に得ることができる。
第１図は本発明による基本セルの等価回路図、
第２図はこの基本セルを実現するパターン図、第
３図ａ，ｂはそれぞれ第２図のＡ−A′，Ｂ−
B′断面図、第４図は論理否定和（NOR）回路に
適用した実施例の等価回路図、第５図はそのパタ
ーンレイアウト図、第６図はクロツクドインパー
ターに適用した実施例の等価回路図、第７図はそ
のパターンレイアウト図、第８図は遅延フリツプ
フロツプ（DFF）回路に適用した実施例のゲー
ト記号による等価回路図、第９図はその詳細な等
価回路図、第１０図は同じくそのパターンレイア
ウト図、第１１図は本発明による基本セルを大規
模集積回路に適用したチツプ表面の概略図であ
る。 TR１，TR２…ＰチヤンネルMOSトランジス
タ、TR３，TR４…ＮチヤンネルMOSトランジ
スタ。
第２図はこの基本セルを実現するパターン図、第
３図ａ，ｂはそれぞれ第２図のＡ−A′，Ｂ−
B′断面図、第４図は論理否定和（NOR）回路に
適用した実施例の等価回路図、第５図はそのパタ
ーンレイアウト図、第６図はクロツクドインパー
ターに適用した実施例の等価回路図、第７図はそ
のパターンレイアウト図、第８図は遅延フリツプ
フロツプ（DFF）回路に適用した実施例のゲー
ト記号による等価回路図、第９図はその詳細な等
価回路図、第１０図は同じくそのパターンレイア
ウト図、第１１図は本発明による基本セルを大規
模集積回路に適用したチツプ表面の概略図であ
る。 TR１，TR２…ＰチヤンネルMOSトランジス
タ、TR３，TR４…ＮチヤンネルMOSトランジ
スタ。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板に複数個のMOSトランジスタか
らなる基本セルを複数個配列して集積し、配線パ
ターンにより所望の回路動作を実現する半導体集
積回路装置において、 前記基本セルは、ソース領域若しくはドレイン
領域の一方を共有した２個のｐチヤネルMOSト
ランジスタ、およびソース領域若しくはドレイン
領域の一方を共有した２個のｎチヤネルMOSト
ランジスタからなり、前記ｐチヤネルMOSトラ
ンジスタの一方と前記ｎチヤネルMOSトランジ
スタの一方はゲート電極を共有し、前記ｐチヤネ
ルMOSトランジスタの他方と前記ｎチヤネル
MOSトランジスタの他方はゲート電極が互いに
独立しており、 前記配線パターンは、ゲート電極およびソー
ス、ドレイン領域にコンタクトホールを介して接
続された第１の配線層と、この配線層にスルーホ
ールを介して接続された第２の配線層とを有す
る、 ことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17682480A JPS57100746A (en) | 1980-12-15 | 1980-12-15 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17682480A JPS57100746A (en) | 1980-12-15 | 1980-12-15 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57100746A JPS57100746A (en) | 1982-06-23 |
| JPH0475664B2 true JPH0475664B2 (ja) | 1992-12-01 |
Family
ID=16020477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17682480A Granted JPS57100746A (en) | 1980-12-15 | 1980-12-15 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57100746A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6047441A (ja) * | 1983-08-26 | 1985-03-14 | Fujitsu Ltd | 半導体集積回路 |
| JPS6139549A (ja) * | 1984-07-30 | 1986-02-25 | Hitachi Ltd | 半導体集積回路装置 |
| JP2614844B2 (ja) * | 1986-02-28 | 1997-05-28 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| US5136356A (en) * | 1989-04-19 | 1992-08-04 | Seiko Epson Corporation | Semiconductor device |
| EP0523967B1 (en) * | 1991-07-18 | 1999-09-22 | Fujitsu Limited | Transistor arrangement for forming basic cell of master-slice type semiconductor integrated circuit device and master-slice type semiconductor integrated circuit device |
| JP2671835B2 (ja) * | 1994-10-20 | 1997-11-05 | 日本電気株式会社 | スパッタ装置とその装置を用いた半導体装置の製造方法 |
-
1980
- 1980-12-15 JP JP17682480A patent/JPS57100746A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57100746A (en) | 1982-06-23 |
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