JPH07210456A - メモリ制御装置 - Google Patents

メモリ制御装置

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JPH07210456A
JPH07210456A JP6023732A JP2373294A JPH07210456A JP H07210456 A JPH07210456 A JP H07210456A JP 6023732 A JP6023732 A JP 6023732A JP 2373294 A JP2373294 A JP 2373294A JP H07210456 A JPH07210456 A JP H07210456A
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JP
Japan
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row address
time
signal
strobe signal
access mode
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JP6023732A
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English (en)
Inventor
Shosuke Kuzumi
晶介 来住
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Oki Electric Industry Co Ltd
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 【目的】 DRAMの高速アクセスモードの利用効率を
向上させる。 【構成】 第1のレジスタ12及び第2のレジスタ13
に現在及び前回のアクセス時の行アドレスが保持され、
比較器14によりこれらの内容を比較することにより行
アドレスの変化が検出される。そして、制御回路17に
より、行アドレスに変化がないのに高速アクセスモード
となっていない場合、行アドレスストローブ信号8のオ
ン時間が増加される。一方、行アドレスが変化したのに
高速アクセスモードとなっている場合、行アドレススト
ローブ信号8のオン時間が減少される。この結果、応用
プログラムのメモリアクセスが同じ行アドレスについて
繰り返し行なわれる場合は、長時間にわたって高速アク
セスモードとなるようにされ、行アドレスが頻繁に変わ
る場合には、高速アクセスモードが短時間で終るように
される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、ページモード、スタテ
ィックコラムモード等の高速アクセスモードを備えたD
RAMを用いたメモリ制御装置に関するものである。
【0002】
【従来の技術】一般に、DRAMでは、入力ピン数を節
約するため、行アドレスの入力と、列アドレスの入力の
2回のアドレス入力を行なって1回のアクセスを行なう
ようにしている。この場合、行アドレスの入力時は、行
アドレスストローブ信号がオンにされ、列アドレスの入
力時は、列アドレスストローブ信号がオンにされること
により、両アドレスが区別される。また、行アドレスが
同じで列アドレスのみが異なるアクセスが続けて行なわ
れるときは、列アドレスのみを入力してアクセスを行な
う。これを高速アクセスモードという。この場合、行ア
ドレスストローブ信号は一定時間オンにし続け、その間
に列アドレスストローブ信号をオンにし、列アドレスを
入力する動作を複数回に亘って行なう。これをページモ
ードという。そして、行アドレスストローブ信号がオフ
にされた後は、改めて行アドレスストローブ信号を入力
してから列アドレスストローブ信号を入力する。
【0003】
【発明が解決しようとする課題】しかしながら、上述し
た従来の技術では、行アドレスストローブ信号をオンに
している時間が固定であったため、次のような課題があ
った。即ち、メモリへのアクセスの仕方は、ホスト装置
で実行される応用プログラムに大きく依存するものであ
り、同じ行アドレス内でのアクセスが多い場合には、行
アドレスストローブ信号のオン時間をできるだけ長くし
たほうが高速アクセスモードでのアクセスが多くなり、
メモリアクセス速度の向上が図れる。ところが、一定時
間経過後に行アドレスストローブ信号がオフにされてし
まうので、一定以上のメモリアクセス速度の向上を図る
ことができなかった。一方、行アドレスが頻繁に変わる
ような応用プログラムでは、行アドレスストローブ信号
を長時間に亘ってオンにしておくと、異なる行アドレス
が与えられた場合に一旦行アドレスストローブ信号をオ
フにしなければならない。そして、その後改めて行アド
レスストローブ信号をオンとしてメモリアクセスを開始
しなければならない。従って、このような場合は却って
メモリアクセス速度が低下してしまった。
【0004】
【課題を解決するための手段】本発明のメモリ制御装置
は、上述した課題を解決するため、行アドレス及び列ア
ドレスによりアクセスを行なうメモリ制御装置におい
て、以下を特徴とするものである。 現在アクセス中の行アドレスを保持する第1のレジス
タを備える。 前回アクセスした行アドレスを保持する第2のレジス
タを備える。 第1及び第2のレジスタの内容を比較する比較器を備
える。 以下のような制御回路を備える。即ち、比較器による
比較の結果、現在アクセス中の行アドレスと前回アクセ
スした行アドレスとが一致し、かつ、現在のアクセスモ
ードが高速アクセスモードでない場合、行アドレススト
ローブ信号時間を増加させる。一方、現在アクセス中の
行アドレスと前回アクセスした行アドレスとが一致せ
ず、かつ、現在のアクセスモードが高速アクセスモード
である場合、行アドレスストローブ信号時間を減少させ
る。
【0005】
【作用】本発明のメモリ制御装置においては、第1及び
第2のレジスタに現在及び前回のアクセス時の行アドレ
スが保持され、比較器により比較することにより行アド
レスの変化が検出される。そして、制御回路により、行
アドレスに変化がないのに高速アクセスモードとなって
いない場合、行アドレスストローブ信号のオン時間が増
加される。一方、行アドレスが変化したのに高速アクセ
スモードとなっている場合、行アドレスストローブ信号
のオン時間が減少される。この結果、応用プログラムの
メモリアクセスが同じ行アドレスについて繰り返し行な
われる場合は、長時間にわたって高速アクセスモードと
なるようにされ、行アドレスが頻繁に変わる場合には、
高速アクセスモードが短時間で終るようにされる。
【0006】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図1は、本発明のメモリ制御装置の一実施
例のブロック図である。図1に示すメモリ制御装置は、
DRAM制御部1と、ウェイト制御部11とから成り、
ウェイト制御部11は、第1のレジスタ12と、第2の
レジスタ13と、比較器14と、制御回路17とを備え
ている。
【0007】まず、図1において、DRAM制御部1に
ついて説明する。DRAM制御部1は、ホストバス2か
らアドレス信号(HA)3及び要求信号(REQ)4を
入力し、ホストバス2に対してアクノレッジ信号(AC
K)5を出力する。このホストバス2には、図示しない
演算装置等から成るホスト装置が接続されている。ここ
に、要求信号4は、ホストバス2からアドレス信号3で
示されるアドレスのアクセスが開始されたことを示し、
アクノレッジ信号5は、DRAMメモリ部6でのメモリ
アクセスが完了したことを示す。
【0008】また、DRAM制御部1は、DRAMメモ
リ部6に対して、メモリアドレス(MA)7、行アドレ
スストローブ信号(RAS)8及び列アドレスストロー
ブ信号(CAS)9を出力する。ここに、メモリアドレ
ス7は、DRAMメモリ部6に対するアドレスであり、
行アドレスストローブ信号8は、オンの時、メモリアド
レス7が行アドレスであることを示す。一方、列アドレ
スストローブ信号9は、オンの時、メモリアドレス7が
列アドレスであることを示す。また、ホストバス2のデ
ータ(MD)10は、DRAMメモリ部6に対して入出
力される。更に、DRAM制御部1は、ウェイト制御部
11からウェイト信号(Wait_N)16を入力す
る。
【0009】ウェイト制御部11は、ホストバス2から
アドレス信号3及び要求信号4を入力し、DRAM制御
部1から行アドレスストローブ信号8を入力し、DRA
M制御部1に対してウェイト信号16を出力する。この
ウェイト信号16は、ウェイト制御部11が行アドレス
ストローブ信号8をオンとする時間値をDRAM制御部
1に通知するための信号である。ウェイト制御部11
は、上述したように、第1のレジスタ12と、第2のレ
ジスタ13と、比較器14と、制御回路17とを備えて
いる。
【0010】第1のレジスタ12は、高速アクセス可能
な半導体素子から成り、アドレス信号3のうち、行アド
レスに相当するビットを要求信号4がオンになった時に
ラッチする。第2のレジスタ13は、第1のレジスタ1
2と同様に、高速アクセス可能な半導体素子から成り、
第1のレジスタ12に保持されている内容を行アドレス
ストローブ信号8がオンになった時に保持する。比較器
14は、第1のレジスタ12と第2のレジスタ13の内
容を比較し、内容が一致した場合には、ヒット信号(H
it)15をオンにし、一致しない場合には、ヒット信
号15をオフにする。従って、ホストバス2から要求信
号4によってメモリアクセス要求があった直後に、現在
の行アドレスが最後に行アドレスストローブ信号8をオ
ンにしてDRAMメモリ部6をアクセスした行アドレス
と同じか異なるかがヒット信号15により示される。
【0011】制御回路17は、要求信号4及び行アドレ
スストローブ信号8を入力し、ウェイト信号16を出力
する。制御回路17におけるヒット信号15の入力時
に、既に行アドレスストローブ信号8がオフになってい
る場合と、まだ行アドレスストローブ信号8がオンとな
っており、高速アクセスモードが継続されている場合の
両方の場合がある。制御回路17では、要求信号4の入
力タイミングで、ヒット信号15及び行アドレスストロ
ーブ信号8の状態に応じて、ウェイト信号16を決定す
る。即ち、ヒット信号15により現在アクセス中の行ア
ドレスと前回アクセスしたアドレスとが一致し、かつ、
行アドレスストローブ信号8により現在のアクセスモー
ドが高速アクセスモードでないと判定された場合、行ア
ドレスストローブ信号のオン時間を増加させるよう、ウ
ェイト信号16の長さを決定する。一方、ヒット信号1
5により現在アクセス中の行アドレスと前回アクセスし
たアドレスとが一致せず、かつ、行アドレスストローブ
信号8により現在のアクセスモードが高速アクセスモー
ドであると判定された場合、行アドレスストローブ信号
のオン時間を減少させるよう、ウェイト信号16の長さ
を決定する。この制御内容は、後述する図2のフローチ
ャートに示されるものである。
【0012】次に、上述した装置の動作を説明する。図
1において、DRAM制御部1は、ホストバス2からア
ドレス信号3を入力すると、DRAMメモリ部6をアク
セスするため、アドレス信号3から行アドレス及び列ア
ドレスを生成し、メモリアドレス7としてDRAMメモ
リ部6に出力する。ここで、行アドレスが同じで列アド
レスのみが異なるメモリアドレスへのアクセスが連続す
る場合、最初のメモリアクセスで行アドレス及び列アド
レスの両方が与えられ、引き続くメモリアクセスでは列
アドレスだけが与えられる。この時、行アドレスストロ
ーブ信号8はウェイト信号16の長さに応じた時間オン
にされており、列アドレスストローブ信号9は列アドレ
スが変わるたびにオフからオンにされる。ここで、行ア
ドレスストローブ信号8がオンにされる時間がウェイト
制御部11のウェイト信号16により制御される。
【0013】図2は、ウェイト制御部11の動作を説明
するフローチャートである。まず、ウェイト制御部11
は、要求信号(REQ)4がオンとなるのを待つ(ステ
ップS20)。要求信号4がオンとなると、次に、行ア
ドレスストローブ(RAS)信号8の状態を調べる(ス
テップS21)。行アドレスストローブ信号8がオフに
なっていると判定される場合は、ホストバス2より新た
にDRAMメモリ部6へのアクセスが始まったと判定す
ることができる。そして、この時、ヒット(Hit)信
号15の状態を調べる(ステップS24)。
【0014】ここで、ヒット信号15がオンの場合は、
前回のメモリアドレス中の行アドレスと、今回のメモリ
アドレス中の行アドレスが一致していたことを示す。従
って、このような応用プログラムの場合、現在のウェイ
ト信号16で与える時間値よりも大きい時間値を与えた
方が、このような場合でも、行アドレスストローブ信号
8がオフとされずに済む。即ち、高速アクセスモードを
利用できる機会がより多くなり、従って、メモリアクセ
スアクセス時間の短縮を図ることができる。そこで、制
御回路17は、ウェイト信号16を長くする操作を行な
う(ステップS25)。具体的には、次のようにしてウ
ェイト信号16を操作する。尚、ここでの時間の単位
は、クロック数とする。また、ウェイト信号16で与え
られている現在の値をW0とする。
【0015】(アドレスストローブ時間を遅延する場合
の操作)現在の時間値W0に1クロック以上の所定のク
ロック数Lを加える。但し、その結果、W0がメモリ素
子で規定された最大値LLより大きくなる場合は、W0
を最大値LLとする。即ち、メモリ素子の性能により高
速モードでアクセス可能な時間に限界があるので、それ
に応じた最大値LLを設定する。一方、図2のステップ
S24でヒット信号15がオフの場合は、ウェイト信号
16の値W0は、適当な値であったと判定できるので、
W0は変化させない。
【0016】図2のステップS21において、行アドレ
スストローブ信号8がオンの時は、高速アクセスモード
が継続されている場合である。この場合、次にヒット信
号15を調べ(ステップS22)、ヒット信号15がオ
ンの時は何もしない。即ち、行アドレスストローブ信号
8がオンである間に、同じ行アドレスを持つ次のメモリ
アドレスによるアクセスがあったので、ウェイト信号1
6の値W0は適当であると判定できるので、何もしな
い。
【0017】一方、ヒット信号15がオフの場合には、
行アドレスストローブ信号8がオンとなっている間に、
違う行アドレスを持つメモリアドレスのアクセスがあっ
たことになり、ウェイト信号16の値W0は減らすべき
であると判定できる。具体的には、次のようにして、ウ
ェイト信号16の値W0を減らす。 (行アドレスストローブ時間を短縮する場合の操作)現
在の時間値W0から1クロック以上の所定のクロック数
Sを減らす。但し、その結果、次に述べる最小値SSよ
り小さくなる場合は、W0を最小値SSとする。この最
小値SSは、DRAMの1回分のアクセスによるクロッ
ク数、即ち行アドレスを1回与え、そして列アドレスを
1回だけ与えてアクセスを行なう場合の総クロック数で
ある。以上述べた処理を行なった後、ホストバス2から
の次のメモリアクセス要求に備えるために、前述したス
テップS20に戻る。
【0018】次に、図3〜図8のタイムチャートにより
以上の動作の具体例を説明する。ここでは、読み出し処
理を例とし、ウェイト信号16の増減値L及びSはとも
に1クロックとする。図3では、ホストバス2から同じ
行アドレスを持つアドレスA0、A1によるDRAMメ
モリの読み出しが、高速アクセスモードで実行された例
を示す。時刻t1でホストバス2から要求信号4がオン
にされ(図3(b))、これとともに、DRAM制御部
1及びウェイト制御部11によりアドレスA0が受け取
られる。これにより、当該DRAM制御部1及びウェイ
ト制御部11がそれぞれ起動される。即ち、DRAM制
御部1は、時刻t2でDRAMメモリ部6に対し、行ア
ドレスストローブ信号8をオンとし(図4(a))、メ
モリアドレス7として行アドレスR0を送る(図3
(e))。次に、時刻t3で列アドレスストローブ信号
9を一時的にオフからオンにすることにより(図4
(b))、列アドレスC0を送る(図4(e))。
【0019】また、ウェイト制御部11では、まず、時
刻t1で要求信号4により第1のレジスタ12に行アド
レスR0が保持される。ここで、このメモリ参照では、
前回の行アドレスストローブ信号8とともに送られた行
アドレスと、今回の行アドレスR0とは一致していない
ものとする。従って、比較器14からのヒット信号15
はオフの状態のままである(図4(c)時点t2)。こ
こまでで、図2のステップS20、S21、S24の処
理が行なわれる(図4(e))。次に、時刻t2で行ア
ドレスストローブ信号8により第2のレジスタ13に第
1のレジスタ12の内容が転送される。尚、これによ
り、第1のレジスタ12、第2のレジスタ13の内容は
同じとなるので、ヒット信号は時刻t2で必ずオンとな
るが(図4(c))、これは以降の処理に影響を及ぼさ
ない。そして、時刻t4において、アクノレッジ信号5
とともにデータ10によって読み出しデータD0がホス
トバス2上に送出される(図3(c))。
【0020】次に、時刻t5での要求信号4によりアド
レスA1でメモリ参照が起動される(図3(a))。こ
のとき、第1のレジスタ12にアドレスA1の行アドレ
スR0がラッチされ、これが比較器14により、前回の
アドレスの行アドレスR0をラッチしている第2のレジ
スタ13と比較される。ここで、図示の例では、比較結
果が一致し、ヒット信号15はオンとなるので、DRA
Mメモリ部6には、時刻t7で列アドレスC1のみを与
え(図3(e))、また、ウェイト信号16の値W0は
更新しない(図4(d))。ここまでが、アドレスA1
に対しての図2のステップS20、S21、S22の処
理に相当する(図4(e))。そして、DRAM制御部
1は、時刻t2からW0クロック経過した時刻t9にお
いて、行アドレスストローブ信号8をオフとし、高速ア
クセスモードを終了させる(図4(a))。
【0021】次に、図5〜図8で、ウェイト信号16の
値を変化させる場合の例を説明する。これらの図5〜図
8でも、読み出しの場合を例にとる。図5及び図6は、
高速アクセスモードでない時に第2のレジスタ13に保
持中の行アドレスR2に一致する行アドレスR2が与え
られた場合を示している。時刻t10でアドレスA2が
与えられると(図5(a))、時刻t11にて、アドレ
スA2の行アドレスR2が第2のレジスタ13と一致し
ていることがヒット信号15がオンであることにより示
される(図6(c))。ここまでが図2のステップS2
0、S21、S24に対応する(図6(e))。ステッ
プS24の結果、ヒット信号15がオンなので、制御回
路17はウェイト信号16を増やす処理(図2のステッ
プS25)を行なう。即ち、W0に“1”を加えた値W
0+1を新たな値とするウェイト信号16を、DRAM
制御部1に入力する(図6(d))。一方、DRAM制
御部1は、時刻t12で行アドレスストローブ信号8を
オンにし(図6(a))、時刻t13で列アドレスC2
を与える(図6(b))。そして、時刻t14でデータ
D2を読み出す(図5(d))。
【0022】次に、アドレスA2と同じ行アドレスR2
を持つアドレスA3への読み出し要求が、行アドレスス
トローブ信号8がオン中の時刻t15に与えられたとす
る(図5(a))。このとき、DRAM制御部1は、時
刻t16で列アドレスC3のみを与え(図5(e))、
時刻t17でデータD3を読み出す(図5(d))。そ
の後、同じようにホストバスからメモリ参照要求を処理
する。そして、時刻t11から待ち時間W0+1経過し
た時刻t18で行アドレスストローブ信号8をオフとし
(図6(a))、高速アクセスモードを終了する。そし
て、次のメモリ参照では、ウェイト信号16としてW0
+1の値が使用される。この結果、応用プログラムのメ
モリアクセスが同じ行アドレスについて繰り返し行なわ
れる場合は、長時間にわたって高速アクセスモードとな
るようにされる。
【0023】図5は、高速アクセスモード時に、第2の
レジスタ13に保持中の行アドレスに一致しないアドレ
スA4が与えられた場合を示している。時刻t19でア
ドレスA4が与えられると(図7(a))、時刻t20
において、アドレスA4の行アドレスR4が第2のレジ
スタ13の内容と不一致であることがヒット信号がオフ
となることにより示される(図8(c))。ここまで
が、図2のステップS20、S21、S22に対応する
(図8(e))。ここで、制御回路17は、ウェイト時
間16を減らす処理(図2のステップS23)を行な
う。即ち、W0から“1”を減じた値W0−1を新たな
値として、DRAM制御部1のウェイト時間とする(図
8(d))。DRAM制御部1は、時刻t21で行アド
レスストローブ信号8を一旦オフにし(図8(a))、
時刻t22で行アドレスストローブ信号8を再びオンと
し(同図)、新しい行アドレスR4をDRAMメモリ部
6に与え(図7(e))、時刻t23で列アドレスC4
を与える(同図)。そして、その後、同じようにホスト
バス2からのメモリ参照要求を処理する。そして、時刻
t22から待ち時間W0−1経過した時刻t25で行ア
ドレスストローブ信号8をオフとし(図8(a))、高
速アクセスモードを終了する。そして、次のメモリ参照
では、待ち時間としてW0−1の値が使用される。この
結果、応用プログラムのメモリアクセスで行アドレスが
頻繁に変わる場合には、高速アクセスモードが短時間で
終るようにされる。
【0024】このように、上述した実施例によれば、ホ
スト装置で実行される応用プログラムが、同じ行アドレ
ス内で多くのアクセスを行なうものである場合には、行
アドレスストローブ信号8のオン時間が所定クロック数
長くされるので、高速アクセスモードでのアクセスが多
くなるようにすることができる。この結果、図9(a)
に示すように、従来、行アドレスストローブ信号8のオ
ン時間が一定であったため、同一行アドレス内で3回だ
けしか高速アクセスモードでのアクセスが行なえなかっ
たのに対し、図9(b)に示すように、このような制限
がなくなる。従って、同一行アドレス内でのアクセスが
最大限連続する限り、行アドレスの出力は最初の1回だ
けでよく、行アドレスを出力する必要がない分、メモリ
アクセス速度の向上を図ることができる。一方、応用プ
ログラムがアクセスする行アドレスが頻繁に変わるよう
な場合には、行アドレスストローブ信号8のオン時間が
短くされ、高速アクセスモードが短時間で終るようにす
ることができる。この結果、図9(c)に示すように、
従来、行アドレスストローブ信号8のオン時間が一定で
あったため、途中で行アドレスが切り換えられる場合に
行アドレスストローブ信号8を一旦オフにする必要があ
ったのに対し、図9(d)に示すように、その必要がな
くなる。従って、このような場合にも行アドレスストロ
ーブ信号8をオフにする手順を取らずに済む分、メモリ
アクセス速度の向上を図ることができる。
【0025】尚、本発明は、上述した実施例に限定され
るものではなく、種々の変形が可能である。例えば、本
発明は、ディスプレイやキーボード等を備えた通常のコ
ンピュータのDRAMに限らず、制御用のコンピュータ
等、各種の情報処理装置のDRAMについて広く適用す
ることが可能である。また、高速アクセスモードの例と
してページモードについて説明したが、スタティックコ
ラムモードでも同様である。これは、列アドレスストロ
ーブ信号を用いない点を除き、ページモードと同様なも
のである。
【0026】
【発明の効果】以上説明したように、本発明のメモリ制
御装置によれば、行アドレスの変化に応じて行アドレス
ストローブ信号時間を変化させるようにしたので、次の
ような効果がある。即ち、ホスト装置で実行される応用
プログラムが、同じ行アドレス内で多くのアクセスを行
なう場合には、行アドレスストローブ信号時間を長し、
高速アクセスモードでのアクセスを多くすることができ
る。従って、メモリアクセス速度の向上を図ることがで
きる。一方、応用プログラムがアクセスする行アドレス
が頻繁に変わるような場合には、行アドレスストローブ
信号時間を短くし、高速アクセスモードを短時間で終ら
せるようにすることができる。従って、このような場合
にもメモリアクセス速度の向上を図ることができる。
【図面の簡単な説明】
【図1】本発明のメモリ制御装置の一実施例のブロック
図である。
【図2】図1のウェイト制御部の処理手順を説明するフ
ローチャートである。
【図3】図1の装置の動作を説明するタイムチャート
(その1)である。
【図4】図1の装置の動作を説明するタイムチャート
(その2)である。
【図5】図1の装置の動作を説明するタイムチャート
(その3)である。
【図6】図1の装置の動作を説明するタイムチャート
(その4)である。
【図7】図1の装置の動作を説明するタイムチャート
(その5)である。
【図8】図1の装置の動作を説明するタイムチャート
(その6)である。
【図9】従来及び本発明の装置のアクセス能力の比較図
である。
【符号の説明】
1 DRAM制御部 11 ウェイト制御部 12 第1のレジスタ 13 第2のレジスタ 14 比較器 17 制御回路

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 行アドレス及び列アドレスによりメモリ
    アクセスを行なうメモリ制御装置において、 現在アクセス中の行アドレスを保持する第1のレジスタ
    と、 前回アクセスした行アドレスを保持する第2のレジスタ
    と、 前記第1及び第2のレジスタの内容を比較する比較器
    と、 当該比較器による比較の結果、現在アクセス中の行アド
    レスと前回アクセスした行アドレスとが一致し、かつ、
    現在のアクセスモードが高速アクセスモードでない場
    合、行アドレスストローブ時間を増加させる一方、現在
    アクセス中の行アドレスと前回アクセスした行アドレス
    とが一致せず、かつ、現在のアクセスモードが高速アク
    セスモードである場合、行アドレスストローブ時間を減
    少させる制御回路とを備えたことを特徴とするメモリ制
    御装置。
JP6023732A 1994-01-26 1994-01-26 メモリ制御装置 Pending JPH07210456A (ja)

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JP6023732A JPH07210456A (ja) 1994-01-26 1994-01-26 メモリ制御装置

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6336162B1 (en) 1998-03-03 2002-01-01 International Business Machines Corporation DRAM access method and a DRAM controller using the same
US6335903B2 (en) * 2000-02-10 2002-01-01 Hitachi, Ltd. Memory system

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US6336162B1 (en) 1998-03-03 2002-01-01 International Business Machines Corporation DRAM access method and a DRAM controller using the same
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