JP3532932B2 - 時間重複メモリ・アクセスを有するランダムにアクセス可能なメモリ - Google Patents
時間重複メモリ・アクセスを有するランダムにアクセス可能なメモリInfo
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- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
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- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
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- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、一般的にメモリに関す
る。さらに詳しくは、ランダムにアクセス可能なメモリ
に関する。
る。さらに詳しくは、ランダムにアクセス可能なメモリ
に関する。
【０００２】
【従来の技術】データ処理システムがより高速で動作す
るようになるに従い、関連の周辺メモリ・デバイスはそ
れに対応する周波数で機能することができなければなら
ない。しかし、半導体技術の水準が向上するにつれて、
データ処理システムで動作する周波数は、周辺メモリ・
デバイスの動作周波数と同等か、あるいはそれを上回る
程高くなって来た。後者の場合、データ処理システム
は、周辺メモリ・デバイスから情報が受け取られるまで
数クロック・サイクル待たねばならないことが多い。そ
の結果、周辺メモリ・デバイスの動作とデータ処理シス
テムの動作との間の待ち時間を軽減あるいは短縮するた
めの技術がいくつか導入された。
るようになるに従い、関連の周辺メモリ・デバイスはそ
れに対応する周波数で機能することができなければなら
ない。しかし、半導体技術の水準が向上するにつれて、
データ処理システムで動作する周波数は、周辺メモリ・
デバイスの動作周波数と同等か、あるいはそれを上回る
程高くなって来た。後者の場合、データ処理システム
は、周辺メモリ・デバイスから情報が受け取られるまで
数クロック・サイクル待たねばならないことが多い。そ
の結果、周辺メモリ・デバイスの動作とデータ処理シス
テムの動作との間の待ち時間を軽減あるいは短縮するた
めの技術がいくつか導入された。
【０００３】ある技術では、「キャッシュ (cache)」と
呼ばれる高速メモリ・デバイスが、データ処理システム
と周辺メモリ・デバイスとの間に配置される。この例で
は、周辺メモリ・デバイスは、通常、データ処理システ
ムにより必要とされる、あるいは与えられる情報の大半
を記憶する。しかし、周辺メモリ・デバイスは、１クロ
ック・サイクル内に情報を供給することができないの
で、データ処理システムは、新しい命令の処理を開始す
るまで数クロック・サイクル待たなければならない。そ
れに対して、高速メモリ・デバイスは、非常に迅速に情
報を供給する。そのため、高速メモリ・デバイスに、デ
ータ処理システムがアクセスすることの多い情報値を記
憶させると、データ処理システムが情報を受け取るため
に待つ時間は全体として短縮される。この技術を用いて
も、情報の大半は周辺デバイスに依然として記憶される
が、最も頻繁に用いる情報は、高速メモリ・デバイスに
記憶される。
呼ばれる高速メモリ・デバイスが、データ処理システム
と周辺メモリ・デバイスとの間に配置される。この例で
は、周辺メモリ・デバイスは、通常、データ処理システ
ムにより必要とされる、あるいは与えられる情報の大半
を記憶する。しかし、周辺メモリ・デバイスは、１クロ
ック・サイクル内に情報を供給することができないの
で、データ処理システムは、新しい命令の処理を開始す
るまで数クロック・サイクル待たなければならない。そ
れに対して、高速メモリ・デバイスは、非常に迅速に情
報を供給する。そのため、高速メモリ・デバイスに、デ
ータ処理システムがアクセスすることの多い情報値を記
憶させると、データ処理システムが情報を受け取るため
に待つ時間は全体として短縮される。この技術を用いて
も、情報の大半は周辺デバイスに依然として記憶される
が、最も頻繁に用いる情報は、高速メモリ・デバイスに
記憶される。
【０００４】高速メモリ・デバイスは、データ処理シス
テムの構造内に一体化されるか、あるいはデータ処理シ
ステムと周辺メモリ・デバイスとの間に外付けされる。
いずれの場合も、高速メモリ・デバイスはコストの高い
解決法である。高速メモリ・デバイスを半導体デバイス
の一部としてデータ処理システムの構造内に一体化する
と、高速メモリ・デバイスはかなりの回路面積を占め
る。最高の動作周波数を維持するためには、データ処理
システムの機能性をさらに改善する他の回路構成を設け
ずに、高速メモリ・デバイスをデータ処理システム内に
統合する方が好ましい。データ処理システムに１個以上
の高速メモリ・デバイスを外付けすると、その追加され
た外部高速メモリ・デバイスは、システムのオーバーヘ
ッドのコストをさらに上げることになる。
テムの構造内に一体化されるか、あるいはデータ処理シ
ステムと周辺メモリ・デバイスとの間に外付けされる。
いずれの場合も、高速メモリ・デバイスはコストの高い
解決法である。高速メモリ・デバイスを半導体デバイス
の一部としてデータ処理システムの構造内に一体化する
と、高速メモリ・デバイスはかなりの回路面積を占め
る。最高の動作周波数を維持するためには、データ処理
システムの機能性をさらに改善する他の回路構成を設け
ずに、高速メモリ・デバイスをデータ処理システム内に
統合する方が好ましい。データ処理システムに１個以上
の高速メモリ・デバイスを外付けすると、その追加され
た外部高速メモリ・デバイスは、システムのオーバーヘ
ッドのコストをさらに上げることになる。
【０００５】第２の技術では、メモリ・サブシステムを
用いて、異なるアドレスに平行に多重アクセスすること
により、メモリ・サブシステムとデータ処理システムと
の動作周波数の差を補償する。多重平行アクセスは、複
数のメモリ・バンクを設けて、各々のメモリ・バンクが
独立して、別々にアドレスおよび制御されるようにして
実行される。ｎ個（ｎは整数）の異なるメモリ・バンク
により、連続アドレスが設けられるようにメモリ・バン
クのアドレスが配列されていると、メモリ・サブシステ
ムは、ｎ通りのはさみ込み（インターリーブ :interlea
ve）ができる。
用いて、異なるアドレスに平行に多重アクセスすること
により、メモリ・サブシステムとデータ処理システムと
の動作周波数の差を補償する。多重平行アクセスは、複
数のメモリ・バンクを設けて、各々のメモリ・バンクが
独立して、別々にアドレスおよび制御されるようにして
実行される。ｎ個（ｎは整数）の異なるメモリ・バンク
により、連続アドレスが設けられるようにメモリ・バン
クのアドレスが配列されていると、メモリ・サブシステ
ムは、ｎ通りのはさみ込み（インターリーブ :interlea
ve）ができる。
【０００６】データ処理システムが、はさみ込み法で周
辺メモリ・デバイスにアクセスすると、第１メモリ・バ
ンクの第１アドレスがアクセスされ、次に第２メモリ・
バンクの第１アドレスが平行してアクセスされる。同様
に、複数の他のメモリ・バンクをアクセスしつつ、第１
および第２メモリ・バンクは、各々のメモリ・アクセス
の処理を継続する。はさみ込みによるメモリ・アクセス
中は、データ処理システムは平行して、所定の数のアド
レスにアクセスすることができる。
辺メモリ・デバイスにアクセスすると、第１メモリ・バ
ンクの第１アドレスがアクセスされ、次に第２メモリ・
バンクの第１アドレスが平行してアクセスされる。同様
に、複数の他のメモリ・バンクをアクセスしつつ、第１
および第２メモリ・バンクは、各々のメモリ・アクセス
の処理を継続する。はさみ込みによるメモリ・アクセス
中は、データ処理システムは平行して、所定の数のアド
レスにアクセスすることができる。
【０００７】データ処理システムがアドレスを設けて、
複数の連続する情報値の１つにアクセスすると、そのア
ドレスが解読されて、複数のメモリ・バンクのどれに情
報値が含まれているかを示す。はさみ込み法で、メモリ
・バンクにアクセスするには、アドレス群を、複数の連
続する情報値が異なるメモリ・バンクにあるように解読
しなければならず、そのため平行にアクセスされること
になる。
複数の連続する情報値の１つにアクセスすると、そのア
ドレスが解読されて、複数のメモリ・バンクのどれに情
報値が含まれているかを示す。はさみ込み法で、メモリ
・バンクにアクセスするには、アドレス群を、複数の連
続する情報値が異なるメモリ・バンクにあるように解読
しなければならず、そのため平行にアクセスされること
になる。
【０００８】標準のメモリ・デバイスでは、アクセス時
間は、動作実行の開始から動作実行の終了までの時間と
して定義される。たとえば、標準メモリ・デバイスでの
読み込み動作の場合、アクセス時間は、読み込み動作の
実行が開始されてから、読み込み動作中に読み込まれた
データが次の動作に用いることができるようになるまで
の時間として定義される。ある動作の実行開始から、デ
バイスが他の動作を実行できるようになるまでの時間
は、「サイクル時間」と呼ばれる。
間は、動作実行の開始から動作実行の終了までの時間と
して定義される。たとえば、標準メモリ・デバイスでの
読み込み動作の場合、アクセス時間は、読み込み動作の
実行が開始されてから、読み込み動作中に読み込まれた
データが次の動作に用いることができるようになるまで
の時間として定義される。ある動作の実行開始から、デ
バイスが他の動作を実行できるようになるまでの時間
は、「サイクル時間」と呼ばれる。
【０００９】はさみ込みのメモリ・アクセスでは、第１
メモリ・デバイスの第１アクセスを実行するのに必要な
サイクル時間は、第１メモリ・デバイスのサイクル時間
に依存する。しかし、次の動作の実行を開始するのに必
要な時間は、次の動作が第１メモリ・アクセスと平行に
実行されるので短縮される。各々の周辺メモリ・デバイ
スのサイクル時間は同じままでも、データ処理システム
は各々の周辺メモリ・デバイスのアクセスを重複して行
うことができ、それによって、一定の時間内に実行する
動作の数が増える。
メモリ・デバイスの第１アクセスを実行するのに必要な
サイクル時間は、第１メモリ・デバイスのサイクル時間
に依存する。しかし、次の動作の実行を開始するのに必
要な時間は、次の動作が第１メモリ・アクセスと平行に
実行されるので短縮される。各々の周辺メモリ・デバイ
スのサイクル時間は同じままでも、データ処理システム
は各々の周辺メモリ・デバイスのアクセスを重複して行
うことができ、それによって、一定の時間内に実行する
動作の数が増える。
【００１０】はさみ込みアドレスを行うと、データ処理
システムは周辺メモリ・デバイス群に平行にアクセスす
ることができるが、オーバーヘッド・コストは高いもの
になる。たとえば、はさみ込みアドレスを実行するには
所定の数の外部周辺メモリ・デバイスが必要なので、シ
ステムのオーバーヘッド・コストはさらに高くなる。
システムは周辺メモリ・デバイス群に平行にアクセスす
ることができるが、オーバーヘッド・コストは高いもの
になる。たとえば、はさみ込みアドレスを実行するには
所定の数の外部周辺メモリ・デバイスが必要なので、シ
ステムのオーバーヘッド・コストはさらに高くなる。
【００１１】
【発明が解決しようとする課題】高速メモリ・デバイス
の実行も、はさみ込みアドレス法もシステムのオーバー
ヘッド・コストを増大させることになる。さらに、高速
メモリ・デバイスがデータ処理システムの構造内に一体
化されると、データ処理システムの設計者は、システム
の機能性とシステムのコストとの間で妥協しなければな
らない。
の実行も、はさみ込みアドレス法もシステムのオーバー
ヘッド・コストを増大させることになる。さらに、高速
メモリ・デバイスがデータ処理システムの構造内に一体
化されると、データ処理システムの設計者は、システム
の機能性とシステムのコストとの間で妥協しなければな
らない。
【００１２】
【課題を解決するための手段】前述された必要性は、本
発明により満たされる。従って、時間重複メモリ・アク
セスを有する、ランダムにアクセス可能なメモリ（ラン
ダム・アクセス・メモリ）がある形態で提供される。こ
のランダム・アクセス・メモリは、複数の記憶バンクに
よって構成される。各々の記憶バンクは、独立してアド
レス可能で、入力アドレスを受け取るアドレス・ポート
と、データを通信するためのデータ・ポートと、メモリ
記憶素子のアレイと、メモリ記憶素子のアレイに結合さ
れ、アドレス情報と、入力アドレスに応答して入力デー
タか出力データのいずれかとを記憶する記憶手段とから
構成される。記憶バンクは１個の集積回路内に組み込ま
れ、複数の記憶バンクが、複数の多重重複期間中にアク
セスされる。
発明により満たされる。従って、時間重複メモリ・アク
セスを有する、ランダムにアクセス可能なメモリ（ラン
ダム・アクセス・メモリ）がある形態で提供される。こ
のランダム・アクセス・メモリは、複数の記憶バンクに
よって構成される。各々の記憶バンクは、独立してアド
レス可能で、入力アドレスを受け取るアドレス・ポート
と、データを通信するためのデータ・ポートと、メモリ
記憶素子のアレイと、メモリ記憶素子のアレイに結合さ
れ、アドレス情報と、入力アドレスに応答して入力デー
タか出力データのいずれかとを記憶する記憶手段とから
構成される。記憶バンクは１個の集積回路内に組み込ま
れ、複数の記憶バンクが、複数の多重重複期間中にアク
セスされる。
【００１３】これらおよびその他の機能と利点とは、以
下の解説と、添付の図面とからさらに明確に理解される
だろう。
下の解説と、添付の図面とからさらに明確に理解される
だろう。
【００１４】
【実施例】図１は、複数のランダムにアクセスされるメ
モリ（ランダム・アクセス・メモリ）部分を有する既知
のデータ処理システム１０である。ランダムにアクセス
されるメモリ部分により、システムの使用者はアドレス
またはデータ値だけに基づき、順序命令には関わりなく
情報にアクセスすることができる。前回アクセスしたア
ドレスまたはデータ値には関わりなく、任意のアドレス
またはデータ値にアクセスすることができる。
モリ（ランダム・アクセス・メモリ）部分を有する既知
のデータ処理システム１０である。ランダムにアクセス
されるメモリ部分により、システムの使用者はアドレス
またはデータ値だけに基づき、順序命令には関わりなく
情報にアクセスすることができる。前回アクセスしたア
ドレスまたはデータ値には関わりなく、任意のアドレス
またはデータ値にアクセスすることができる。
【００１５】データ処理システム１０は、通常、データ
・プロセッサ１２および複数のランダム・アクセス・メ
モリ部分であるメモリ１４、メモリ１６、メモリ１８、
メモリ２０によって構成される。
・プロセッサ１２および複数のランダム・アクセス・メ
モリ部分であるメモリ１４、メモリ１６、メモリ１８、
メモリ２０によって構成される。
【００１６】データ・プロセッサ１２は、アドレス・バ
ス１５およびデータ・バス１３をそれぞれ介して、複数
のランダム・アクセス・メモリ部に情報を供給し、情報
を受け取る。アドレス・バス１５は、ｍビットの幅を持
ち、データ・バス１３はｎビットの幅を持つ。ただしｍ
とｎは、いずれも整数である。データ・プロセッサ１２
が所定の情報値を、メモリ１４，１６，１８，２０に検
索するように要求すると、情報値に関連する記憶場所に
対応するアドレス信号がアドレス・バス１５を介して所
定のランダム・アクセス・メモリ部分に転送される。こ
の例では、メモリ１４が所定の情報値を含むものとす
る。メモリ１４は、アドレス信号を解読して、関連の記
憶場所を動作可能にして、データ・プロセッサ１２に対
し、データ・バス１３を介して所定の情報値を供給す
る。
ス１５およびデータ・バス１３をそれぞれ介して、複数
のランダム・アクセス・メモリ部に情報を供給し、情報
を受け取る。アドレス・バス１５は、ｍビットの幅を持
ち、データ・バス１３はｎビットの幅を持つ。ただしｍ
とｎは、いずれも整数である。データ・プロセッサ１２
が所定の情報値を、メモリ１４，１６，１８，２０に検
索するように要求すると、情報値に関連する記憶場所に
対応するアドレス信号がアドレス・バス１５を介して所
定のランダム・アクセス・メモリ部分に転送される。こ
の例では、メモリ１４が所定の情報値を含むものとす
る。メモリ１４は、アドレス信号を解読して、関連の記
憶場所を動作可能にして、データ・プロセッサ１２に対
し、データ・バス１３を介して所定の情報値を供給す
る。
【００１７】通常、メモリ・サイクルは、データ処理シ
ステム内でメモリ部分の読み込みまたは書き込みアクセ
スを実行するのに必要な時間の長さを反映する。メモリ
・アクセスを実行するのに必要な時間は、メモリ１４，
１６，１８，２０のサイクル時間により決定される。
ステム内でメモリ部分の読み込みまたは書き込みアクセ
スを実行するのに必要な時間の長さを反映する。メモリ
・アクセスを実行するのに必要な時間は、メモリ１４，
１６，１８，２０のサイクル時間により決定される。
【００１８】データ処理システム１０のメモリ・サイク
ルが図２に示される。この例では、第１情報値には
「Ａ」とラベルがつけられ、第２情報値には「Ｂ」とラ
ベルがつけられている。第１対応アドレス値を、複数の
ランダム・アクセス・メモリ１４，１６，１８，２０の
うちの第１所定メモリに対して、アドレス・バス１５を
介して転送することにより、情報値Ａがアクセスされ
る。データ処理システム１０は、第１所定メモリ部分が
対応アドレス値を解読して、データ・バス１３を介して
情報値Ａを出力するまで待たなければならない。情報値
Ａが出力されると、第２対応アドレス値を、複数のラン
ダム・アクセス・メモリ１４，１６，１８，２０のうち
の第２所定メモリに対して、アドレス・バス１５を介し
て転送することにより、情報値Ｂがアクセスされる。デ
ータ処理システム１０は、第２所定メモリが第２対応ア
ドレス値を解読して、データ・バス１３を介して情報値
Ｂを供給するまで、ふたたび待たなければならない。情
報値Ａと情報値Ｂの両方にアクセスするときには、メモ
リ・サイクル時間は、対応するメモリ部分から情報値を
アクセスし、検索するために必要な時間の総量により決
定される。
ルが図２に示される。この例では、第１情報値には
「Ａ」とラベルがつけられ、第２情報値には「Ｂ」とラ
ベルがつけられている。第１対応アドレス値を、複数の
ランダム・アクセス・メモリ１４，１６，１８，２０の
うちの第１所定メモリに対して、アドレス・バス１５を
介して転送することにより、情報値Ａがアクセスされ
る。データ処理システム１０は、第１所定メモリ部分が
対応アドレス値を解読して、データ・バス１３を介して
情報値Ａを出力するまで待たなければならない。情報値
Ａが出力されると、第２対応アドレス値を、複数のラン
ダム・アクセス・メモリ１４，１６，１８，２０のうち
の第２所定メモリに対して、アドレス・バス１５を介し
て転送することにより、情報値Ｂがアクセスされる。デ
ータ処理システム１０は、第２所定メモリが第２対応ア
ドレス値を解読して、データ・バス１３を介して情報値
Ｂを供給するまで、ふたたび待たなければならない。情
報値Ａと情報値Ｂの両方にアクセスするときには、メモ
リ・サイクル時間は、対応するメモリ部分から情報値を
アクセスし、検索するために必要な時間の総量により決
定される。
【００１９】複数のランダム・アクセス・メモリ１４，
１６，１８，２０のサイクル時間がデータ・プロセッサ
１２の動作周波数よりも遅い場合は、データ・プロセッ
サ１２は通常１回のメモリ・アクセスの間待つことにな
る。概して、データ・プロセッサが、関連する周辺メモ
リ・デバイスのサイクル時間よりも実質的に早い周波数
で動作するデータ処理システムでは、システムの効率性
は著しく低下する。データ・プロセッサ１２が複数の周
辺メモリ・デバイスのサイクル時間よりも早い周波数で
動作すると想定する。複数の周辺メモリ・デバイスのう
ち１台が情報を提供する間、データ・プロセッサ１２は
他の有用な機能を何も提供することなく待つことにな
る。そのため、データ・プロセッサ１２が高い周波数で
動作しても、データ処理システム全体の性能と効率は、
周辺メモリ・デバイスのサイクル時間に部分的に依存す
る。性能と効率とは、平行してメモリ・アクセスを実行
することのできる周辺メモリ・デバイスの数と、周辺メ
モリ・デバイスとデータ処理システムとの間で情報を転
送することのできる周波数にも、一部依存する。
１６，１８，２０のサイクル時間がデータ・プロセッサ
１２の動作周波数よりも遅い場合は、データ・プロセッ
サ１２は通常１回のメモリ・アクセスの間待つことにな
る。概して、データ・プロセッサが、関連する周辺メモ
リ・デバイスのサイクル時間よりも実質的に早い周波数
で動作するデータ処理システムでは、システムの効率性
は著しく低下する。データ・プロセッサ１２が複数の周
辺メモリ・デバイスのサイクル時間よりも早い周波数で
動作すると想定する。複数の周辺メモリ・デバイスのう
ち１台が情報を提供する間、データ・プロセッサ１２は
他の有用な機能を何も提供することなく待つことにな
る。そのため、データ・プロセッサ１２が高い周波数で
動作しても、データ処理システム全体の性能と効率は、
周辺メモリ・デバイスのサイクル時間に部分的に依存す
る。性能と効率とは、平行してメモリ・アクセスを実行
することのできる周辺メモリ・デバイスの数と、周辺メ
モリ・デバイスとデータ処理システムとの間で情報を転
送することのできる周波数にも、一部依存する。
【００２０】ここで開示される発明は、時間重複メモリ
・アクセスを持つランダム・アクセス・メモリを提供
し、このメモリにより、データ処理システムは一定の時
間内に平行メモリ・アクセス動作を実行することができ
る。ランダム・アクセス・メモリは、各クロック・サイ
クルの開始時に新しいメモリ・アクセス動作の処理を開
始する。そのためより短い平均時間内に、より多くのメ
モリ・アクセス動作が開始され、続いて終了される。第
１および第２デバイスが、第１および第２メモリ・アク
セス動作をそれぞれ処理している間に、複数の他のメモ
リ・デバイスにアクセスすることができる。メモリ・ア
クセス動作中に、ランダム・アクセス・メモリは、１台
またはすべての周辺メモリ・デバイスの複数のメモリ・
アクセス動作を平行して処理する。
・アクセスを持つランダム・アクセス・メモリを提供
し、このメモリにより、データ処理システムは一定の時
間内に平行メモリ・アクセス動作を実行することができ
る。ランダム・アクセス・メモリは、各クロック・サイ
クルの開始時に新しいメモリ・アクセス動作の処理を開
始する。そのためより短い平均時間内に、より多くのメ
モリ・アクセス動作が開始され、続いて終了される。第
１および第２デバイスが、第１および第２メモリ・アク
セス動作をそれぞれ処理している間に、複数の他のメモ
リ・デバイスにアクセスすることができる。メモリ・ア
クセス動作中に、ランダム・アクセス・メモリは、１台
またはすべての周辺メモリ・デバイスの複数のメモリ・
アクセス動作を平行して処理する。
【００２１】図３には、本発明によるデータ処理システ
ム２２が示されるが、このシステムは、メモリ・アクセ
ス動作が実行される効率を強化し、最大限にする。デー
タ処理システム２２は、データ・プロセッサ２４と、ア
ドレス・コントローラ２６と、メモリ・デバイス２８と
を有する。
ム２２が示されるが、このシステムは、メモリ・アクセ
ス動作が実行される効率を強化し、最大限にする。デー
タ処理システム２２は、データ・プロセッサ２４と、ア
ドレス・コントローラ２６と、メモリ・デバイス２８と
を有する。
【００２２】データ・プロセッサ２４は、メモリ・デバ
イス２８のメモリ・アクセスを実行するために必要な複
数のアドレス制御および情報信号を供給する。複数ビッ
トのアドレス情報信号が、アドレス・バス２３を介して
アドレス・コントローラ２６の入力に転送され、メモリ
・デバイス２８内の情報値の記憶場所を示す。情報値
は、複数のメモリ・バンクの１つのメモリ・デバイス２
８に記憶されている。
イス２８のメモリ・アクセスを実行するために必要な複
数のアドレス制御および情報信号を供給する。複数ビッ
トのアドレス情報信号が、アドレス・バス２３を介して
アドレス・コントローラ２６の入力に転送され、メモリ
・デバイス２８内の情報値の記憶場所を示す。情報値
は、複数のメモリ・バンクの１つのメモリ・デバイス２
８に記憶されている。
【００２３】データ・プロセッサ２４は、複数のアドレ
ス制御信号を、アドレス・コントローラ２６の複数のア
ドレス制御入力に対して、制御バス２５を介して転送す
る。複数のアドレス制御信号は、アドレス・コントロー
ラ２６がメモリ・アクセス動作を実行できるようにする
ために必要な制御信号となる。
ス制御信号を、アドレス・コントローラ２６の複数のア
ドレス制御入力に対して、制御バス２５を介して転送す
る。複数のアドレス制御信号は、アドレス・コントロー
ラ２６がメモリ・アクセス動作を実行できるようにする
ために必要な制御信号となる。
【００２４】アドレス・コントローラ２６は、従来の標
準論理回路（図示せず）によって構成され、メモリ・デ
バイス２８の複数のアドレス入力に、アドレス制御およ
び情報信号を供給する。アドレス・コントローラ２６
は、所定のメモリ記憶場所のアドレスと、メモリ・デバ
イス２８の読み込みまたは書き込み動作中に動作可能に
なる複数のメモリ・バンクの１つに対応する信号とを決
定する。アドレス・コントローラ２６は、「アドレス」
とラベルをつけられた複数ビットの信号を発生し、デー
タ・プロセッサ２４により要求された所定の情報値のメ
モリ記憶場所のアドレスを示す。アドレス・コントロー
ラ２６は、複数のアドレス制御信号も発生して、「アド
レス制御」とラベルをつけられたバスを介して、複数の
メモリ・バンクの１つ（図示せず）を動作可能にする。
好適な実施例では、アドレス制御バスは、それぞれ「ア
ドレス・ストローブ」，「Ｒ／反転Ｗ」および「アドレ
ス・バンク」とラベルをつけられた３個の信号によって
構成される。
準論理回路（図示せず）によって構成され、メモリ・デ
バイス２８の複数のアドレス入力に、アドレス制御およ
び情報信号を供給する。アドレス・コントローラ２６
は、所定のメモリ記憶場所のアドレスと、メモリ・デバ
イス２８の読み込みまたは書き込み動作中に動作可能に
なる複数のメモリ・バンクの１つに対応する信号とを決
定する。アドレス・コントローラ２６は、「アドレス」
とラベルをつけられた複数ビットの信号を発生し、デー
タ・プロセッサ２４により要求された所定の情報値のメ
モリ記憶場所のアドレスを示す。アドレス・コントロー
ラ２６は、複数のアドレス制御信号も発生して、「アド
レス制御」とラベルをつけられたバスを介して、複数の
メモリ・バンクの１つ（図示せず）を動作可能にする。
好適な実施例では、アドレス制御バスは、それぞれ「ア
ドレス・ストローブ」，「Ｒ／反転Ｗ」および「アドレ
ス・バンク」とラベルをつけられた３個の信号によって
構成される。
【００２５】アドレス・ストローブ信号は、メモリ・デ
バイス２８を動作可能にして、ある情報値のメモリ記憶
場所を与える。Ｒ／反転Ｗ（読み込み／書き込み）信号
は、制御情報を与えて、メモリ・デバイス２８を動作可
能にして、所定のメモリ記憶場所から情報値を読み込
む、あるいはそこに情報値を書き込む。複数ビットのア
ドレス・バンク信号は、複数のメモリ・バンクの所定の
１台を動作可能にしてメモリ・アクセス動作に参加す
る。
バイス２８を動作可能にして、ある情報値のメモリ記憶
場所を与える。Ｒ／反転Ｗ（読み込み／書き込み）信号
は、制御情報を与えて、メモリ・デバイス２８を動作可
能にして、所定のメモリ記憶場所から情報値を読み込
む、あるいはそこに情報値を書き込む。複数ビットのア
ドレス・バンク信号は、複数のメモリ・バンクの所定の
１台を動作可能にしてメモリ・アクセス動作に参加す
る。
【００２６】データ・プロセッサ２４は、また、所定の
メモリ記憶場所から情報値を読み込むか、あるいはそこ
に情報値を書き込むために必要な複数のデータ制御およ
び情報信号を与える。所定のメモリ記憶場所から読み込
んだ情報値を得るには、第１データ制御信号を、図４に
詳細に示されるメモリ・デバイス２８の第１データ制御
入力に転送する。第１データ制御信号には、「データ・
アウト・ストローブ」とラベルがつけられ、図３に示さ
れる「データ・アウト制御」とラベルのついたバスを介
して転送される。データ・アウト・ストローブ信号が高
論理値のとき、メモリ・デバイス２８は動作可能にな
り、情報値を、「データ・アウト」とラベルのついた複
数ビットのバスに出力する。第２データ制御入力には、
「データ・アウト・バンク・アドレス」とラベルがつけ
られ、これもデータ・アウト制御バスにより転送され
る。データ・アウト・バンク・アドレス信号は、メモリ
・バンクの所定の１台を動作可能にして、データ・アウ
ト・バスに情報値を供給する。
メモリ記憶場所から情報値を読み込むか、あるいはそこ
に情報値を書き込むために必要な複数のデータ制御およ
び情報信号を与える。所定のメモリ記憶場所から読み込
んだ情報値を得るには、第１データ制御信号を、図４に
詳細に示されるメモリ・デバイス２８の第１データ制御
入力に転送する。第１データ制御信号には、「データ・
アウト・ストローブ」とラベルがつけられ、図３に示さ
れる「データ・アウト制御」とラベルのついたバスを介
して転送される。データ・アウト・ストローブ信号が高
論理値のとき、メモリ・デバイス２８は動作可能にな
り、情報値を、「データ・アウト」とラベルのついた複
数ビットのバスに出力する。第２データ制御入力には、
「データ・アウト・バンク・アドレス」とラベルがつけ
られ、これもデータ・アウト制御バスにより転送され
る。データ・アウト・バンク・アドレス信号は、メモリ
・バンクの所定の１台を動作可能にして、データ・アウ
ト・バスに情報値を供給する。
【００２７】所定のメモリ記憶場所に情報値を書き込む
（すなわち記憶させる）には、第３データ制御信号を、
データ・プロセッサ２４から、メモリ・デバイス２８の
第３データ制御入力に転送する。第３データ制御信号に
は、「データ・イン・ストローブ」とラベルがついてお
り、「データ・イン制御」とラベルのついたバスを介し
て転送される。データ・イン・ストローブ信号は、メモ
リ・デバイス２８を動作可能にして、所定のメモリ記憶
場所に書き込まれる情報値をラッチする。第４データ制
御信号が、データ・プロセッサ２４から、メモリ・デバ
イス２８の第４制御入力に転送される。第４データ制御
信号には「データ・イン・バンク・アドレス」とラベル
がつけられ、これもデータ・イン制御バスを介して転送
される。データ・イン・バンク・アドレス信号は、複数
のメモリ・バンクのうち所定の１台を動作可能にして、
情報値を所定のメモリ記憶場所に書き込む。メモリ・デ
バイス２８に記憶される情報値は、データ・プロセッサ
２４から、メモリ・デバイス２８の入力に、「データ・
イン」とラベルのついた複数ビットの信号を介して送ら
れる。
（すなわち記憶させる）には、第３データ制御信号を、
データ・プロセッサ２４から、メモリ・デバイス２８の
第３データ制御入力に転送する。第３データ制御信号に
は、「データ・イン・ストローブ」とラベルがついてお
り、「データ・イン制御」とラベルのついたバスを介し
て転送される。データ・イン・ストローブ信号は、メモ
リ・デバイス２８を動作可能にして、所定のメモリ記憶
場所に書き込まれる情報値をラッチする。第４データ制
御信号が、データ・プロセッサ２４から、メモリ・デバ
イス２８の第４制御入力に転送される。第４データ制御
信号には「データ・イン・バンク・アドレス」とラベル
がつけられ、これもデータ・イン制御バスを介して転送
される。データ・イン・バンク・アドレス信号は、複数
のメモリ・バンクのうち所定の１台を動作可能にして、
情報値を所定のメモリ記憶場所に書き込む。メモリ・デ
バイス２８に記憶される情報値は、データ・プロセッサ
２４から、メモリ・デバイス２８の入力に、「データ・
イン」とラベルのついた複数ビットの信号を介して送ら
れる。
【００２８】メモリ・デバイス２８は、データ処理シス
テム２２がメモリ・アクセス動作を実行する効率を最大
限にする。図４に示されるように、メモリ・デバイス２
８は、通常は、アドレス・バンク解読論理回路３０と、
データ・イン・バンク・アドレス解読論理回路３２と、
データ・アウト・バンク・アドレス解読論理回路５６
と、メモリ・バンク３４およびメモリ・バンク５２など
の、Ｋ個の複数のメモリ・バンクによって構成される。
ただしＫは整数である。
テム２２がメモリ・アクセス動作を実行する効率を最大
限にする。図４に示されるように、メモリ・デバイス２
８は、通常は、アドレス・バンク解読論理回路３０と、
データ・イン・バンク・アドレス解読論理回路３２と、
データ・アウト・バンク・アドレス解読論理回路５６
と、メモリ・バンク３４およびメモリ・バンク５２など
の、Ｋ個の複数のメモリ・バンクによって構成される。
ただしＫは整数である。
【００２９】複数のメモリ・バンクの各々は、インバー
タ３５，ＡＮＤゲート３６，ＡＮＤゲート３７，ＡＮＤ
ゲート３８，ラッチ回路３９，ラッチ回路４０，ドライ
バ回路４１，ラッチ回路４２，アクセス遅延回路４３，
デコーダ４４，メモリ素子４６，ＡＮＤゲート４８，ラ
ッチ回路５０およびドライバ回路５１によって構成され
る。メモリ素子４６は、メモリ・デバイス２８内のメモ
リのサブブロックである。
タ３５，ＡＮＤゲート３６，ＡＮＤゲート３７，ＡＮＤ
ゲート３８，ラッチ回路３９，ラッチ回路４０，ドライ
バ回路４１，ラッチ回路４２，アクセス遅延回路４３，
デコーダ４４，メモリ素子４６，ＡＮＤゲート４８，ラ
ッチ回路５０およびドライバ回路５１によって構成され
る。メモリ素子４６は、メモリ・デバイス２８内のメモ
リのサブブロックである。
【００３０】コード化されたデータ・イン・バンク・ア
ドレス信号は、複数ビットの入力を、データ・イン・バ
ンク・アドレス解読論理回路３２に与えて、複数のメモ
リ・バンクのうち所定の１台を動作可能にして情報値を
記憶する。
ドレス信号は、複数ビットの入力を、データ・イン・バ
ンク・アドレス解読論理回路３２に与えて、複数のメモ
リ・バンクのうち所定の１台を動作可能にして情報値を
記憶する。
【００３１】第１メモリ・バンク３４が動作可能になる
と、データ・イン・バンク・アドレス解読論理回路３２
は、ＡＮＤゲート３８の第１入力に制御信号を与える。
データ・イン・ストローブ信号は、ＡＮＤゲート３８の
第２入力となる。第２ＡＮＤゲート３８の出力は、「Ｄ
ＩＬＥ」とラベルのついた信号であり、ＤＩＬＥはデー
タ・イン・ラッチ・イネーブルの略語である。ＤＩＬＥ
信号は、ラッチ回路４０の制御入力となる。
と、データ・イン・バンク・アドレス解読論理回路３２
は、ＡＮＤゲート３８の第１入力に制御信号を与える。
データ・イン・ストローブ信号は、ＡＮＤゲート３８の
第２入力となる。第２ＡＮＤゲート３８の出力は、「Ｄ
ＩＬＥ」とラベルのついた信号であり、ＤＩＬＥはデー
タ・イン・ラッチ・イネーブルの略語である。ＤＩＬＥ
信号は、ラッチ回路４０の制御入力となる。
【００３２】データ・プロセッサ２４は、複数ビットの
データ・イン信号を、複数のメモリ・バンクの各々の入
力に与える。メモリ・バンク３４では、データ・イン信
号はラッチ回路４０に接続され、情報値となって、その
後、書き込み動作中に所定のメモリ記憶場所に記憶され
る。ラッチ回路４０の出力は、ドライバ回路４１に接続
される。ドライバ回路は、メモリ素子４６に複数の入力
信号を与える。メモリ素子４６から出力された情報は、
ラッチ回路５０に接続される。ラッチ回路５０は、ドラ
イバ回路５１に複数の情報入力を与える。ドライバ回路
５１の複数の出力信号は、データ・アウト信号を介して
データ・プロセッサ２４に転送される。
データ・イン信号を、複数のメモリ・バンクの各々の入
力に与える。メモリ・バンク３４では、データ・イン信
号はラッチ回路４０に接続され、情報値となって、その
後、書き込み動作中に所定のメモリ記憶場所に記憶され
る。ラッチ回路４０の出力は、ドライバ回路４１に接続
される。ドライバ回路は、メモリ素子４６に複数の入力
信号を与える。メモリ素子４６から出力された情報は、
ラッチ回路５０に接続される。ラッチ回路５０は、ドラ
イバ回路５１に複数の情報入力を与える。ドライバ回路
５１の複数の出力信号は、データ・アウト信号を介して
データ・プロセッサ２４に転送される。
【００３３】アドレス・コントローラ２６は、複数のメ
モリ・バンクのそれぞれのアドレス入力に対して、複数
ビットのアドレス信号を与える。メモリ・バンク３４で
は、アドレス信号は、ラッチ回路４２の複数の情報入力
に接続される。ラッチ回路４２の出力信号は、デコーダ
４４に接続される。デコーダ４４は、アドレス記憶場所
を解読して、メモリ素子４６内の所定の情報値の適切な
メモリ記憶場所を決定する。
モリ・バンクのそれぞれのアドレス入力に対して、複数
ビットのアドレス信号を与える。メモリ・バンク３４で
は、アドレス信号は、ラッチ回路４２の複数の情報入力
に接続される。ラッチ回路４２の出力信号は、デコーダ
４４に接続される。デコーダ４４は、アドレス記憶場所
を解読して、メモリ素子４６内の所定の情報値の適切な
メモリ記憶場所を決定する。
【００３４】アドレス・コントローラ２６はまた、アド
レス・バンク解読論理回路３０の複数の制御入力に、複
数ビットのアドレス・バンク信号を与える。アドレス・
バンク解読論理回路３０は、信号を与え、コード化され
たアドレス・バンク信号に応答して、複数のメモリ・バ
ンクの所定の１個を動作可能にする。
レス・バンク解読論理回路３０の複数の制御入力に、複
数ビットのアドレス・バンク信号を与える。アドレス・
バンク解読論理回路３０は、信号を与え、コード化され
たアドレス・バンク信号に応答して、複数のメモリ・バ
ンクの所定の１個を動作可能にする。
【００３５】この信号によりメモリ・バンク３４が動作
可能になると、解読されたアドレス・バンク信号はＡＮ
Ｄゲート３７の第１入力となる。アドレス・ストローブ
信号はＡＮＤゲート３７の第２入力となり、ＡＮＤゲー
ト３７の出力は「ＡＬＥ」とラベルのついた信号とな
る。ただしＡＬＥは、アドレス・ラッチ・イネーブルの
略語である。ＡＬＥ信号は、ラッチ回路３９およびラッ
チ回路４２の両方の制御信号となり、ＡＮＤゲート３６
の第１入力となる。
可能になると、解読されたアドレス・バンク信号はＡＮ
Ｄゲート３７の第１入力となる。アドレス・ストローブ
信号はＡＮＤゲート３７の第２入力となり、ＡＮＤゲー
ト３７の出力は「ＡＬＥ」とラベルのついた信号とな
る。ただしＡＬＥは、アドレス・ラッチ・イネーブルの
略語である。ＡＬＥ信号は、ラッチ回路３９およびラッ
チ回路４２の両方の制御信号となり、ＡＮＤゲート３６
の第１入力となる。
【００３６】Ｒ／反転Ｗ信号は、ＡＮＤゲート３６の第
２入力となり、ラッチ回路３９の入力となる。Ｒ／反転
Ｗ信号は、データ処理システム２２が、メモリ・デバイ
ス２８内の所定のメモリ記憶場所から情報値を読み込む
動作を行っているのか、そこに情報値を書き込む動作を
行っているのかを表す。ラッチ回路３９の出力は、イン
バータ３５の入力となる。
２入力となり、ラッチ回路３９の入力となる。Ｒ／反転
Ｗ信号は、データ処理システム２２が、メモリ・デバイ
ス２８内の所定のメモリ記憶場所から情報値を読み込む
動作を行っているのか、そこに情報値を書き込む動作を
行っているのかを表す。ラッチ回路３９の出力は、イン
バータ３５の入力となる。
【００３７】インバータ３５の出力は、「ＤＩＯＥ」と
ラベルのついた信号である。ＤＩＯＥは、データ・イン
・アウトプット・イネーブルの略語である。ＤＩＯＥ信
号はドライバ回路４１の制御入力となる。
ラベルのついた信号である。ＤＩＯＥは、データ・イン
・アウトプット・イネーブルの略語である。ＤＩＯＥ信
号はドライバ回路４１の制御入力となる。
【００３８】ＡＮＤゲート３６の出力は、アクセス遅延
回路４３を動作可能にする遅延制御信号となる。遅延制
御信号は、アクセス遅延回路４３を動作可能にして、ラ
ッチ回路５０の制御入力に「ＤＯＬＥ」とラベルのつい
た制御信号が送られるまで、所定の時間待つ。ＤＯＬＥ
信号は、メモリ素子４６からラッチ回路５０への情報値
の転送を制御する。
回路４３を動作可能にする遅延制御信号となる。遅延制
御信号は、アクセス遅延回路４３を動作可能にして、ラ
ッチ回路５０の制御入力に「ＤＯＬＥ」とラベルのつい
た制御信号が送られるまで、所定の時間待つ。ＤＯＬＥ
信号は、メモリ素子４６からラッチ回路５０への情報値
の転送を制御する。
【００３９】データ・アウト・バンク・アドレス解読論
理回路５６は、データ・アウト・バンク・アドレス信号
のそれぞれを解読して、複数のメモリ・バンクのうち所
定の１個を動作可能にする。データ・アウト・バンク・
アドレス解読論理回路５６がデータ・アウト・バンク・
アドレス信号を解読して、メモリ・バンク３４へ入力を
与えると、解読されたデータ・アウト・バンク・アドレ
ス信号はＡＮＤゲート４８の第１入力となる。
理回路５６は、データ・アウト・バンク・アドレス信号
のそれぞれを解読して、複数のメモリ・バンクのうち所
定の１個を動作可能にする。データ・アウト・バンク・
アドレス解読論理回路５６がデータ・アウト・バンク・
アドレス信号を解読して、メモリ・バンク３４へ入力を
与えると、解読されたデータ・アウト・バンク・アドレ
ス信号はＡＮＤゲート４８の第１入力となる。
【００４０】データ・アウト・ストローブ信号は、ＡＮ
Ｄゲート４８の第２入力となり、ＡＮＤゲート４８の出
力は、ドライバ回路５１を動作可能にする信号となる。
ドライバ回路５１が動作可能になると、そこに記憶され
ている情報値はデータ・アウト信号を介してデータ・プ
ロセッサ２４に転送される。メモリ読み込み動作 メモリ・デバイス２８から情報値が読み込まれると、デ
ータ・プロセッサ２４は複数のアドレス制御および情報
信号を、アドレス・コントローラ２６に与え、複数のデ
ータ制御および情報信号をメモリ・デバイス２８に与え
る。
Ｄゲート４８の第２入力となり、ＡＮＤゲート４８の出
力は、ドライバ回路５１を動作可能にする信号となる。
ドライバ回路５１が動作可能になると、そこに記憶され
ている情報値はデータ・アウト信号を介してデータ・プ
ロセッサ２４に転送される。メモリ読み込み動作 メモリ・デバイス２８から情報値が読み込まれると、デ
ータ・プロセッサ２４は複数のアドレス制御および情報
信号を、アドレス・コントローラ２６に与え、複数のデ
ータ制御および情報信号をメモリ・デバイス２８に与え
る。
【００４１】メモリ読み込み動作中は、アドレス・バン
ク信号は、アドレス・バンク解読論理回路３０に対す
る、コード化された入力信号となる。アドレス・バンク
解読論理回路３０は、アドレス・バンク信号を解読し
て、複数のメモリ・バンクのうち所定の１個を動作可能
にする。この例では、コード化されたアドレス・バンク
信号は、読み込まれる情報値がメモリ・バンク３４に記
憶されていることを示すものとする。そのため、アドレ
ス解読論理回路３０は、高論理値の解読されたアドレス
・アレイ信号を、ＡＮＤゲート３７の第１入力に与え
る。
ク信号は、アドレス・バンク解読論理回路３０に対す
る、コード化された入力信号となる。アドレス・バンク
解読論理回路３０は、アドレス・バンク信号を解読し
て、複数のメモリ・バンクのうち所定の１個を動作可能
にする。この例では、コード化されたアドレス・バンク
信号は、読み込まれる情報値がメモリ・バンク３４に記
憶されていることを示すものとする。そのため、アドレ
ス解読論理回路３０は、高論理値の解読されたアドレス
・アレイ信号を、ＡＮＤゲート３７の第１入力に与え
る。
【００４２】アドレス・ストローブ信号は、ＡＮＤゲー
ト３７の第２入力となり、高論理値であってデータ・プ
ロセッサ２４がメモリ・デバイス２８の一部にアドレス
中であることを示す。ＡＮＤゲート３７の出力であるＡ
ＬＥ信号は、高論理値であり、メモリ・バンク３４のメ
モリ・アクセスが実行されることを示す。ＡＬＥ信号
は、ＡＮＤゲート３６の第１入力と、両ラッチ回路３
９，４２の制御入力とに接続される。
ト３７の第２入力となり、高論理値であってデータ・プ
ロセッサ２４がメモリ・デバイス２８の一部にアドレス
中であることを示す。ＡＮＤゲート３７の出力であるＡ
ＬＥ信号は、高論理値であり、メモリ・バンク３４のメ
モリ・アクセスが実行されることを示す。ＡＬＥ信号
は、ＡＮＤゲート３６の第１入力と、両ラッチ回路３
９，４２の制御入力とに接続される。
【００４３】アドレス・コントローラ２６は、メモリ・
デバイス２８の所定のメモリ記憶場所のアドレスを、ラ
ッチ回路４２の複数の入力に対して、アドレス信号を介
して与える。所定のメモリ記憶場所のアドレスは、ＡＬ
Ｅ信号が論理１値でアサート(assert)されるとラッチ回
路４２に一時的に記憶される。その後、ラッチ回路４２
の内容がデコーダ４４への入力となる。デコーダ４４は
アドレス信号を解読して、メモリ素子４６内のメモリ記
憶場所を動作可能にするが、これはアドレス信号を介し
て転送されたアドレス記憶場所に対応する。
デバイス２８の所定のメモリ記憶場所のアドレスを、ラ
ッチ回路４２の複数の入力に対して、アドレス信号を介
して与える。所定のメモリ記憶場所のアドレスは、ＡＬ
Ｅ信号が論理１値でアサート(assert)されるとラッチ回
路４２に一時的に記憶される。その後、ラッチ回路４２
の内容がデコーダ４４への入力となる。デコーダ４４は
アドレス信号を解読して、メモリ素子４６内のメモリ記
憶場所を動作可能にするが、これはアドレス信号を介し
て転送されたアドレス記憶場所に対応する。
【００４４】Ｒ／反転Ｗ信号は、ラッチ回路３９の入力
となる。Ｒ／反転Ｗ信号は、データ処理システム２２
が、メモリ・デバイス２８内の所定のメモリ記憶場所か
ら情報値を読み込んでいるのか、そこに情報値を書き込
んでいるのかを示す。メモリ記憶場所の読み込み動作中
は、Ｒ／反転Ｗ信号は、ラッチ回路３９と、ＡＮＤゲー
ト３６の第２入力の両方に対して高論理値を与える。
となる。Ｒ／反転Ｗ信号は、データ処理システム２２
が、メモリ・デバイス２８内の所定のメモリ記憶場所か
ら情報値を読み込んでいるのか、そこに情報値を書き込
んでいるのかを示す。メモリ記憶場所の読み込み動作中
は、Ｒ／反転Ｗ信号は、ラッチ回路３９と、ＡＮＤゲー
ト３６の第２入力の両方に対して高論理値を与える。
【００４５】ＡＬＥ信号はメモリ・アクセス動作中は高
論理値となるので、ラッチ回路３９が動作可能になりＲ
／反転Ｗ信号の値を記憶する。ラッチ回路３９は次にＲ
／反転Ｗ信号の値をインバータ３５の入力に与える。
論理値となるので、ラッチ回路３９が動作可能になりＲ
／反転Ｗ信号の値を記憶する。ラッチ回路３９は次にＲ
／反転Ｗ信号の値をインバータ３５の入力に与える。
【００４６】それゆえ、インバータ３５の出力、ＤＩＯ
Ｅ信号は低論理値となる。その結果、ドライバ回路４１
は動作可能にはならず、メモリ素子４６に情報値を送る
ことはない。
Ｅ信号は低論理値となる。その結果、ドライバ回路４１
は動作可能にはならず、メモリ素子４６に情報値を送る
ことはない。
【００４７】Ｒ／反転Ｗ信号はＡＮＤゲート３６の第２
入力にも高論理値を与える。前述のように、ＡＬＥ信号
はＡＮＤゲート３６の第１入力に高論理値を与える。次
にＡＮＤゲート３６は、アクセス遅延回路４３に制御入
力として高論理値を与える。ＡＮＤゲート３６の出力が
高論理値であるとき、アクセス遅延回路４３が動作可能
となり、所定の時間待って、ＤＯＬＥ信号を発生し、図
に示されるような形態でラッチ回路５０を動作可能にす
る。この所定の時間とは、メモリ素子４６が情報値を出
力するために必要な量の時間に相当する。
入力にも高論理値を与える。前述のように、ＡＬＥ信号
はＡＮＤゲート３６の第１入力に高論理値を与える。次
にＡＮＤゲート３６は、アクセス遅延回路４３に制御入
力として高論理値を与える。ＡＮＤゲート３６の出力が
高論理値であるとき、アクセス遅延回路４３が動作可能
となり、所定の時間待って、ＤＯＬＥ信号を発生し、図
に示されるような形態でラッチ回路５０を動作可能にす
る。この所定の時間とは、メモリ素子４６が情報値を出
力するために必要な量の時間に相当する。
【００４８】そのため、読み込み動作中は、ＡＮＤゲー
ト３６の出力は高論理値を有し、次にアクセス遅延回路
４３を動作可能にしてＤＯＬＥ信号を発生させる。ＤＯ
ＬＥ信号が高論理状態を有すると、ラッチ回路５０が動
作可能になり、メモリ素子４６の所定のメモリ記憶場所
から情報値を一時的に記憶する。ラッチ回路５０の内容
が次にドライバ回路５１の複数の入力に転送される。
ト３６の出力は高論理値を有し、次にアクセス遅延回路
４３を動作可能にしてＤＯＬＥ信号を発生させる。ＤＯ
ＬＥ信号が高論理状態を有すると、ラッチ回路５０が動
作可能になり、メモリ素子４６の所定のメモリ記憶場所
から情報値を一時的に記憶する。ラッチ回路５０の内容
が次にドライバ回路５１の複数の入力に転送される。
【００４９】また、情報値がメモリ・デバイス２８から
転送されると、データ・プロセッサ２４は、メモリ・デ
バイス２８に対して複数のデータ制御および情報信号を
与えて、情報値の転送を制御する。このデータ制御信号
は、データ・イン・ストローブ，データ・イン・バンク
・アドレス，データ・アウト・ストローブおよびデータ
・アウト・バンク・アドレス信号によって構成される。
転送されると、データ・プロセッサ２４は、メモリ・デ
バイス２８に対して複数のデータ制御および情報信号を
与えて、情報値の転送を制御する。このデータ制御信号
は、データ・イン・ストローブ，データ・イン・バンク
・アドレス，データ・アウト・ストローブおよびデータ
・アウト・バンク・アドレス信号によって構成される。
【００５０】データ・イン・ストローブ信号はＡＮＤゲ
ート３８の第１入力となり、低論理値であって、データ
・プロセッサ２４がメモリ・デバイス２８の一部を読み
込み中であって、書き込み中ではないことを表す。同様
に、情報値がメモリ・デバイス２８から読み込まれてい
るのであって、そこに書き込まれているのでないとき
は、データ・イン・バンク・アドレス信号はアサートさ
れない。そのため、解読されたデータ・イン・バンク・
アドレス信号は、ＡＮＤゲート３８の第２入力に低論理
値を与える。
ート３８の第１入力となり、低論理値であって、データ
・プロセッサ２４がメモリ・デバイス２８の一部を読み
込み中であって、書き込み中ではないことを表す。同様
に、情報値がメモリ・デバイス２８から読み込まれてい
るのであって、そこに書き込まれているのでないとき
は、データ・イン・バンク・アドレス信号はアサートさ
れない。そのため、解読されたデータ・イン・バンク・
アドレス信号は、ＡＮＤゲート３８の第２入力に低論理
値を与える。
【００５１】データ・イン・ストローブおよび解読され
たデータ・イン・アレイ信号は低論理値であるので、Ａ
ＮＤゲート３８の出力であるＤＩＬＥ信号も低論理値で
ある。そのため、ＤＩＬＥ信号はアサートされず、情報
値はラッチ回路４０に転送されない。
たデータ・イン・アレイ信号は低論理値であるので、Ａ
ＮＤゲート３８の出力であるＤＩＬＥ信号も低論理値で
ある。そのため、ＤＩＬＥ信号はアサートされず、情報
値はラッチ回路４０に転送されない。
【００５２】データ・アウト・ストローブ信号はＡＮＤ
ゲート４８の第１入力となり、高論理値であって、デー
タ・プロセッサ２４がメモリ・デバイス２８の読み込み
動作を実行中であることを表す。
ゲート４８の第１入力となり、高論理値であって、デー
タ・プロセッサ２４がメモリ・デバイス２８の読み込み
動作を実行中であることを表す。
【００５３】データ・アウト・バンク・アドレス信号
は、データ・アウト・バンク・アドレス解読論理回路５
６の入力となる。データ・アウト・バンク・アドレス解
読論理回路５６は、データ・アウト・バンク・アドレス
信号を解読して、複数メモリ・バンクのうちのアクセス
すべき所定の１個を識別する。この場合、コード化され
たデータ・アウト・バンク・アドレス信号は、読み込ま
れる情報値がメモリ・バンク３４内に記憶されているこ
とを表す。そのため、データ・アウト・バンク・アドレ
ス解読論理回路５６は、高論理値をもつ解読されたデー
タ・アウト・バンク・アドレス信号をＡＮＤゲート４８
の第２入力に与える。
は、データ・アウト・バンク・アドレス解読論理回路５
６の入力となる。データ・アウト・バンク・アドレス解
読論理回路５６は、データ・アウト・バンク・アドレス
信号を解読して、複数メモリ・バンクのうちのアクセス
すべき所定の１個を識別する。この場合、コード化され
たデータ・アウト・バンク・アドレス信号は、読み込ま
れる情報値がメモリ・バンク３４内に記憶されているこ
とを表す。そのため、データ・アウト・バンク・アドレ
ス解読論理回路５６は、高論理値をもつ解読されたデー
タ・アウト・バンク・アドレス信号をＡＮＤゲート４８
の第２入力に与える。
【００５４】データ・アウト・ストローブおよび解読さ
れたデータ・アウト・バンク・アドレス信号の両方が高
論理値を有するので、ＡＮＤゲート４８の出力であるＤ
ＯＯＥ信号は高論理値となる。そのため、ドライバ回路
５１は、動作可能となり、その中でラッチ回路５０によ
り転送される情報値をデータ・プロセッサ２８に与え
る。情報値は、データ・アウト信号を介してデータ・プ
ロセッサ２８に転送される。メモリ書き込み動作 同様に情報値をメモリ・デバイス２８のメモリ・バンク
３４に転送し、続いてそこに書き込む場合は、データ・
プロセッサ２４がアドレス・コントローラ２６に複数の
アドレス制御および情報信号を与え、メモリ・デバイス
２８には、複数のデータ制御および情報信号を与える。
れたデータ・アウト・バンク・アドレス信号の両方が高
論理値を有するので、ＡＮＤゲート４８の出力であるＤ
ＯＯＥ信号は高論理値となる。そのため、ドライバ回路
５１は、動作可能となり、その中でラッチ回路５０によ
り転送される情報値をデータ・プロセッサ２８に与え
る。情報値は、データ・アウト信号を介してデータ・プ
ロセッサ２８に転送される。メモリ書き込み動作 同様に情報値をメモリ・デバイス２８のメモリ・バンク
３４に転送し、続いてそこに書き込む場合は、データ・
プロセッサ２４がアドレス・コントローラ２６に複数の
アドレス制御および情報信号を与え、メモリ・デバイス
２８には、複数のデータ制御および情報信号を与える。
【００５５】所定のメモリ記憶場所への書き込み動作中
は、アドレス・バンク信号がアドレス・バンク解読論理
回路３０への入力信号となる。次にこの入力信号が、解
読されたアドレス・バンク信号となり、複数のメモリ・
バンクのうちアクセスどのバンクにアクセスするかを識
別する。この場合、コード化されたアドレス・バンク信
号は、読み込まれる情報値がメモリ・バンク３４に記憶
されていることを示すものとする。アドレス・バンク解
読論理回路３０は次に、高論理値の解読されたアドレス
・バンク信号をＡＮＤゲート３７の第１入力に与える。
は、アドレス・バンク信号がアドレス・バンク解読論理
回路３０への入力信号となる。次にこの入力信号が、解
読されたアドレス・バンク信号となり、複数のメモリ・
バンクのうちアクセスどのバンクにアクセスするかを識
別する。この場合、コード化されたアドレス・バンク信
号は、読み込まれる情報値がメモリ・バンク３４に記憶
されていることを示すものとする。アドレス・バンク解
読論理回路３０は次に、高論理値の解読されたアドレス
・バンク信号をＡＮＤゲート３７の第１入力に与える。
【００５６】アドレス・ストローブはＡＮＤゲート３７
の第２入力となり、高論理値であって、データ・プロセ
ッサ２４がメモリ・デバイス２８にアクセス中であるこ
とを表す。ＡＮＤゲート３７の両入力は高論理値を有し
ているので、ＡＮＤゲート３７の出力であるＡＬＥ信号
も高論理値を有する。ＡＬＥ信号はＡＮＤゲート３６の
第１入力となり、ラッチ回路３９およびラッチ回路４２
の両方の制御入力となる。
の第２入力となり、高論理値であって、データ・プロセ
ッサ２４がメモリ・デバイス２８にアクセス中であるこ
とを表す。ＡＮＤゲート３７の両入力は高論理値を有し
ているので、ＡＮＤゲート３７の出力であるＡＬＥ信号
も高論理値を有する。ＡＬＥ信号はＡＮＤゲート３６の
第１入力となり、ラッチ回路３９およびラッチ回路４２
の両方の制御入力となる。
【００５７】アドレス信号は、所定のメモリ記憶場所の
アドレスをラッチ回路４２に転送する。メモリ記憶場所
のアドレスは、ＡＬＥ信号が高論理値のとき、ラッチ回
路４２に再び転送されそこに一時的に記憶される。
アドレスをラッチ回路４２に転送する。メモリ記憶場所
のアドレスは、ＡＬＥ信号が高論理値のとき、ラッチ回
路４２に再び転送されそこに一時的に記憶される。
【００５８】メモリ素子４６に情報値が書き込まれてい
る動作の間は、Ｒ／反転Ｗ信号は低論理値を有する。メ
モリ・アクセス動作中は、ＡＬＥ信号が高論理値である
ので、ラッチ回路３９が動作可能になり、Ｒ／反転Ｗ信
号の値を記憶する。ラッチ回路３９は次にＲ／反転Ｗ信
号の値をインバータ３５の入力に送る。インバータ３５
の出力であるＤＩＯＥ信号は高論理値を有し、ドライバ
回路４１の制御入力となる。ＤＩＯＥ信号は高論理値で
あるので、ドライバ回路４１は動作可能となり、そこに
記憶されている情報値をメモリ素子４６に転送する。
る動作の間は、Ｒ／反転Ｗ信号は低論理値を有する。メ
モリ・アクセス動作中は、ＡＬＥ信号が高論理値である
ので、ラッチ回路３９が動作可能になり、Ｒ／反転Ｗ信
号の値を記憶する。ラッチ回路３９は次にＲ／反転Ｗ信
号の値をインバータ３５の入力に送る。インバータ３５
の出力であるＤＩＯＥ信号は高論理値を有し、ドライバ
回路４１の制御入力となる。ＤＩＯＥ信号は高論理値で
あるので、ドライバ回路４１は動作可能となり、そこに
記憶されている情報値をメモリ素子４６に転送する。
【００５９】Ｒ／反転Ｗ信号はまた、ＡＮＤゲート３６
の第２入力として低論理値を与える。次にＡＮＤゲート
３６はアクセス遅延回路４３の制御入力としてゼロの論
理値を与える。そのためアクセス遅延回路４３は、ＤＯ
ＬＥ信号を与えることはできずに、書き込み動作中は所
定の時間後にラッチ回路５０を動作可能にすることはな
い。
の第２入力として低論理値を与える。次にＡＮＤゲート
３６はアクセス遅延回路４３の制御入力としてゼロの論
理値を与える。そのためアクセス遅延回路４３は、ＤＯ
ＬＥ信号を与えることはできずに、書き込み動作中は所
定の時間後にラッチ回路５０を動作可能にすることはな
い。
【００６０】メモリ素子４６に書き込まれる情報値は、
データ・イン信号を介してラッチ回路４０に転送され
る。データ・アウト・ストローブ，データ・アウト・バ
ンク・アドレス，データ・イン・ストローブおよびデー
タ・イン・バンク・アドレス信号によって構成されるデ
ータ制御信号により、メモリ・バンク３４が動作可能に
なり情報値はメモリ素子４６に書き込まれる。
データ・イン信号を介してラッチ回路４０に転送され
る。データ・アウト・ストローブ，データ・アウト・バ
ンク・アドレス，データ・イン・ストローブおよびデー
タ・イン・バンク・アドレス信号によって構成されるデ
ータ制御信号により、メモリ・バンク３４が動作可能に
なり情報値はメモリ素子４６に書き込まれる。
【００６１】データ・アウト・ストローブはＡＮＤゲー
ト４８の第１入力となり、低論理値であってデータ・プ
ロセッサ２４がメモリ・デバイス２８に情報値を書き込
み中であることを表す。情報値がメモリ・デバイス２８
に書き込まれるので、データ・アウト・バンク・アドレ
ス信号はアサートされない。そのため、解読されたデー
タ・アウト・バンク・アドレス信号はアサートされず、
低論理値がＡＮＤゲート４８の第２入力として与えられ
る。ＡＮＤゲート４８の出力であるＤＯＯＥ信号は、こ
のとき低論理値であるので、ドライバ回路５１はデータ
・プロセッサ２４に出力信号を送ることはできない。
ト４８の第１入力となり、低論理値であってデータ・プ
ロセッサ２４がメモリ・デバイス２８に情報値を書き込
み中であることを表す。情報値がメモリ・デバイス２８
に書き込まれるので、データ・アウト・バンク・アドレ
ス信号はアサートされない。そのため、解読されたデー
タ・アウト・バンク・アドレス信号はアサートされず、
低論理値がＡＮＤゲート４８の第２入力として与えられ
る。ＡＮＤゲート４８の出力であるＤＯＯＥ信号は、こ
のとき低論理値であるので、ドライバ回路５１はデータ
・プロセッサ２４に出力信号を送ることはできない。
【００６２】データ・イン・ストローブ信号はＡＮＤゲ
ート３８の第１入力となり、高論理値であって、データ
・プロセッサ２４がメモリ・デバイス２８の一部を書き
込み中であることを示す。
ート３８の第１入力となり、高論理値であって、データ
・プロセッサ２４がメモリ・デバイス２８の一部を書き
込み中であることを示す。
【００６３】データ・イン・バンク・アドレス信号は、
データ・イン・バンク・アドレス解読論理回路３２の入
力となる。データ・イン・バンク・アドレス解読論理回
路３２は次に解読されたデータ・イン・アレイ信号を与
えて、複数のメモリ・バンクのうちアクセスすべき所定
のバンクを識別する。この場合コード化されたデータ・
イン・バンク・アドレス信号は、書き込まれる情報がメ
モリ・バンク３４に記憶されていることを表す。そのた
めデータ・イン・バンク・アドレス解読論理回路３２
は、ＡＮＤゲート３８の第２入力に対して、高論理値の
解読されたデータ・イン・バンク・アドレス信号を与え
る。
データ・イン・バンク・アドレス解読論理回路３２の入
力となる。データ・イン・バンク・アドレス解読論理回
路３２は次に解読されたデータ・イン・アレイ信号を与
えて、複数のメモリ・バンクのうちアクセスすべき所定
のバンクを識別する。この場合コード化されたデータ・
イン・バンク・アドレス信号は、書き込まれる情報がメ
モリ・バンク３４に記憶されていることを表す。そのた
めデータ・イン・バンク・アドレス解読論理回路３２
は、ＡＮＤゲート３８の第２入力に対して、高論理値の
解読されたデータ・イン・バンク・アドレス信号を与え
る。
【００６４】その結果、ＡＮＤゲート３８の出力である
ＤＩＬＥ信号は高論理値を有し、ラッチ回路４０が動作
可能になって、メモリ素子４６に書き込まれる情報値を
記憶する。同様に、ＡＮＤゲート３６の出力は高論理値
であるので、ドライバ回路４１が動作可能になり、ラッ
チ回路４０に記憶された情報値をメモリ素子４６に書き
込む。
ＤＩＬＥ信号は高論理値を有し、ラッチ回路４０が動作
可能になって、メモリ素子４６に書き込まれる情報値を
記憶する。同様に、ＡＮＤゲート３６の出力は高論理値
であるので、ドライバ回路４１が動作可能になり、ラッ
チ回路４０に記憶された情報値をメモリ素子４６に書き
込む。
【００６５】ＤＩＬＥ信号とＤＩＯＥ信号とがそれぞれ
高論理値であるとき、ラッチ回路４０は情報値を記憶
し、ドライバ回路４１がその情報値をメモリ素子４６内
の対応する記憶場所に転送する。ラッチ回路４０に記憶
された情報値は次にドライバ回路４１により、データ処
理システム２２により決定されたメモリ素子４６内のア
ドレス記憶場所に書き込まれる。タイミングの例 データ処理システム２２のタイミング例を図５に示す。
データ処理システム２２の使用者は、「Ａ」とラベルの
ついた情報値をメモリ・デバイス２８から読み込むとい
う第１命令を実行するものとする。情報値Ａは、メモリ
・バンク３４に記憶されている。「Ｂ」とラベルのつい
た情報値をメモリ・デバイス２８に書き込むという第２
命令がデータ処理システム２２により実行される。情報
値Ｂは、メモリ・バンク５２に記憶されている。データ
処理システム２２は、引続き複数の命令を実行して、複
数のメモリ・アクセス機能をそれぞれ実行してもよい。
たとえば、データ処理システム２２は「Ｃ」とラベルの
ついた情報値をメモリ・デバイス２８から読み込むこと
を要求することができる。既知のデータ処理システム１
０では、情報値Ａにアクセスして、複数のランダム・ア
クセス・メモリの第１メモリからそれを検索してからで
なければ、システムは情報値Ｂを複数のランダム・アク
セス・メモリの第２メモリからアクセスすることはでき
ない。しかしデータ処理システム２２では、システム
は、情報値Ａの読み込み命令の実行を開始してすぐに、
情報値Ｂの書き込み命令の実行を開始する。これは、メ
モリ・バンクのアレイを独立して制御し、タイミングを
重複させた結果である。
高論理値であるとき、ラッチ回路４０は情報値を記憶
し、ドライバ回路４１がその情報値をメモリ素子４６内
の対応する記憶場所に転送する。ラッチ回路４０に記憶
された情報値は次にドライバ回路４１により、データ処
理システム２２により決定されたメモリ素子４６内のア
ドレス記憶場所に書き込まれる。タイミングの例 データ処理システム２２のタイミング例を図５に示す。
データ処理システム２２の使用者は、「Ａ」とラベルの
ついた情報値をメモリ・デバイス２８から読み込むとい
う第１命令を実行するものとする。情報値Ａは、メモリ
・バンク３４に記憶されている。「Ｂ」とラベルのつい
た情報値をメモリ・デバイス２８に書き込むという第２
命令がデータ処理システム２２により実行される。情報
値Ｂは、メモリ・バンク５２に記憶されている。データ
処理システム２２は、引続き複数の命令を実行して、複
数のメモリ・アクセス機能をそれぞれ実行してもよい。
たとえば、データ処理システム２２は「Ｃ」とラベルの
ついた情報値をメモリ・デバイス２８から読み込むこと
を要求することができる。既知のデータ処理システム１
０では、情報値Ａにアクセスして、複数のランダム・ア
クセス・メモリの第１メモリからそれを検索してからで
なければ、システムは情報値Ｂを複数のランダム・アク
セス・メモリの第２メモリからアクセスすることはでき
ない。しかしデータ処理システム２２では、システム
は、情報値Ａの読み込み命令の実行を開始してすぐに、
情報値Ｂの書き込み命令の実行を開始する。これは、メ
モリ・バンクのアレイを独立して制御し、タイミングを
重複させた結果である。
【００６６】図５に示されるクロック信号は、データ処
理システム２２内のデータ・プロセッサ２４の動作周波
数を表すものとする。データ処理システム２２が情報値
Ａを読み込むと、命令が実行され適切な情報および制御
信号が与えられる。この適切な情報および制御信号はア
ドレス・ポートから入力される。そのため第１クロック
・サイクルでは、情報Ａの読み込み動作に関する情報お
よび制御信号が与えらえる。第２クロック・サイクルで
は、メモリ・デバイス２８がこの情報および制御信号の
処理を開始して、メモリ・バンク３４で読み込み動作を
実行する。情報および制御信号の処理の第１段階は、図
４に示される複数のラッチ回路４０，４２，５０に、そ
れぞれ適当な信号値を書き込むことである。このあと制
御および情報信号を転送するために用いられる導体は、
別のメモリ・アクセス動作のための別の組の情報および
制御信号を転送することができる。
理システム２２内のデータ・プロセッサ２４の動作周波
数を表すものとする。データ処理システム２２が情報値
Ａを読み込むと、命令が実行され適切な情報および制御
信号が与えられる。この適切な情報および制御信号はア
ドレス・ポートから入力される。そのため第１クロック
・サイクルでは、情報Ａの読み込み動作に関する情報お
よび制御信号が与えらえる。第２クロック・サイクルで
は、メモリ・デバイス２８がこの情報および制御信号の
処理を開始して、メモリ・バンク３４で読み込み動作を
実行する。情報および制御信号の処理の第１段階は、図
４に示される複数のラッチ回路４０，４２，５０に、そ
れぞれ適当な信号値を書き込むことである。このあと制
御および情報信号を転送するために用いられる導体は、
別のメモリ・アクセス動作のための別の組の情報および
制御信号を転送することができる。
【００６７】所定数のクロック・サイクル後、情報値Ａ
を読み込むために必要な情報および制御信号の処理が完
全に実行され、情報値Ａがデータ・アウト・ポートに提
示される。
を読み込むために必要な情報および制御信号の処理が完
全に実行され、情報値Ａがデータ・アウト・ポートに提
示される。
【００６８】情報値Ａの読み込み動作が実行されている
間に、メモリ・バンク５２に対する情報値Ｂの書き込み
動作が平行に実行される。第１クロック・サイクル中
に、情報値Ａの読み込みに関する情報および制御信号
は、アドレス・ポートにより与えられ、システム２２
は、データ・イン・ポートに情報値Ｂも与える。第２ク
ロック・サイクルで、メモリ・デバイス２８が情報値Ａ
の読み込み動作に関する情報および制御信号の処理を開
始すると、データ処理システム２２は、アドレス・ポー
トに情報値Ｂの書き込み動作に関する情報および制御信
号を与える。第３クロック・サイクルで、システム２２
は、メモリ・バンク５２への書き込み動作を行うために
必要な情報および制御信号の処理を開始する。ここで
も、情報の処理の第１段階は、メモリ・バンク５２に関
する複数のラッチ回路（図示せず）に適当な信号値を記
憶させることである。
間に、メモリ・バンク５２に対する情報値Ｂの書き込み
動作が平行に実行される。第１クロック・サイクル中
に、情報値Ａの読み込みに関する情報および制御信号
は、アドレス・ポートにより与えられ、システム２２
は、データ・イン・ポートに情報値Ｂも与える。第２ク
ロック・サイクルで、メモリ・デバイス２８が情報値Ａ
の読み込み動作に関する情報および制御信号の処理を開
始すると、データ処理システム２２は、アドレス・ポー
トに情報値Ｂの書き込み動作に関する情報および制御信
号を与える。第３クロック・サイクルで、システム２２
は、メモリ・バンク５２への書き込み動作を行うために
必要な情報および制御信号の処理を開始する。ここで
も、情報の処理の第１段階は、メモリ・バンク５２に関
する複数のラッチ回路（図示せず）に適当な信号値を記
憶させることである。
【００６９】情報値Ａが読み込まれ、情報値Ｂが書き込
まれている間に、メモリ・バンク（図示せず）から情報
値Ｃを読み込む動作が平行して実行される。データ処理
システム２２が情報値Ｃを読み込むと、命令が実行さ
れ、適切な情報および制御信号がアドレス・ポートを介
して与えられる。そのため第３クロック・サイクルで
は、情報Ｃの読み込み動作に関する情報および制御信号
がアドレス・ポートに与えられる。第４クロック・サイ
クルでは、メモリ・デバイス２８がメモリ・バンク（図
示せず）での読み込み動作を実行するための情報および
制御信号の処理を開始する。情報および制御信号の処理
の第１段階は、図４に示される複数のラッチ回路４０，
４２，５０にそれぞれの適当な信号値を書き込むことで
ある。ここでも、情報および制御信号を転送するために
用いられる導体は、別のメモリ・アクセス動作に関す
る、別の組の情報および制御信号を自由に転送すること
ができる。
まれている間に、メモリ・バンク（図示せず）から情報
値Ｃを読み込む動作が平行して実行される。データ処理
システム２２が情報値Ｃを読み込むと、命令が実行さ
れ、適切な情報および制御信号がアドレス・ポートを介
して与えられる。そのため第３クロック・サイクルで
は、情報Ｃの読み込み動作に関する情報および制御信号
がアドレス・ポートに与えられる。第４クロック・サイ
クルでは、メモリ・デバイス２８がメモリ・バンク（図
示せず）での読み込み動作を実行するための情報および
制御信号の処理を開始する。情報および制御信号の処理
の第１段階は、図４に示される複数のラッチ回路４０，
４２，５０にそれぞれの適当な信号値を書き込むことで
ある。ここでも、情報および制御信号を転送するために
用いられる導体は、別のメモリ・アクセス動作に関す
る、別の組の情報および制御信号を自由に転送すること
ができる。
【００７０】所定数のクロック・サイクルの後で、情報
値Ｃを読み込むために必要な情報および制御信号の処理
が完全に実行され、情報値Ｃがデータ・アウト・ポート
に提示される。
値Ｃを読み込むために必要な情報および制御信号の処理
が完全に実行され、情報値Ｃがデータ・アウト・ポート
に提示される。
【００７１】複数のメモリ・バンクのそれぞれに関連す
る、４０，４２，５０などの複数のラッチ回路を利用す
ることにより、同一のメモリ・デバイスからなる異なる
メモリ・アレイのいくつかの読み込みまたは書き込み動
作が、データ処理システム２２により平行して処理され
る。複数のラッチ回路が、複数のメモリ・バンクのそれ
ぞれに、メモリ・アクセス動作を完了するために必要な
情報を効果的に記憶させ、それによって複数のメモリ・
バンクのそれぞれが他のメモリ・バンクとは独立して機
能することができる。そのため、データ・プロセッサ２
４，アドレス・コントローラ２６およびメモリ・デバイ
ス２８間に接続された複数の導体が、前回のメモリ・ア
クセスが完全に実行されないうちに、現在実行中のメモ
リ・アクセス動作に関する信号を転送する。
る、４０，４２，５０などの複数のラッチ回路を利用す
ることにより、同一のメモリ・デバイスからなる異なる
メモリ・アレイのいくつかの読み込みまたは書き込み動
作が、データ処理システム２２により平行して処理され
る。複数のラッチ回路が、複数のメモリ・バンクのそれ
ぞれに、メモリ・アクセス動作を完了するために必要な
情報を効果的に記憶させ、それによって複数のメモリ・
バンクのそれぞれが他のメモリ・バンクとは独立して機
能することができる。そのため、データ・プロセッサ２
４，アドレス・コントローラ２６およびメモリ・デバイ
ス２８間に接続された複数の導体が、前回のメモリ・ア
クセスが完全に実行されないうちに、現在実行中のメモ
リ・アクセス動作に関する信号を転送する。
【００７２】時間重複メモリ・アクセスをもつランダム
・アクセス・メモリにより、データ処理システム２２は
一定の時間内により多くのメモリ・アクセス動作を実行
することができる。メモリ・デバイス２８は、各クロッ
ク・サイクルの開始時に新しいメモリ・アクセス動作の
処理を開始することができるので、一定の時間内により
多くのメモリ・アクセス動作が開始され、終了する。前
述のように、データ処理システムが複数の周辺メモリ・
デバイスに、はさみ込みのアクセスを行うと、第１周辺
メモリ・デバイスの第１アドレスがアクセスされ、次に
第２周辺メモリ・デバイスの第１アドレスが平行してア
クセスされる。同様に、第１および第２デバイスが第１
および第２メモリ・アクセス動作をそれぞれ処理してい
る間に、複数の他のメモリ・デバイスにアクセスするこ
とができる。メモリ・アクセス動作中は、ランダム・ア
クセス・メモリが、周辺メモリ・デバイスのうち１台ま
たはすべてのデバイスの複数のメモリ・アクセス動作
を、平行して処理する。
・アクセス・メモリにより、データ処理システム２２は
一定の時間内により多くのメモリ・アクセス動作を実行
することができる。メモリ・デバイス２８は、各クロッ
ク・サイクルの開始時に新しいメモリ・アクセス動作の
処理を開始することができるので、一定の時間内により
多くのメモリ・アクセス動作が開始され、終了する。前
述のように、データ処理システムが複数の周辺メモリ・
デバイスに、はさみ込みのアクセスを行うと、第１周辺
メモリ・デバイスの第１アドレスがアクセスされ、次に
第２周辺メモリ・デバイスの第１アドレスが平行してア
クセスされる。同様に、第１および第２デバイスが第１
および第２メモリ・アクセス動作をそれぞれ処理してい
る間に、複数の他のメモリ・デバイスにアクセスするこ
とができる。メモリ・アクセス動作中は、ランダム・ア
クセス・メモリが、周辺メモリ・デバイスのうち１台ま
たはすべてのデバイスの複数のメモリ・アクセス動作
を、平行して処理する。
【００７３】データ処理システム２２では、はさみ込み
メモリ・アクセスを行うにはメモリ・デバイス２８が特
に有用である。複数のラッチ回路４０，４２，５０は、
第１メモリ・アクセスのデータおよびアドレス情報値を
記憶するための手段となる。第１メモリ・アクセスが実
行されているとき、複数のアドレス，アドレス制御，デ
ータ・アウト制御，データ・アウト，データ・イン制御
およびデータ・イン信号が、第２メモリ・アクセスの実
行を開始することができる。データ処理システム２２で
は、複数のメモリ・アクセスを平行して実行することが
できる。複数のはさみ込まれたメモリ・アクセスを実行
するために必要なアドレス解読動作は、アドレス・コン
トローラ２６により制御される。
メモリ・アクセスを行うにはメモリ・デバイス２８が特
に有用である。複数のラッチ回路４０，４２，５０は、
第１メモリ・アクセスのデータおよびアドレス情報値を
記憶するための手段となる。第１メモリ・アクセスが実
行されているとき、複数のアドレス，アドレス制御，デ
ータ・アウト制御，データ・アウト，データ・イン制御
およびデータ・イン信号が、第２メモリ・アクセスの実
行を開始することができる。データ処理システム２２で
は、複数のメモリ・アクセスを平行して実行することが
できる。複数のはさみ込まれたメモリ・アクセスを実行
するために必要なアドレス解読動作は、アドレス・コン
トローラ２６により制御される。
【００７４】以上、時間重複メモリ・アクセスを持つラ
ンダム・アクセス・メモリを有するデータ処理システム
が提供された。このランダム・アクセス・メモリは、複
数のメモリ・アレイから構成され、メモリ・アレイはそ
れぞれメモリ動作に関する第１情報値を記憶するための
複数のラッチ回路を有している。このため、第１メモリ
動作に関する第１情報および制御信号が適切な複数のラ
ッチ回路に記憶された後、導体は第２メモリ動作に関す
る第２情報信号を転送する。データ・プロセッサ２４内
で、あるメモリ・アクセス動作が開始されても、メモリ
・デバイス２８内で１個以上のメモリ・アクセス動作も
平行して実行することができる。
ンダム・アクセス・メモリを有するデータ処理システム
が提供された。このランダム・アクセス・メモリは、複
数のメモリ・アレイから構成され、メモリ・アレイはそ
れぞれメモリ動作に関する第１情報値を記憶するための
複数のラッチ回路を有している。このため、第１メモリ
動作に関する第１情報および制御信号が適切な複数のラ
ッチ回路に記憶された後、導体は第２メモリ動作に関す
る第２情報信号を転送する。データ・プロセッサ２４内
で、あるメモリ・アクセス動作が開始されても、メモリ
・デバイス２８内で１個以上のメモリ・アクセス動作も
平行して実行することができる。
【００７５】ここで解説された時間重複メモリ・アクセ
スを行うランダム・アクセス・メモリにより、周辺メモ
リ・デバイスの動作と、データ処理システムの動作との
間の待ち時間を短縮するための効果的で独自の解決法が
提供されたことが理解いただけたであろう。データ処理
システムに関連するメモリ・デバイスでメモリ動作を平
行して実行することにより、データ処理システムの効率
が著しく向上する。メモリ・デバイスにメモリ・アクセ
ス動作を平行に実行させるために用いられる回路構成は
大きな回路面積を占めることはなく、そのために半導体
デバイス上に実現するにも比較的コストが安い。
スを行うランダム・アクセス・メモリにより、周辺メモ
リ・デバイスの動作と、データ処理システムの動作との
間の待ち時間を短縮するための効果的で独自の解決法が
提供されたことが理解いただけたであろう。データ処理
システムに関連するメモリ・デバイスでメモリ動作を平
行して実行することにより、データ処理システムの効率
が著しく向上する。メモリ・デバイスにメモリ・アクセ
ス動作を平行に実行させるために用いられる回路構成は
大きな回路面積を占めることはなく、そのために半導体
デバイス上に実現するにも比較的コストが安い。
【００７６】以上、時間重複メモリ・アクセスを有する
ランダム・アクセス・メモリのあるデータ・プロセッサ
が提供されたことは明かである。ここで解説された発明
の実施例は、単に例のために挙げたに過ぎない。ここで
解説された機能を実行するためには、他の多くの実施例
が存在する。たとえば、データ処理システム２２内に、
さまざまな標準の論理回路構成を用いて、データ・プロ
セッサ２４とアドレス・コントローラ２６の両方を実現
することもできる。
ランダム・アクセス・メモリのあるデータ・プロセッサ
が提供されたことは明かである。ここで解説された発明
の実施例は、単に例のために挙げたに過ぎない。ここで
解説された機能を実行するためには、他の多くの実施例
が存在する。たとえば、データ処理システム２２内に、
さまざまな標準の論理回路構成を用いて、データ・プロ
セッサ２４とアドレス・コントローラ２６の両方を実現
することもできる。
【００７７】さらにメモリ・デバイス２８の構成は、い
ろいろな方法で改変することができる。たとえば、アド
レス・バンク解読論理回路３０，データ・イン・バンク
・アドレス解読論理回路３２およびデータ・アウト・バ
ンク・アドレス解読論理回路５６は、解読機能をもつ回
路であればどのような形態の標準論理回路構成にも実現
することができる。メモリ・デバイス２８を構成するの
に３４，５２のようなメモリ・バンクをいくつ用いても
よい。ここで解説された機能は複数のメモリ・バンクで
充分に動作することができるが、メモリ・バンクの数の
費用効果はシステムの使用者が決めるべきことである。
ここで解説された発明はまた、複数のラッチ回路を実現
する方法で改変することもできる。さらに、多数の標準
論理の実施例を用いることもできる。同様に、ＡＮＤゲ
ート３６，ＡＮＤゲート３７，ＡＮＤゲート４８などの
ランダム論理回路構成を別の形態または論理ゲートとし
て実現することもできる。同様にデコーダ４４は、情報
値を解読する機能を持ち、データ処理システム２２の使
用者により最も効率的であると判定される方法で実現し
てもよい。メモリ素子４６は、任意のメモリ・デバイス
として実現することもできる。たとえば、メモリ素子４
６をＲＯＭ（リード・オンリ・メモリ），ＲＡＭ（ラン
ダム・アクセス・メモリ）またはＤＲＡＭ（ダイナミッ
クＲＡＭ）として実現することができる。
ろいろな方法で改変することができる。たとえば、アド
レス・バンク解読論理回路３０，データ・イン・バンク
・アドレス解読論理回路３２およびデータ・アウト・バ
ンク・アドレス解読論理回路５６は、解読機能をもつ回
路であればどのような形態の標準論理回路構成にも実現
することができる。メモリ・デバイス２８を構成するの
に３４，５２のようなメモリ・バンクをいくつ用いても
よい。ここで解説された機能は複数のメモリ・バンクで
充分に動作することができるが、メモリ・バンクの数の
費用効果はシステムの使用者が決めるべきことである。
ここで解説された発明はまた、複数のラッチ回路を実現
する方法で改変することもできる。さらに、多数の標準
論理の実施例を用いることもできる。同様に、ＡＮＤゲ
ート３６，ＡＮＤゲート３７，ＡＮＤゲート４８などの
ランダム論理回路構成を別の形態または論理ゲートとし
て実現することもできる。同様にデコーダ４４は、情報
値を解読する機能を持ち、データ処理システム２２の使
用者により最も効率的であると判定される方法で実現し
てもよい。メモリ素子４６は、任意のメモリ・デバイス
として実現することもできる。たとえば、メモリ素子４
６をＲＯＭ（リード・オンリ・メモリ），ＲＡＭ（ラン
ダム・アクセス・メモリ）またはＤＲＡＭ（ダイナミッ
クＲＡＭ）として実現することができる。
【００７８】ここで解説されたメモリ・デバイスは、メ
モリ動作を平行して実行するランダム・アクセス・メモ
リを実現するための、汎用性があり効率的な回路とその
方法とを提供する。このメモリ・デバイスは、データ処
理システムの設計者により決定される、さまざまな論理
回路内に実現することができる。しかし、このメモリ・
デバイスは、どのようなシステムで実現されてもその性
能と効率とを増大させるだろう。
モリ動作を平行して実行するランダム・アクセス・メモ
リを実現するための、汎用性があり効率的な回路とその
方法とを提供する。このメモリ・デバイスは、データ処
理システムの設計者により決定される、さまざまな論理
回路内に実現することができる。しかし、このメモリ・
デバイスは、どのようなシステムで実現されてもその性
能と効率とを増大させるだろう。
【００７９】本発明の原理を解説してきたが、当業者で
あればこの解説が例として行われただけであって、本発
明の範囲を制限するものでないことは明確にご理解いた
だけよう。従って、添付の請求項は、本発明の精神と範
囲に入るすべての本発明の修正案を包含するものであ
る。
あればこの解説が例として行われただけであって、本発
明の範囲を制限するものでないことは明確にご理解いた
だけよう。従って、添付の請求項は、本発明の精神と範
囲に入るすべての本発明の修正案を包含するものであ
る。
【図１】複数のランダムにアクセスされるメモリ部分を
有する既知のデータ処理システムを、ブロック図の形態
で示したものである。
有する既知のデータ処理システムを、ブロック図の形態
で示したものである。
【図２】図１のデータ処理システムのある実施例のメモ
リ・アクセスの通常のタイミング図を、タイミング図の
形態で示したものである。
リ・アクセスの通常のタイミング図を、タイミング図の
形態で示したものである。
【図３】本発明によるランダムにアクセス可能なメモリ
を有するデータ処理システムを、ブロック図の形態で示
したものである。
を有するデータ処理システムを、ブロック図の形態で示
したものである。
【図４】図３に示されるメモリ・デバイスを、部分的な
ブロック図の形態で示したものである。
ブロック図の形態で示したものである。
【図５】図３のシステムのタイミング図を、タイミング
図に示したものである。
図に示したものである。
２８ メモリ・デバイス
３０，３２，５６ メモリ・バンク解読論理回路
３４，５２ メモリ・バンク
３５ インバータ
３６，３７，３８，４８ ＡＮＤゲート
３９，４０，４２，５０ ラッチ回路
４１，５１ ドライバ回路
４３ アクセス遅延回路
フロントページの続き
(72)発明者 マイケル・シ−・シェバノウ
アメリカ合衆国テキサス州オースチン、
ジョリービル・ロードナンバー602・
12148
(72)発明者 ミッシェル・ケー・アルサップ
アメリカ合衆国テキサス州ドリッピン
グ・スプリングス、スパニッシュ・オー
ク4007
(72)発明者 ハンター・エル・スケールス
アメリカ合衆国テキサス州オースチン、
ウイング・ロード4907
(72)発明者 ジョージ・ピー・ホークストラ
アメリカ合衆国テキサス州オースチン、
スパイスウッド・スプリングス・ロード
ナンバー190・4711
(56)参考文献 特開 昭64−62894（ＪＰ，Ａ)
特開 昭61−148692（ＪＰ，Ａ)
特開 平１−286056（ＪＰ，Ａ)
特開 昭64−21786（ＪＰ，Ａ)
特開 昭64−35794（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/00
G11C 7/00
G06F 12/00
Claims (2)
- 【請求項１】 集積回路であって：アドレスバンク信号
をデコードして、複数のバンクイネーブル信号のうち第
１バンクイネーブル信号を供給するアドレスバンクデコ
ーダであり、アドレスバンク信号を受信する入力と、そ
れぞれが対応するバンクイネーブル信号を供給する複数
の出力とを有するアドレスバンクデコーダ； 入力データバンク信号をデコードして、複数の入力イネ
ーブル信号のうち第１入力イネーブル信号を供給する入
力データデコーダであり、入力データバンク信号を受信
する入力と、それぞれが対応する入力イネーブル信号を
供給する複数の出力とを有する入力データデコーダ； 出力データバンク信号をデコードして、複数の出力イネ
ーブル信号のうち第１出力イネーブル信号を供給する出
力データデコーダであり、出力データバンク信号を受信
する入力と、それぞれが対応する出力イネーブル信号を
供給する複数の出力とを有する出力データデコーダ；並
びに 各々が平行してアクセス可能である複数のメモリバン
ク； から成る集積回路であって、 前記複数のメモリバンクの各々が、 第１イネーブル信号に応答して、第１アドレス値を選択
的にストアする第１ラッチ； 第２イネーブル信号に応答して、第１データ値を選択的
にストアする第２ラッチ； 第３イネーブル信号に応答して、第２データ値を選択的
にストアする第３ラッチ； 第４イネーブル信号に応答して、第１制御値を選択的に
ストアする第４ラッチ； 前記複数のバンクイネーブル信号のうち対応する信号が
所定の論理状態にあるときに、第１イネーブル信号、第
２イネーブル信号、第３イネーブル信号および第４イネ
ーブル信号を選択的にアサートする論理手段であり、第
１ラッチ、第２ラッチ、第３ラッチおよび第４ラッチの
各々に結合された論理手段； 第１ラッチ、第２ラッチ、第３ラッチおよび第４ラッチ
の各々に結合された、デジタル情報値を選択的に通信す
るメモリ記憶素子のアレイ； から成り、 第１アドレス値、第１制御値、および第１、第２データ
値のうち１つのデータ値をラッチングすることに続い
て、第１のメモリバンクが第１のデータ通信動作を実行
し、 第２アドレス値、第２制御値、および第３データ値をラ
ッチングすることに続いて、第２のメモリバンクが第２
のデータ通信動作を実行し、第２のデータ通信動作が前
記第１のデータ通信動作と平行して起こる； ことを特徴とする集積回路。 - 【請求項２】 集積回路内のメモリにアクセスする方法
であって： 第１メモリ動作を実行するための第１命令を受信する段
階であり、該第１命令は第１メモリ位置を指定するとこ
ろの段階； 第１命令をデコードして、複数のメモリバンクのうち第
１メモリ動作の実行中にアクセスすべき第１メモリバン
クを指定する段階； 前記第１メモリバンク内の第１ラッチ回路内に第１アド
レス値をストアする段階であり、該第１アドレス値が前
記第１メモリバンク内の第１メモリ位置に対応するとこ
ろの段階； 前記第１メモリバンク内の第２ラッチ回路内に第１制御
値をストアする段階であり、該第１制御値が、読み出し
メモリ動作および書き込みメモリ動作のうち実行すべき
メモリ動作のタイプを指定するところの段階； 第２メモリ動作を実行するための第２命令を受信する段
階であり、該第２命令はアクセスすべき第２メモリ位置
を指定するところの段階； 第２命令をデコードして、複数のメモリバンクのうち第
２メモリ動作の実行中にアクセスすべき第２メモリバン
クを指定する段階； 前記第２メモリバンク内の第１ラッチ回路内に第２アド
レス値をストアする段階であり、該第２アドレス値が前
記第２メモリバンク内の第２メモリ位置に対応するとこ
ろの段階； 前記第２メモリバンク内の第２ラッチ回路内に第２制御
値をストアする段階であり、該第２制御値が、実行すべ
きメモリ動作の前記タイプを指定するところの段階；並
びに 前記第１メモリバンク内での第１メモリ動作と、前記第
２メモリバンク内での第２メモリ動作を平行して実行す
る段階； から成る方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US702880 | 1985-02-19 | ||
| US70288091A | 1991-05-20 | 1991-05-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05205477A JPH05205477A (ja) | 1993-08-13 |
| JP3532932B2 true JP3532932B2 (ja) | 2004-05-31 |
Family
ID=24822972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15120292A Expired - Lifetime JP3532932B2 (ja) | 1991-05-20 | 1992-05-20 | 時間重複メモリ・アクセスを有するランダムにアクセス可能なメモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5367494A (ja) |
| JP (1) | JP3532932B2 (ja) |
Families Citing this family (35)
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| US7187572B2 (en) * | 2002-06-28 | 2007-03-06 | Rambus Inc. | Early read after write operation memory device, system and method |
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| US5479641A (en) * | 1993-03-24 | 1995-12-26 | Intel Corporation | Method and apparatus for overlapped timing of cache operations including reading and writing with parity checking |
| US5829007A (en) | 1993-06-24 | 1998-10-27 | Discovision Associates | Technique for implementing a swing buffer in a memory array |
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| US5150330A (en) * | 1990-01-24 | 1992-09-22 | Vlsi Technology, Inc. | Interblock dispersed-word memory architecture |
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-
1992
- 1992-05-20 JP JP15120292A patent/JP3532932B2/ja not_active Expired - Lifetime
-
1993
- 1993-08-31 US US08/113,632 patent/US5367494A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05205477A (ja) | 1993-08-13 |
| US5367494A (en) | 1994-11-22 |
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