JPH05174574A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵとのアクセス競合を避けてＤＲＡＭの
リフレッシュを行ない、ＣＰＵの無駄な時間を費やすこ
となく、ＤＲＡＭをアクセスする。 【構成】 ＣＰＵ１がＲＯＭチップセレクト信号19でＲ
ＯＭ３をアクセスしている期間に、ＤＲＡＭ７のリフレ
ッシュ(記憶保持動作)を行なうように、リフレッシュ要
求信号10、上記ＲＯＭチップセレクト信号19によりラッ
チ動作が制御されるフリップフロップ15〜17、オア回路
18及び調停回路13により、ＤＲＡＭ制御信号生成回路６
を制御してＤＲＡＭ７をリフレッシュする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は中央演算処理装置(以
下、ＣＰＵという）を用いたシステムのメモリ制御装置
に関する。

【０００２】

【従来の技術】近年、メモリの大容量化とともに、小型
化、コストの面で利点のあるダイナミックランダムアク
セスメモリ(以下、ＤＲＡＭという)がさまざまな分野で
利用されるようになってきた。このＤＲＡＭは、データ
の記憶を一時的に保持するために、一定周期で記憶保持
動作(リフレッシュ)を行なわねばならず、又、いろいろ
な動作サイクルに対応するため複雑な制御装置が必要に
なっている。

【０００３】従来、ＤＲＡＭの制御装置としては、リフ
レッシュを行なう時期を決めるリフレッシュタイマー
と、ＣＰＵとのアクセス競合を制御する調停回路、及び
データの読み書き等のタイミングを制御するための信号
を生成するＤＲＡＭ制御信号生成回路等により構成され
ることが知られている。

【０００４】ここで、従来のＤＲＡＭ制御装置の構成例
を図３に示す。図中、１はＣＰＵ、２はアドレスデコー
ダ、３はプログラムを格納するリードオンリーメモリ
(以下、ＲＯＭという)、４はＤＲＡＭ７へのアドレスを
時間割で与えるためのアドレスマルチプレクサー、５は
リフレッシュを行なう時期を決めるリフレッシュタイマ
ー、６はＤＲＡＭの読み書き等のタイミングを制御する
ための信号12を生成するＤＲＡＭ制御信号生成回路、７
はデータを一時的に記憶するＤＲＡＭ、８はＣＰＵ１の
アドレスバス、９はＣＰＵ１のデータバス、10はリフレ
ッシュの時期を知らせるリフレッシュ要求信号、11はＣ
ＰＵ１からＤＲＡＭ７へのアクセス要求を示すＣＰＵア
クセス要求信号、12はＤＲＡＭ制御信号、13はリフレッ
シュ要求信号10とＣＰＵアクセス要求信号11との調停を
する調停回路、14は該調停回路13からの調停出力であ
る。

【０００５】次に、上記構成のＤＲＡＭ制御装置の動作
を図４で示したタイミングチャートを参照しながら、説
明する。ＣＰＵ１がアドレスバス８にＤＲＡＭアドレス
を出力し、アドレスコーダ２によりＲＯＭチップセレク
ト信号19を出力し、アドレスデコードを行なう。この時
ＤＲＡＭ７が選択され、ＣＰＵアクセス要求信号11が調
停回路13に入力されると、リフレッシュタイマー５から
のリフレッシュ要求信号10によりＤＲＡＭ７がリフレッ
シュ中であるかどうかを調停回路13が判定し、もしリフ
レッシュ中なら(図４の調停出力14がリフレッシュ)、リ
フレッシュが終了するまで待った後(ｔ₁経過後)、ＤＲ
ＡＭ７へのＣＰＵアクセスを調停回路13は許可する(Ａ
点)。ＤＲＡＭ７がリフレッシュ中でないなら(図４の調
停出力14が無記載)、ＤＲＡＭ７へのＣＰＵアクセスを
調停回路13は許可する(Ｂ点)。リフレッシュ要求信号10
とＣＰＵアクセス信号11が同時に調停回路13に入力され
た場合には、リフレッシュ要求信号10が優先され、リフ
レッシュ動作が行われる(Ｃ点)。このようにして、ＤＲ
ＡＭのアクセスの制御が行われる。

【０００６】

【発明が解決しようとする課題】しかしながら上記従来
の構成では、ＤＲＡＭが選択された場合にリフレッシュ
が行なわれている最中であると、ＣＰＵはＤＲＡＭの読
み書きはできず、リフレッシュが終るまで待たねばなら
ないので、システム全体の性能が悪くなるという問題点
を有していた。

【０００７】本発明の目的は、ＣＰＵとのアクセス競合
を避けて、ＤＲＡＭのリフレッシュを行なうことによ
り、ＣＰＵが無駄な時間を費やすことなくＤＲＡＭにア
クセスできるメモリ制御装置を提供することである。

【０００８】

【課題を解決するための手段】本発明は上記問題点を解
決するため、ＣＰＵがＲＯＭにアクセスしている期間に
ＤＲＡＭのリフレッシュを行なう手段を備える。

【０００９】

【作用】本発明は上記の構成により、ＣＰＵとのアクセ
ス競合を避けて、ＤＲＡＭのリフレッシュを行なうこと
ができるので、ＣＰＵが無駄な時間を費やすことなくＤ
ＲＡＭにアクセスできる。

【００１０】

【実施例】図１は本発明の一実施例の構成を示すブロッ
ク図、図２は図１の動作説明用のタイミングチャートで
ある。図１において前記図３と同じ回路等については同
じ番号を付し説明を省略する。

【００１１】本実施例図において、ＣＰＵ１がＲＯＭ３
にアクセスしている期間にＤＲＡＭ７のリフレッシュを
行なう手段として、以下の各回路で構成される。図中15
は、リフレッシュタイマー５からのリフレッシュ要求信
号10をラッチするためのフリップフロップ、16はフリッ
プフロップ15でラッチしたリフレッシュ要求信号10をＲ
ＯＭチップセレクト信号19でラッチするフリップフロッ
プ、17はフリップフロップ15でラッチしたリフレッシュ
要求信号10をこのリフレッシュ信号10の立ち下がりでラ
ッチするフリップフロップ、18はフリップフロップ16、
及び、フリップフロップ17の出力を入力とするオア回路
である。以上のように構成されたＤＲＡＭ制御装置の動
作を図２で示したタイミングチャートを参照しながら説
明する。

【００１２】フリップフロップ15のクロック入力にはリ
フレッシュタイマー５から一定周期でリフレッシュ要求
信号10が入力される。フリップフロップ15は前記リフレ
ッシュ要求信号10を一旦ラッチし、リフレッシュ要求信
号10′としてフリップフロップ16、及び、フリップフロ
ップ17に入力される。ＣＰＵ１がＲＯＭ３にアクセスす
る場合には、アドレスコーダ２によりＲＯＭチップセレ
クト信号19が出力されるので、このＲＯＭチップセレク
ト信号19が“Ｈ”となる時点で、リフレッシュ要求信号
10′をフリップフロップ16でラッチし、オア回路18を介
してリフレッシュ要求信号10″として調停回路13に入力
される。

【００１３】この場合、ＣＰＵ１がＲＯＭ３にアクセス
している限り、ＤＲＡＭ７へのＣＰＵ１のアクセス要求
は生じることはないので、ＤＲＡＭ制御信号生成回路６
は、ＤＲＡＭ７のリフレッシュを行なうためのＤＲＡＭ
制御信号12をＤＲＡＭ７に送ることができる。

【００１４】一方、ＣＰＵ１が、ＲＯＭ３にアクセスし
ない期間(ＲＯＭチップセレクト信号19がＬ)が続き、リ
フレッシュ要求信号10′がフリップフロップ16にラッチ
されないとリフレッシュが行なわれなくなるので、リフ
レッシュ要求信号10の反転信号が“Ｈ”となる時点で、
リフレッシュ要求信号10′をフリップフロップ17でラッ
チし、オア回路18を介してリフレッシュ要求信号10″が
調停回路13に入力される。該調停回路13は、ＣＰＵ１が
ＲＯＭ３をアクセスしたときにリフレッシュ要求信号1
0″があれば調停回路13は、リフレッシュを許可し、Ｃ
ＰＵ１がＲＯＭ３をアクセスしていないときにリフレッ
シュ要求信号10″がある場合には、ＣＰＵアクセス要求
信号11との競合がある場合にだけ調停を行なう。以上の
動作を、図２のタイミングチャートで説明する。

【００１５】リフレッシュ要求信号10とＣＰＵアクセス
要求信号11が同時に生じた場合(χの期間)、上記の構成
によりＣＰＵアクセスが調停回路13により許可され(Ａ
点)、その後ＲＯＭチップセレクト信号19が“Ｈ”とな
ったときにリフレッシュ要求信号10″が許可される(Ｂ
点)。また、ＲＯＭチップセレクト信号19が出力されて
いない場合には、ＣＰＵアクセス要求信号11はそのまま
許可される(Ｃ点)。もし、ＣＰＵ１がＲＯＭ３にアクセ
スしない期間(ＲＯＭチップセレクト信号19がＬ)が続い
た場合には、リフレッシュ要求信号10が“Ｌ”となる時
点で該リフレッシュ要求信号10″が許可され、ＤＲＡＭ
７のリフレッシュが行われる(Ｄ点)。そしてＤＲＡＭ７
のリフレッシュが終了すると、ＤＲＡＭ制御信号生成回
路６からリフレッシュ終了信号20が、フリップフロップ
15，16，17に入力され、これらフリップフロップはリセ
ットされる。

【００１６】以上のように本実施例によれば、ＲＯＭ３
が選択されたときにＤＲＡＭ７のリフレッシュを行なう
ので、ＣＰＵ１とのアクセス競合を大きく減らすことが
できる。

【００１７】

【発明の効果】以上説明したように本発明のメモリ制御
装置は、ＣＰＵがＲＯＭにアクセスしている期間にＤＲ
ＡＭのリフレッシュを行なうので、ＣＰＵとのアクセス
競合を非常に高い確率で避けることができ、ＣＰＵが無
駄な時間を費やすことなくＤＲＡＭにアクセスし、リフ
レッシュすることができる。従って、システム全体とし
ての性能を向上することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】図１の動作を説明するタイミングチャートであ
る。

【図３】従来のＤＲＡＭ制御装置の構成例を示すブロッ
ク図である。

【図４】図３の動作を説明するタイミングチャートであ
る。

【符号の説明】

１…ＣＰＵ、 ２…アドレスデコーダ、 ３…ＲＯＭ、
４…アドレスマルチプレクサー、 ５…リフレッシュ
タイマー、 ６…ＤＲＡＭ制御信号生成回路、７…ＤＲ
ＡＭ、 ８…アドレスバス、 ９…データバス、 10，
10′，10″…リフレッシュ要求信号、 11…ＣＰＵアク
セス要求信号、 12…ＤＲＡＭ制御信号、13…調停回
路、 14…調停出力、 15，16，17…フリップフロッ
プ、 18…オア回路、 19…ＲＯＭチップセレクト信
号、 20…リフレッシュ終了信号。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 中央演算処理装置と、該中央演算処理装
   置のプログラムを格納するリードオンリーメモリと、ア
   ドレスを時間割で受け取り、データの読み書きを行なう
   ダイナミックランダムアクセスメモリと、該ダイナミッ
   クランダムアクセスメモリの読み書き等のタイミングを
   制御する信号を生成するダイナミックランダムアクセス
   メモリ制御信号生成回路と、該ダイナミックランダムア
   クセスメモリ制御信号生成回路からの信号を受け前記中
   央演算処理装置のアドレス等を時間割で前記ダイナミッ
   クランダムメモリに与えるマルチプレクサーとを備え、
   前記リードオンリーメモリへのアクセス信号を認識し、
   該リードオンリーメモリがアクセスされている期間にダ
   イナミックランダムアクセスメモリの記憶保持動作を行
   なう手段を設けたことを特徴とするメモリ制御装置。