JPH05165705A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵのウェイト状態を取り除くことによっ
てＣＰＵのパフォーマンスの向上を図る。 【構成】 Ｖ−ＲＡＭコントローラ１３は、ＣＰＵ１１
からのアクセス要求信号を受けて下位アドレス及びＣＰ
Ｕ１１が要求するデータサイズを検討してＣＰＵサイク
ルを継続させるか否かを判定するＣＰＵサイクル継続判
定回路３１と、次に発生するであろうＣＰＵサイクルの
下位アドレス及びデータ・サイズを事前に生成する下位
アドレス及びデータサイズ生成回路３２と、ＣＰＵ１１
からのアクセス要求を待たずに独自にアクセス要求を出
力するアクセス要求生成回路３４とを設け、ＣＰＵ１１
のＶ−ＲＡＭリード・アクセス実行中にそのサイズ信
号、アドレス信号およびＶ−ＲＡＭ１２のバス・サイズ
を検討することによって、本サイクル終了後、再びダイ
ナミック・バス・サイジングによるＣＰＵアクセスが発
生することを事前に予測しそれに備えて独自にＣＰＵサ
イクルを再スタートする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像メモリ等のメモリ
を制御するメモリ制御装置に係り、詳細には、ＣＰＵか
らのリードアクセスを連続的に実行可能にしたメモリ制
御装置に関する。

【０００２】

【従来の技術】図５は従来のＣＰＵからのリードアクセ
スを示すタイミングチャートである。図５に示すよう
に、ＣＰＵからのアクセス要求がアサートされた場合、
Ｖ−ＲＡＭコントローラ（以下、ＶＲＣという）側では
図５アのタイミングでＣＰＵからのアクセスを認識して
このタイミングでＣＰＵサイクル（例えば、５クロック
で動作する）を開始する。このＣＰＵサイクルに対して
ＶＲＣ側からＣＰＵに図５イに示すタイミングで終了信
号を返す。すると、ＣＰＵサイクル中に返された終了信
号をＣＰＵが認識することになるが、ここで、例えばＣ
ＰＵから３２bitのデータサイズのデータ要求をしたと
き（ＣＰＵからの要求が８bit，１６bitのデータサイズ
のときは問題はない）ＣＰＵとＶ−ＲＡＭとのバス幅が
１６bitだったとするとリードしたデータが不足するこ
とになる。ＣＰＵはこの終了信号を認識して不足した１
６bitのデータに関して改めて２度目のＣＰＵサイクル
でＶ−ＲＡＭのリードアクセスを開始する。ところが、
この２度目のアクセス要求が出力されるとき（図５ウ参
照）にはＶＲＣは他のサイクルを実行しているので、図
５エに示すタイミングでＣＰＵからのアクセスを認識す
る。従って、ＣＰＵはＶＲＣが実行中のサイクルを待つ
こととなってＣＰＵにとっては図５に示す「他のサイク
ル」が全くのウェイト時間（例えば、この側では十数ク
ロックに相当する）となってしまう。上記不具合は、Ｃ
ＰＵの要求するデータサイズがバス幅より大きいときに
発生し、例えば８bitのバス幅でＣＰＵが３２bitのデー
タの要求があったときは上述のような待ち時間が４回必
要になる。

【０００３】図６は上記ＣＰＵからのリードアクセスを
ＣＰＵ側とＶＲＣ側とに分けて夫々の動作を示したフロ
ーチャートであり、２回のデータ転送が必要な場合（例
えば、ワードサイズ（１６bit）のＶ−ＲＡＭに対する
ロング・ワード（３２bit）リード）のフローチャート
である。なお、３回以上のデータ転送が必要な場合も同
様である。サイクル１（他のサイクル） ＣＰＵからＶ−ＲＡＭにリードアクセスがあると（ステ
ップＰ１）、ＶＲＣはＣＰＵからのアクセスを認識する
（ステップＳ１）。サイクル２（ＣＰＵサイクル） ＶＲＣはＣＰＵサイクルをスタートし（ステップＳ
２）、Ｖ−ＲＡＭのデータを読出してＣＰＵに転送する
（ステップＳ３）。Ｖ−ＲＡＭのアクセスが終了する
と、ＶＲＣはＣＰＵに終了信号をアサートする（ステッ
プＳ４）。サイクル３（他のサイクル） ＶＲＣは他のサイクルをスタートし（ステップＳ５）、
ＣＰＵは上記終了信号を次のサイクル３で認識してアク
セスが完了したか否かを判別し（ステップＰ２）、アク
セスが完了したとき（すなわち、要求したデータに不足
がないとき）はＣＰＵはリードアクセス処理を終了して
他の処理に進み、アクセスが未完了のときはステップＰ
３で不足データに対してＶ−ＲＡＭリード・サイクルを
再スタートする。例えば、ＣＰＵが３２bitのデータサ
イズのデータを要求した場合に、実際にリードされたデ
ータが１６bitのデータしかないときはデータ不足とな
る。このような場合は、不足した残りのデータを読込む
ため、ＣＰＵは再びＶ−ＲＡＭへのリードアクセスを開
始する。ここで、上記不足データに対するＶ−ＲＡＭリ
ード・サイクルの再スタートはダイナミック・バス・サ
イシングと呼ばれ、ＣＰＵのミスアライメントまたはＣ
ＰＵとＶ−ＲＡＭとのバス幅の相違によって発生する。
ＣＰＵから２度目のアクセス要求が出力されると、ＶＲ
ＣはＣＰＵアクセスを認識する（ステップＳ６）。サイクル４（ＣＰＵサイクル） ＶＲＣはＣＰＵサイクルを再スタートし（ステップＳ
７）、Ｖ−ＲＡＭからのデータを読出してＣＰＵに転送
する（ステップＳ８）。Ｖ−ＲＡＭのアクセスが終了す
ると、ＶＲＣはＣＰＵに終了信号をアサートする（ステ
ップＳ９）。サイクル５（他のサイクル） ＶＲＣは他のサイクルをスタートし（ステップＳ１
０）、ＣＰＵは上記終了信号をサイクル５で認識してア
クセスが完了したか否かを判別し（ステップＰ４）、不
足したデータを全て読み込んだとき（Ｐ４のＹＥＳ）は
ステップＰ５でＶ−ＲＡＭリードアクセスを完了する。
また、アクセスが未完了のときは上記と同様にして３回
目のデータ転送を実行する。図６のフローチャートは、
一例として、２回のデータ転送が必要な場合について示
したものであるが、同様に、３回以上の転送が必要な場
合についても、ＣＰＵサイクルは１回置きに実行され
る。

【０００４】

【発明が解決しようとする課題】従って、ＣＰＵが要求
したデータ・サイズに対して、実際にリードしたデータ
が不足している場合、残りのデータを読み込むためにＣ
ＰＵは再びＶ−ＲＡＭへのアクセスを実行することにな
るが、この２度目のアクセス要求が出されるころには、
ＶＲＣは他のサイクルを実行しているので、ＣＰＵはそ
の実行中のサイクルが終了するのを待たなければならな
い（図６のサイクル４参照）。すなわち、これらのＣＰ
Ｕサイクル（図６のサイクル２，サイクル４）は一連の
サイクルであるにもかかわらず、従来のＶＲＣはそれを
認識することができず、途中でＣＰＵ以外のサイクルを
実行することとなって結果的にＣＰＵのパフォーマンス
低下につながってしまう。具体的には、ＣＰＵサイクル
のサイクル２とサイクル４の間のサイクル３がＣＰＵに
とっては全くのウェイト時間となってしまっており、特
に、ＶＲＣの１サイクルはＣＰＵクロックの数〜十数ク
ロックに相当することを考慮すると上記ウェイト状態は
ＣＰＵのパフォーマンスを大幅に低下させることにな
る。また、必要な転送が多い程上記ウェイト時間は増大
することになる。このように、ＣＰＵサイクルを連続し
て実行したいにも拘らずＶＲＣが他のサイクルを実行し
てしまうのは、ＣＰＵからのアクセス要求が途切れてし
まうことにあると考えられる。してみれば、ＣＰＵのＶ
−ＲＡＭリード・アクセス実行中に、そのサイズ信号、
アドレス信号及びＶ−ＲＡＭのバス・サイズを判別して
ＣＰＵからのアクセス要求を連続して出すようにすれ
ば、ＶＲＣがＣＰＵ以外のサイクルを実行することな
く、ＣＰＵサイクルが再スタートすることになってＣＰ
Ｕのウェイト状態を取り除き、ＣＰＵのパフォーマンス
の向上を図ることができることは明らかである。本発明
の課題は、ダイナミック・バス・サイジングによる一連
のＣＰＵリード・サイクルを連続して実行できるように
することである。

【０００５】

【課題を解決するための手段】本発明の手段は次の通り
である。判別手段１（図１の機能ブロック図を参照、以
下同じ）は、前記メモリから読出されたデータのデータ
サイズが前記ＣＰＵが要求するデータサイズより小さい
ことを判別する回路であり、例えばＣＰＵからのアクセ
ス要求信号を受けてＣＰＵが要求するデータサイズとバ
ス幅等を検討してＣＰＵサイクル継続を判定する回路で
ある。実行手段２は判別手段１の判別結果に基づいてメ
モリからのデータ読出しを可能にするＣＰＵサイクルを
開始させ、ＣＰＵからのリードアクセスを連続的に実行
するもので、例えば独自に２回目以降のアクセス要求を
出力するアクセス要求回路や次に発生するＣＰＵサイク
ルの次アドレス等を生成する生成回路等である。

【０００６】

【作用】本発明の手段の作用は次の通りである。判別手
段１により、メモリから読出されたデータのデータサイ
ズがＣＰＵが要求するデータサイズより小さいことが判
別されると、実行手段２はメモリからのデータ読出しを
可能にするＣＰＵサイクルを独自に開始させ、次アドレ
ス等を生成してＣＰＵからのリードアクセスを連続的に
実行する。従って、ダイナミック・バス・サイジングに
よる一連のＣＰＵリード・サイクルを連続して実行する
ことができ、ＣＰＵのパフォーマンスの低下を防ぐこと
ができる。

【０００７】

【実施例】以下、図２〜図４を参照して一実施例を説明
する。図２〜図４はメモリ制御装置の一実施例を示す図
である。先ず、構成を説明する。図２はメモリ制御装置
のブロック構成図である。この図において、１１はダイ
ナミック・バス・サイジンング機能をもつＣＰＵ（例え
ば、ＭＣ６８０３０）、１２は画像メモリ（以下、Ｖ−
ＲＡＭという）、１３はＣＰＵ１１アクセスによりＶ−
ＲＡＭ１２を制御するＶ−ＲＡＭコントローラ（ＶＲ
Ｃ）である。

【０００８】上記ＣＰＵ１１には、アドレスバス、デー
タバス及び信号線が接続されており、ＣＰＵ１１からは
上位アドレス、下位アドレス、データサイズ及びアクセ
ス要求信号が出力されるとともに、終了信号が入力さ
れ、また、Ｖ−ＲＡＭ１１からのリードデータが入力さ
れる。上記Ｖ−ＲＡＭコントローラ１３は、Ｖ−ＲＡＭ
１２に対する上記ＣＰＵ１１アクセスを受けてＶ−ＲＡ
Ｍ１２を制御するＶ−ＲＡＭ制御信号を出力する。ここ
で、このＶ−ＲＡＭ制御信号は、アドレス、ＲＡＭ（行
アドレス・ストローブ）、ＣＡＳ（列アドレス・ストロ
ーブ）及びライト・イネーブル信号等である。

【０００９】上記Ｖ−ＲＡＭコントローラ１３は、Ｖ−
ＲＡＭ制御機能を有する従来のＶＲＣ２１に、以下に説
明する機能を有するＣＰＵアクセス連続実行回路２２が
付加された構成となっている。すなわち、Ｖ−ＲＡＭコ
ントローラ１３は、ＣＰＵ１１からのアクセス要求信号
を受けて下位アドレス及びＣＰＵ１１が要求するデータ
サイズを検討してＣＰＵサイクルを継続させるか否かを
判定するＣＰＵサイクル継続判定回路３１と、次に発生
するであろうＣＰＵサイクルの下位アドレス及びデータ
・サイズを事前（現ＣＰＵサイクル実行中）に生成し、
必要な期間保持する下位アドレス及びデータサイズ生成
回路３２と、ＣＰＵ１１から送られてきたアドレス及び
サイズ信号と下位アドレス及びデータサイズ生成回路３
２で生成されたアドレス及びサイズ信号とを選択して出
力するセレクタ３３と、ＣＰＵサイクル継続判定回路３
１でＣＰＵサイクルを継続されると判定された場合にＣ
ＰＵ１１からのアクセス要求を待たずに独自にアクセス
要求信号を出力するアクセス要求生成回路３４と、ＶＲ
Ｃ２１からの終了信号及びＣＰＵ１１からのアクセス要
求信号が共にアサートされた場合に終了信号を出力する
終了信号生成回路３５と、下位アドレス出力とタイミン
グを合わせるための一連のＣＰＵサイクル実行中に上位
アドレスを保持する上位アドレスラッチ３６とを備えた
ＣＰＵアクセス連続実行回路２２と、このＣＰＵアクセ
ス連続実行回路２２を介して入力されたＣＰＵ１１出力
に従ってＶ−ＲＡＭ１２に対するＣＰＵアクセスを実行
するＶＲＣ２１により構成されている。

【００１０】上記ＣＰＵサイクル継続判定回路３１は、
ＣＰＵ１１からのアクセス要求信号を受けて、下位アド
レス及びＣＰＵ１１が要求するデータ・サイズと回路設
計の段階で予め判明しているバス幅等を検討してデータ
が不足するか否かを判定し、データが不足すると判定し
たときは現ＣＰＵサイクル終了後、直ちにダイナミック
・バス・サイジングによるＣＰＵアクセスが発生するこ
とを事前に予測してＣＰＵ１１からのアクセス要求に代
えてアクセス要求生成回路３４からアクセス要求を出す
ように判定信号を出力する。

【００１１】上記アクセス要求生成回路３４は、最初の
ＣＰＵサイクルはＣＰＵ１１からのアクセス要求によっ
て開始されるが、上記ＣＰＵサイクル継続判定回路３１
においてダイナミック・バス・サイジングによるＣＰＵ
アクセスの発生が予測された場合は、ＣＰＵ１１からの
アクセス要求を待たずにこのアクセス要求生成回路３４
が独自に２回目以降のアクセス要求を出力する。すなわ
ち、ＣＰＵ１１からのアクセス要求信号とＣＰＵサイク
ル継続判定回路３１からの要求信号とのＯＲ論理をとる
回路である。

【００１２】上記下位アドレス及びデータ・サイ生成回
路３２は、１回目のデータサイクルではＣＰＵ１１から
出力された下位アドレス及びデータ・サイズをそのまま
セレクタ３３を介してＶＲ２１に出力し、ＣＰＵサイク
ル継続判定回路３１によりＣＰＵアクセスの発生が予測
された場合は次に発生するであろうＣＰＵサイクルの下
位アドレス及びデータ・サイズを事前（現ＣＰＵサイク
ル実行中）に生成し、必要な期間保持してセレクタ３３
に出力する。

【００１３】上記セレクタ３３は、最初のＣＰＵサイク
ルではＣＰＵ１１から送られてきたアドレス及びサイズ
信号に基づいてＶＲＣ２１が動作するようにデータを選
択し、ダイナミック・バス・サイジングによる２回目以
降のＣＰＵサイクル２２は下位アドレス及びデータサイ
ズ生成回路３２で生成されたアドレス及びサイズ信号に
よってＶＲＣ２１動作するようにデータを選択する。

【００１４】上記終了信号生成回路３５は、最初のＣＰ
ＵサイクルＶＲＣ２１からの終了信号を直接ＣＰＵ１１
に返すことによって終了を通知するとともに、２回目以
降のＣＰＵサイクルにおいてＶＲＣ２１からの終了信号
及びＣＰＵ１１からの要求信号が共にアサートされた場
合、ＣＰＵ１１に対して終了信号を返しても意味がない
からであり、ＣＰＵ１１からのアクセス要求があっても
ＶＲＣ２１からの終了信号があるまではサイクルを終了
することができないからである。

【００１５】次に、本実施例の動作を説明する。図３は
ＣＰＵ１１からのリードアクセスを示すタイミングチャ
ートである。図３に示すように、ＣＰＵ１１からのアク
セス要求がアサートされた場合、Ｖ−ＲＡＭコントロー
ラ１３側では図３アのタイミングでＣＰＵ１１からのア
クセスを認識してこのタイミングでＣＰＵサイクル（例
えば、５クロックで動作する）を開始する。すなわち、
ＣＰＵ１１からのアクセス要求信号はＣＰＵサイクル継
続判定回路３１からの出力と共にアクセス要求生成回路
３４でＯＲ論理がとられ、このアクセス要求生成回路３
４の出力がＶＲＣ２１へのアクセス要求信号となる（図
３イ参照）。ＶＲＣ２１は上記アクセス要求信号により
Ｖ−ＲＡＭ１２をアクセスし、終了信号生成回路３５で
ＶＲＣ２１からの終了信号とＣＰＵ１１からのアクセス
要求とのＡＮＤ論理をとり、この終了信号生成回路３５
の出力を終了信号としてＣＰＵ１１に返す（図３ウ参
照）。すると、ＣＰＵ１１はＣＰＵサイクル中に返され
た終了信号を認識して一旦要求を降ろす（図３エ参
照）。このとき、ＣＰＵ１１が要求したデータが不足す
るときは不足したデータをアクセスする必要があるが、
本Ｖ−ＲＡＭコントローラ１３はＣＰＵサイクルを継続
して実行させるためにＣＰＵサイクル継続判定回路３１
からの信号（図３オ参照）を上記ＣＰＵアクセス要求に
補う（ＯＲ論理を取る）ようにしてアサートする。上記
ＣＰＵアクセス要求とＣＰＵサイクル継続判定回路３１
からのアクセス要求をＯＲしたものがＶＲＣ２１へのア
クセス要求信号となり、図３カに示すようにＣＰＵサイ
クルを連続して２度実行することができる。また、ＣＰ
Ｕ１１からの上位アドレスは上位アドレスラッチ３６に
よりラッチされて保持される（図３キ参照）。

【００１６】図４は上記ＣＰＵ１１からのリードアクセ
スをＣＰＵ１１側とＶ−ＲＡＭコントローラ（ＶＲＣ）
１３側とに分けて夫々の動作を示したフローチャートで
あり、２回のデータ転送が必要な場合のフローチャート
である。なお、３回以上のデータ転送が必要な場合も同
様である。

【００１７】サイクル１（他のサイクル） ＣＰＵ１１からＶ−ＲＡＭ１２にリードアクセスがある
と（ステップＰ１）、Ｖ−ＲＡＭコントローラ１３はＣ
ＰＵ１１からのアクセスを認識する（ステップＳ１
１）。

【００１８】サイクル２（ＣＰＵサイクル） Ｖ−ＲＡＭコントローラ１３はＣＰＵサイクルをスター
トし（ステップＳ１２）、Ｖ−ＲＡＭ１２のデータを読
出してＣＰＵ１１に転送する（ステップＳ１３）。これ
と並行してＶ−ＲＡＭコントローラ１３はＣＰＵ１１か
らのサイズ信号、下位アドレス及びＶ−ＲＡＭ１２のバ
スサイズを認識して、現ＣＰＵサイクルに引続き再びＣ
ＰＵサイクルが発生することを予測する。すなわち、Ｖ
−ＲＡＭ１２のデータの読出しを行っているときにＣＰ
Ｕサイクルが終了するのか否かをＣＰＵ１１からの転送
要求データサイズとＶ−ＲＡＭ１２のバス幅等を比較
し、例えばデータサイズが１６bitのデータ要求に対し
てデータバスが１６bitの場合は不足分のデータはない
と判断してＣＰＵサイクルを完了し（ステップＳ１４の
ＹＥＳ）、もし、データが足らない場合あるいは更にＣ
ＰＵ１１からデータが送出されることが事前に予測でき
る場合にはステップＳ１５に進んでＶ−ＲＡＭコントロ
ーラ１３はＣＰＵ１１に対して終了信号をアサートす
る。

【００１９】サイクル３（ＣＰＵサイクル） Ｖ−ＲＡＭコントローラ１３は終了信号をアサートする
と、不足分のデータをＶ−ＲＡＭ１２から読出すため、
新たなアドレスを生成し、独自にＣＰＵサイクルを再ス
タートする（ステップＳ１６）。一方、ＣＰＵ１１は受
け取った終了信号によって従来例と同様にサイクルの未
完了を認識してアクセスが完了したか否かを判別し（ス
テップＰ２）、アクセスが完了したとき（すなわち、要
求したデータに不足がないとき）はＣＰＵ１１はリード
アクセス処理を終了して他の処理に進み、アクセスが未
完了のときは不足したデータを読み込むためステップＰ
３で不足データに対してＶ−ＲＡＭリード・サイクルを
再スタートする。

【００２０】すなわち、上記ステップＳ１５でＶ−ＲＡ
Ｍコントローラ１３は終了信号をアサートすると、次の
ＣＰＵサイクルを事前に予測してＶ−ＲＡＭ１２に対し
てＣＰＵサイクルの再スタートを行い（ステップＳ１
６）、ＣＰＵ１１はこれと並行してデータが足りている
かどうかを認識してデータが不足しているときはＶ−Ｒ
ＡＭに対してアクセスする（ステップＰ２，Ｐ３）。こ
のＣＰＵ１１側の処理については従来例と同様であり、
従来例ではこの時点でＣＰＵからのアクセス要求を待っ
ていたが、本Ｖ−ＲＡＭコントローラ１３は上述したよ
うに次のＣＰＵサイクルを事前に予測してＶ−ＲＡＭ１
２に対して独自にＣＰＵサイクルの再スタートを行うよ
うになっている。

【００２１】そして、Ｖ−ＲＡＭコントローラ１３はＣ
ＰＵ１１からのアクセスを認識して（ステップＳ１８）
アクセスが完了したか否かを判断し（ステップＳ１
９）、Ｖ−ＲＡＭコントローラ１３のアクセスが完了し
たときはＣＰＵ１１に対して終了信号をアサートする
（ステップＳ２０）。

【００２２】サイクル４（他のサイクル） Ｖ−ＲＡＭコントローラ１３は他のサイクルをスタート
し（ステップＳ２１）、ＣＰＵ１１は上記終了信号をサ
イクル４でＶ−ＲＡＭリード・サイクルの完了を認識し
てアクセスが完了したか否かを判別し（ステップＰ
４）、不足したデータを全て読み込んだとき（Ｐ４のＹ
ＥＳ）はステップＰ５でＶ−ＲＡＭリードアクセスを完
了する。また、アクセスが未完了のときは上記と同様に
して３回目のデータ転送を実行する。

【００２３】以上説明したように、本Ｖ−ＲＡＭコント
ローラ１３は、ＣＰＵ１１からのアクセス要求信号を受
けて下位アドレス及びＣＰＵ１１が要求するデータサイ
ズを検討してＣＰＵサイクルを継続させるか否かを判定
するＣＰＵサイクル継続判定回路３１と、次に発生する
であろうＣＰＵサイクルの下位アドレス及びデータ・サ
イズを事前に生成する下位アドレス及びデータサイズ生
成回路３２と、ＣＰＵ１１から送られてきたアドレス及
びサイズ信号と生成されたアドレス及びサイズ信号とを
選択して出力するセレクタ３３と、ＣＰＵ１１からのア
クセス要求を待たずに独自にアクセス要求を出力するア
クセス要求生成回路３４とを設け、ＣＰＵ１１のＶ−Ｒ
ＡＭリード・アクセス実行中に、そのサイズ信号、アド
レス信号およびＶ−ＲＡＭ１２のバス・サイズを検討す
ることによって、本サイクル終了後、再びダイナミック
・バス・サイジングによるＣＰＵアクセスが発生するこ
とを事前に予測し、それに備えて独自にＣＰＵサイクル
を再スタートするようにしているので、ＣＰＵ１１のウ
ェイト時間を取り除くことができ、パフォーマンスの向
上を図ることができる。すなわち、従来例の場合、前記
図５及び図６に示したように、Ｖ−ＲＡＭに対するＣＰ
Ｕリード・サイクルは１サイクル置きに実行されるのに
対して、本実施例の場合はＣＰＵサイクルの連続実行が
可能であり、この間のウェイト・サイクルを削除するこ
とができる。一般に、ＶＲＣの１サイクルはＣＰＵクロ
ックの数〜十数クロックに相当し、この間のＣＰＵのウ
ェイト状態を取り除くことは極めて有効であり、必要な
転送回数が多いほどこの効果は大きくなる。その結果と
して、ＣＰＵ１１のパフォーマンスの減少を最小に抑え
て、Ｖ−ＲＡＭ１２へのリード・アクセスの向上を図る
ことができる。

【００２４】なお、本実施例では記憶素子としてＶ−Ｒ
ＡＭを使用しているが、ＣＰＵアクセス要求に従ってメ
モリを制御するものであればＶ−ＲＡＭに限られないこ
とは勿論である。また、本実施例で示した回路の数、種
類等は上記実施例のものに限定されないことは言うまで
もない。

【００２５】

【発明の効果】本発明によれば、一連のＣＰＵリード・
サイクルを連続して実行することができ、ＣＰＵのウェ
イト状態を取り除くことによってＣＰＵのパフォーマン
スの向上を図ることができる。

【図面の簡単な説明】

【図１】本発明のブロック構成図である。

【図２】メモリ制御装置のブロック構成図である。

【図３】メモリ制御装置のＣＰＵからのリードアクセス
を示すタイミングチャートである。

【図４】メモリ制御装置のＣＰＵとＶ−ＲＡＭコントロ
ーラの動作を説明するためのタイミングチャートであ
る。

【図５】従来のメモリ制御装置のＣＰＵからのリードア
クセスを示すタイミングチャートである。

【図６】従来のメモリ制御装置のＣＰＵとＶ−ＲＡＭコ
ントローラの動作を説明するためのタイミングチャート
である。

【符号の説明】

１１ ＣＰＵ １２ Ｖ−ＲＡＭ １３ Ｖ−ＲＡＭコントローラ（ＶＲＣ） ２２ ＣＰＵアクセス連続実行回路 ３１ ＣＰＵサイクル継続判定回路 ３２ 下位アドレス及びデータサイズ生成回路 ３３ セレクタ ３４ アクセス要求生成回路 ３５ 終了信号生成回路 ３６ 上位アドレスラッチ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵからのアクセス要求によりメモリ
   を制御するメモリ制御装置において、 前記メモリから読出されたデータのデータサイズが前記
   ＣＰＵが要求するデータサイズより小さいことを判別す
   る判別手段と、 前記判別手段の判別結果に基づいて前記メモリからのデ
   ータ読出しを可能にするＣＰＵサイクルを開始させ、該
   ＣＰＵからのリードアクセスを連続的に実行する実行手
   段と、を具備したことを特徴とするメモリ制御装置。
2. 【請求項２】 ＣＰＵからのアクセス要求によりメモリ
   を制御するメモリ制御装置において、 前記メモリから所定のアドレスのデータを読出すとき、
   該メモリのデータサイズがＣＰＵアクセスのデータサイ
   ズより小であれば、第１のデータ読出し後該メモリに次
   アドレスを供給し、第２のリードアクセスを実行するよ
   うにしたことを特徴とするメモリ制御装置。