JPH07281941A

JPH07281941A - メモリ制御方法およびメモリ制御装置

Info

Publication number: JPH07281941A
Application number: JP10223394A
Authority: JP
Inventors: Hirotaka Kubota; 浩敬久保田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1994-04-15
Filing date: 1994-04-15
Publication date: 1995-10-27

Abstract

(57)【要約】【構成】メモリ制御において、アクセス要求が発生し
ていない場合、Ｗａｉｔ＿Ｅｎｄがアサートされている
以外は、Ｗａｉｔステートに遷移する。Ｗａｉｔステー
トでは、同一ページへのメモリアクセスが発生すると、
Ｃｏｌｕｍｎ−Ａｄｒステートに遷移し、高速ページサ
イクルを実行する。一方、Ｗａｉｔ＿Ｅｎｄがアサート
され、かつ、アクセス要求が発生していない場合、また
は、異なるページへのアクセスが発生すると、Ｗａｉｔ
＿Ｃｌｅａｒをアサートし、ＲＡＳ−ＯＦＦステートに
遷移し、ＲＡＳプリチャージを実行する。【効果】種々の処理群からなる処理であっても、各々
の処理に最適なウエイト制御を行える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速ページモード、ス
タティックカラムモード等の高速アクセスモードを備え
たダイナミックランダムアクセスメモリ（以下、ＤＲＡ
Ｍという）等のメモリの制御を行うメモリ制御装置に関
する。

【０００２】

【従来の技術】今日、コンピュータシステム等で広く用
いられている半導体記憶素子としてＤＲＡＭがある。そ
して、このようなＤＲＡＭにおいて、高速ページモード
動作が可能なＤＲＡＭを使用した場合、アクセスされた
行アドレスが直前にアクセスされた行アドレスと同一で
あれば、通常のリード・ライトサイクルとは異なる、よ
り高速なリード・ライトサイクル（高速アクセスサイク
ル）を実行し、性能を向上させることができる。

【０００３】また、このような高速アクセスサイクルを
実行する場合、今回のメモリアクセスから、次回のメモ
リアクセスへの高速アクセスサイクルを実行可能な時間
であるウエイト時間は固定的に決定されていた。

【０００４】

【発明が解決しようとする課題】しかしながら、通常、
コンピュータシステムでは実行する処理によって、その
最適なウエイト時間が異なるものである。従って、従来
のように、そのウエイト時間が予め固定的に決定されて
いるものでは、ある処理に対しては、良好な動作状態に
なるよう制御を行うことができるが、他の処理を実行す
る場合は、性能が低下してしまうといった問題点があ
る。

【０００５】ところが、実際の処理では、種々の異なる
処理群から構成されていることが多く、従って、このよ
うな種々の処理群からなる実際の処理で、性能の高いメ
モリ制御を行うことができるメモリ制御装置が要望され
ていた。

【０００６】

【課題を解決するための手段】本発明のメモリ制御方法
およびメモリ制御装置は、上記の課題を解決するため、
高速アクセスサイクルを実行するメモリ制御方法および
メモリ制御装置において、今回のメモリアクセスから次
回のメモリアクセスへの高速アクセスサイクルを実行可
能な時間であるウエイト時間を、制御対象となるメモリ
にアクセスを行って実行する処理の内容に応じて任意に
設定するようにしたことを特徴とするものである。

【０００７】

【作用】本発明のメモリ制御方法およびメモリ制御装置
においては、任意の処理を行う場合、その処理内容に応
じて、最適なウエイト時間が設定される。例えば、ある
処理が複数の処理群からなる場合、その処理群の各処理
毎に最適なウエイト時間が設定される。そして、各々の
処理を行う場合は、その処理に最適なウエイト時間を設
定した後に実行し、次の処理を行う場合は、その処理に
応じたウエイト時間を設定する。

【０００８】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図１は本発明のメモリ制御方法の説明図であ
る。本発明のメモリ制御方法は、メモリのアドレスを行
アドレスと列アドレスで指定してアクセスを行うと共
に、メモリへの次回のアクセスが今回と同じ行アドレス
であった場合は、列アドレスのみによってアクセスを行
う高速アクセスサイクルを実行するメモリ制御方法で、
今回のメモリアクセスから次回のメモリアクセスへの高
速アクセスサイクルを実行可能な時間であるウエイト時
間を、そのメモリにアクセスして実行する処理内容に応
じて任意に設定するようにしたことを特徴とするもので
ある。そして、図１は、このようなメモリ制御方法を説
明するためのメモリ制御装置の状態遷移図であるが、こ
の図１の説明に先立ち、メモリ制御装置を説明する。

【０００９】《実施例のメモリ制御装置の構成》図２は
本発明のメモリ制御装置の構成を示すブロック図であ
る。図の装置は、ＤＲＡＭ制御部１、メモリ２、ウエイ
ト制御部３を備えている。ＤＲＡＭ制御部１は、システ
ムバス４に接続され、システムバス４からのアドレス信
号、データ信号および制御信号に基づき、メモリ２の制
御を行うものであり、図中、ＳＡXXはシステムバス４に
おけるアドレスバスのアドレス信号、ＳＤXXはシステム
バス４におけるデータバスのデータ信号、Ｒｅｑおよび
Ａｃｋは、制御バスにおけるリクエスト信号およびアク
ノリッジ信号である。

【００１０】また、ＤＲＡＭ制御部１は、メモリ２のア
ドレスを行アドレスと列アドレスで指定してアクセスを
行うと共に、メモリ２への次回のアクセスが今回と同じ
行アドレスであった場合は、列アドレスのみによってア
クセスを行う高速アクセスサイクルを実行するものであ
る。

【００１１】メモリ２は、ＤＲＡＭ（ダイナミックＲＡ
Ｍ）からなるもので、ＤＲＡＭ制御部１によって制御さ
れるよう構成されている。ウエイト制御部３は、本発明
のメモリ制御装置の特徴点をなすもので、システムバス
４およびＤＲＡＭ制御部１に接続され、メモリ２のＲＡ
Ｓ（ロー・アドレス・ストローブ）をアクティブにした
まま待機する時間（ページ内ウエイト数）を管理するよ
う構成され、その詳細は以下の構成からなっている。

【００１２】図３は、ウエイト制御部３の内部構成を示
すブロック図である。ウエイト制御部３は、ソフトウェ
アにより設定可能なｎビットのレジスタを含むウエイト
レジスタ部３１、ｎビットのカウンタを含むウエイトカ
ウンタ部３２およびｎビットのコンパレータを含む比較
部３３からなる。

【００１３】ウエイトレジスタ部３１は、システムバス
４からの要求をＤＲＡＭ制御部１でデコードしたＷａｉ
ｔレジスタ設定要求ＷＲｅｑ信号を受けて、内部のレジ
スタにＳＤXXのデータ（Ｗａｉｔレジスタ設定値＝Ｗ＿
Ｓｅｔ）を書き込むと共に、書き込み後は、Ｓｅｔ＿Ｅ
ｎｄ信号により書き込み終了をＤＲＡＭ制御部１に通知
するよう構成されている。

【００１４】また、ウエイトカウンタ部３２は、ＤＲＡ
Ｍ制御部１からのＷａｉｔ＿Ｓｔａｒｔ信号を受ける
と、基本クロックに同期して内部のカウンタ値のインク
リメントを開始するよう構成されている。更に、比較部
３３は、Ｗａｉｔレジスタ設定値（Ｗ＿Ｓｅｔ）および
Ｗａｉｔカウンタ値（Ｗ＿Ｃｏｕｎｔ）を、それぞれ内
部のコンパレータの入力とし、比較結果が等しい場合
に、Ｗａｉｔ＿Ｅｎｄをアサートし、ＤＲＡＭ制御部１
に通知するよう構成されている。

【００１５】そして、ウエイトカウンタ部３２は、Ｗａ
ｉｔ＿Ｅｎｄがアサートされるか、ＤＲＡＭ制御部１か
らのＷａｉｔ＿Ｃｌｅａｒがアサートされると、カウン
タ値をクリアし、次のＷａｉｔ＿Ｓｔａｒｔを待つよう
構成されている。

【００１６】図４は、ウエイト制御部３の制御動作のフ
ローチャートである。先ず、電源ＯＮによって、Ｗ＿Ｃ
ｏｕｎｔ＝０とし、かつ、Ｗ＿Ｓｅｔを初期化する（ス
テップＳ１）。尚、Ｗ＿Ｓｅｔは初期化した場合、予め
設定した初期値に設定されるとする。その後、Ｗ＿Ｓｅ
ｔ＝Ｗ＿Ｃｏｕｎｔであるかを判定し（ステップＳ
２）、Ｗ＿Ｓｅｔ＝Ｗ＿Ｃｏｕｎｔでない場合は、Ｗａ
ｉｔ＿Ｅｎｄをデアサートする（ステップＳ３）。そし
て、Ｗａｉｔ＿ｓｔａｒｔであるか否かを判定し（ステ
ップＳ４）、Ｗａｉｔ＿ｓｔａｒｔでない場合はステッ
プＳ２に戻って、上記の処理を繰り返す。

【００１７】また、ステップＳ２において、Ｗ＿Ｓｅｔ
＝Ｗ＿Ｃｏｕｎｔであった場合は、Ｗａｉｔ＿Ｅｎｄを
アサートし（ステップＳ５）、ステップＳ２に戻る。
尚、このような処理は、例えば、Ｗ＿Ｓｅｔが０である
場合である。

【００１８】一方、上記ステップＳ４において、Ｗａｉ
ｔ＿ｓｔａｒｔであった場合は、ウエイトカウンタ部３
２が、基本クロックに同期して内部のカウンタ値のイン
クリメントを開始する（ステップＳ６）。その後は、Ｗ
＿Ｓｅｔ＝Ｗ＿Ｃｏｕｎｔであるかを判定し（ステップ
Ｓ７）、Ｗ＿Ｓｅｔ＝Ｗ＿Ｃｏｕｎｔでない場合は、Ｗ
ａｉｔ＿Ｃｌｅａｒであるか否かを判定し（ステップＳ
８）、Ｗａｉｔ＿Ｃｌｅａｒでない場合は、ステップＳ
６に戻って、カウンタ値のインクリメントを続行する。

【００１９】そして、Ｗ＿Ｓｅｔ＝Ｗ＿Ｃｏｕｎｔとな
った場合は、Ｗａｉｔ＿Ｅｎｄをアサートし（ステップ
Ｓ９）、更に、Ｗ＿Ｃｏｕｎｔを０として（ステップＳ
１０）、ステップＳ２に戻る。また、ステップＳ８にお
いて、Ｗａｉｔ＿Ｃｌｅａｒであった場合は、ステップ
Ｓ１０進んで、Ｗ＿Ｃｏｕｎｔを０とする。

【００２０】また、このように構成されたメモリ制御装
置の状態遷移は、図１に示すものであるが、この状態遷
移の説明の前に、本発明のメモリ制御装置の比較例とし
て、高速アクセスモードを実行可能な待機時間を固定と
したもの、即ち、ウエイト制御部３による制御を行わな
い場合を説明する。

【００２１】《比較例の構成》図５は、その場合の構成
を示すブロック図である。図の構成は、ＤＲＡＭ制御部
１０１とメモリ１０２とからなり、ＤＲＡＭ制御部１０
１がシステムバス１０３に接続されている。そして、Ｄ
ＲＡＭ制御部１０１は、その待機時間がハードウェア的
に固定となっている他は、図２に示した構成と同様であ
る。

【００２２】《比較例の動作》次に、その動作について
説明する。図６および図７は、そのタイムチャート、図
８は状態遷移図である。通常、システムバス１０３から
のアクセスが発生していないときは、ＤＲＡＭ制御部１
０１は、ｉｄｌｅ（アイドル）ステートで待機する。シ
ステムバス１０３からのアクセスは、Ｒｅｑ（リクエス
ト）信号により起動され、これを受け付けるとＲｏｗ−
Ａｄｒステートに遷移し、Ａｃｋ信号で応答する。尚、
図６，７のタイムチャートでは、Ｒｅｑ，Ａｃｋ共にア
クティブＬｏｗ信号で記載されている。

【００２３】Ｒｏｗ−Ａｄｒステートでは、ＤＲＡＭ制
御部１０１は、システムバス１０３上のアドレスバスの
アドレス信号ＳＡXXに従い、メモリ１０２へのアドレス
信号ＭＡXXとしてＲｏｗアドレスを出力する。次のＲＡ
Ｓ−ＯＮステートでは、ＲＡＳをアサートし、Ｒｏｗア
ドレスをメモリ１０２内にラッチする。尚、図８中、ス
テート間の“ａ”はａｌｗａｙｓ（常時）を示してい
る。次に、Ｃｏｌｕｍｎ−Ａｄｒステートに遷移し、Ｃ
ｏｌｕｍｎアドレスをＭＡXXとして出力する。

【００２４】次のＣＡＳ−ＯＮステートでＣＡＳをアサ
ートし、このＣｏｌｕｍｎアドレスをメモリ１０２内に
ラッチする。このとき、ライトであればデータバス上の
データ信号ＭＤXX上をメモリ１０２内に書き込む。ま
た、リードであれば、メモリ１０２より、データバス上
に、データ信号ＭＤXXを読み出す。このデータは、シス
テムバス上のデータ信号ＳＤXXにより入出力される。

【００２５】続く、ＣＡＳ−ＯＦＦステートでＣＡＳを
デアサートし、１サイクルのアクセスが終了する。この
とき、次のサイクルのＲｅｑがアサートされていると、
直前のサイクルと同一ページへのアクセスかどうかをア
ドレス比較やそれに準ずる手段により判定する。そし
て、同一ページへのアクセス（これを図８ではＲｅｑ・
Ｈｉｔと記載）であればＲＡＳをプリチャージせずにＣ
ｏｌｕｍｎ−Ａｄｒステートに戻り、ＣＡＳ−ＯＮ、Ｃ
ＡＳ−ＯＦＦを繰り返し、そのサイクルを高速ページモ
ードで実行する。尚、図８中、「・」は論理積、「／」
は否定、「＋」は論理和を示している。

【００２６】一方、Ｒｅｑがアサートされていない（図
８では／Ｒｅｑと記載）か、Ｒｅｑがアサートされてい
ても直前のサイクルと異なるページへのアクセス（図８
ではＲｅｑ・／Ｈｉｔと記載）の場合は、次のＷａｉｔ
−１ステートに遷移する。ここで、ＣＡＳ−ＯＦＦステ
ートと同様の判断を実行し、Ｃｏｌｕｍｎ−Ａｄｒステ
ートまたはＷａｉｔ−２ステートに遷移する。そして、
同様の判断を繰り返し、Ｗａｉｔ−Ｎステートまで遷移
する。このステートでは、Ｒｅｑがアサートされていな
いか、またはＲｅｑがアサートされても同一ページへの
アクセスでない場合は、ＲＡＳ−ＯＦＦステートに遷移
し、ＲＡＳをデアサートする。このステートからｉｄｌ
ｅステートの間にＲＡＳのプリチャージ（図８中、ＲＡ
Ｓ−ＰＣＨ１、ＲＡＳ−ＰＣＨ２と示す）を実行し、次
のサイクルが来ていれば、ｉｄｌｅステートからＲｏｗ
−Ａｄｒ…の遷移を繰り返す。

【００２７】尚、ＲＡＳ−ＰＣＨ１，２は、メモリ固有
のＲＡＳプリチャージ時間を保証するためのステートで
あり、ここでは２クロック分のプリチャージ時間が必要
なメモリの例を示している。

【００２８】また、上記比較例では、Ｒｅｑがアサート
されて、そのサイクルが異なるページへのアクセスの場
合、必ずＷａｉｔ−Ｎまで遷移した後、ＲＡＳ−ＯＦＦ
ステートに遷移しているが、ＣＡＳ−ＯＦＦからＷａｉ
ｔ−（Ｎ−１）ステートでこれを検出した場合、以降の
ステートを飛び越し、ＲＡＳ−ＯＦＦステートに遷移さ
せるものもある。尚、Ｗａｉｔ−１からＷａｉｔ−Ｎの
個数Ｎは、０以上の固定的な値でありシステムにより異
なるものである。

【００２９】このような比較例では、ＲＡＳをアクティ
ブに保持して待機する時間（＝ウエイト時間）、即ち、
ページ内に留まるウエイト数（以降、ページ内ウエイト
数、あるいは、単にウエイト数と呼ぶ）がハードウェア
的に固定となっている。従って、実際のプログラム実行
時の連続するアクセス間のウエイト数が、この予めハー
ドウェア的に設定されているウエイト数より大きくなる
処理では、同一ページに対するアクセスが連続していた
としても、一旦、ＲＡＳプリチャージに抜け、アイドル
状態で待機するように動作する。このため、最悪、ＲＡ
Ｓプリチャージ時間とＲｏｗアドレスの入力時間分アク
セスサイクルが長くなってしまう。

【００３０】例えば、図７に示す３番目のＲｅｑで起動
されるサイクルが同一ページへのアクセスの場合、これ
に相当する。この場合、ＲｅｑアサートからＣＡＳアサ
ートまでのクロック数で比較すると、図６に示す２番目
のＲｅｑに比較し５クロック余分に費やしていることが
分かる。

【００３１】また、逆に設定ウエイト数を充分大きく
し、実際のプログラム実行中のほとんどのアクセスが、
この設定ウエイト数を超えないようにすると、今度は、
ウエイト中にページ外のアクセスが発生した場合、一旦
ＲＡＳプリチャージを実行し、アイドルに戻ってから、
サイクルを開始することになり、アイドル状態で待機し
ている場合に比べ、ＲＡＳプリチャージ時間分サイクル
の開始が遅れることになる。従って、この場合、ページ
外アクセスが多い処理ほど性能が低下することになる。

【００３２】これは、図７の３番目のアクセスが１クロ
ック早いタイミング、即ち、３Ａのタイミングでアサー
トされ、かつ、これにより起動されるサイクルが異なる
ページへのアクセスの場合に相当する。この場合、ｉｄ
ｌｅステートで待機していた場合、即ち、１番目のＲｅ
ｑに対する応答に比べて４クロック余分に費やしてい
る。このように、ウエイト数が固定の場合は、以上のよ
うな状態になるのは避けることができないものである。

【００３３】これに対し、本実施例の動作を図１を用い
て説明する。《実施例の動作》先ず、状態は基本クロックに同期して
遷移する。本実施例でも、システムバス４からのアクセ
スが発生していない場合、ＤＲＡＭ制御部１は、ｉｄｌ
ｅステートで待機する。

【００３４】システムバス４からのアクセスは、Ｒｅｑ
信号により起動され、このときアドレス信号ＳＡXXをデ
コードし、Ｗａｉｔレジスタ設定要求であれば、ＷＲｅ
ｑをアサートし、Ｗａｉｔ＿Ｓｅｔステートに遷移す
る。Ｗａｉｔ＿Ｓｅｔステートでは、ウエイト制御部３
において、ウエイトレジスタ部３１にＷ＿Ｓｅｔの書き
込みが行われ、書き込み後、Ｓｅｔ＿Ｅｎｄがアサート
される。これを受けて、ＤＲＡＭ制御部１は、Ａｃｋを
システムバス４にアサートすると共に、ｉｄｌｅステー
トに戻る。

【００３５】また、デコード結果がメモリアクセスの場
合、ＭＲｅｑを内部的にアサートし、Ｒｏｗ−Ａｄｒス
テートに遷移し、Ａｃｋをアサートする。尚、図１中、
“ａ”はａｌｗａｙｓ（常時）を示す。そして、その後
のＣＡＳ−ＯＦＦステートまでの遷移および制御は、上
述したウエイト制御部３のない比較例と同様であり、Ｃ
ＡＳをデアサート後、１サイクルのアクセスが終了す
る。

【００３６】ここで、同一ページへのメモリアクセスが
発生する（図１では、ＭＲｅｑ・Ｈｉｔと記載）と、Ｃ
ｏｌｕｍｎ−Ａｄｒステートに遷移し、高速ページモー
ドサイクルを実行する。また、異なるページへのアクセ
スが発生している（図１では、Ｒｅｑ・／Ｈｉｔと記
載。これは、ウエイトレジスタ３１へのアクセスを含
む）と、ＲＡＳ−ＯＦＦステートに遷移し、ＲＡＳプリ
チャージを実行して（ＲＡＳ−ＰＣＨ１，２）、ｉｄｌ
ｅステートに戻り、要求されているアクセスを実行す
る。

【００３７】また、システムバスからのアクセス要求が
発生していない場合（即ち、／Ｒｅｑ）は、Ｗａｉｔ＿
Ｅｎｄがアサートされている場合を除き（即ち、ウエイ
トレジスタ部３１への設定値Ｗ＿Ｓｅｔが０の場合を除
き）、Ｗａｉｔステートに遷移する。この時、同時にＷ
ａｉｔ＿Ｓｔａｒｔをアサートし、ウエイト制御部３に
Ｗａｉｔ状態に入ることを通知する。

【００３８】一方、Ｗａｉｔ＿Ｅｎｄがアサートされて
いる場合（即ち、Ｗ＿Ｓｅｔが０の場合）は、ＲＡＳ−
ＯＦＦステートに遷移し、ウエイトなしでＲＡＳプリチ
ャージを実行する。この時、Ｗａｉｔ＿Ｓｔａｒｔはア
サートしない。Ｗａｉｔステートでは、同一ページへの
メモリアクセス（ＭＲｅｑ・Ｈｉｔ）が発生すると、Ｗ
ａｉｔ＿Ｃｌｅａｒをアサートし、ウエイト制御部３に
Ｗａｉｔ状態から抜け出ることを通知すると共に、Ｃｏ
ｌｕｍｎ−Ａｄｒステートに遷移し、高速ページサイク
ルを実行する。

【００３９】また、ウエイト制御部３によりＷａｉｔ＿
Ｅｎｄがアサートされ、かつ、システムバス４からのア
クセス要求が発生していない場合か、あるいは、異なる
ページへのアクセスが発生する（／Ｒｅｑ・Ｗａｉｔ＿
Ｅｎｄ＋Ｒｅｑ・／Ｈｉｔ）と、Ｗａｉｔ＿Ｃｌｅａｒ
をアサートし、ウエイト制御部３にＷａｉｔ状態から抜
け出ることを通知するとともに、ＲＡＳ−ＯＦＦステー
トに遷移し、ＲＡＳプリチャージを実行する。これ以外
の状態（即ち、／Ｒｅｑ・／Ｗａｉｔ＿Ｅｎｄ）では、
このステートに留まり続ける。

【００４０】このように本実施例では、Ｗａｉｔステー
トでの時間が可変であるため、システムに最適な動作を
行うことができる。例えば、ある程度長い時間間隔で同
一ページへのアクセスが発生するような場合は、ウエイ
トレジスタ３１の設定値Ｗ＿Ｓｅｔを大きくとることに
よって、上述した図７の３番目のＲｅｑで起動されるサ
イクルが同一ページであった場合の問題は解決すること
ができる。また、逆に、ページ外のアクセスが頻繁に発
生するような場合は、Ｗ＿Ｓｅｔを小さくすることによ
って、無駄なウエイトによる性能低下を防止することが
できる。

【００４１】尚、上記実施例の動作では、ＤＲＡＭの高
速モード時のＲＡＳの制御方式に着目しているため、厳
密なＤＲＡＭのリード／ライト制御やリフレッシュサイ
クルの実現方法に関しては、説明を省略する。

【００４２】次に、上記実施例のメモリ制御方法におい
て、任意の処理に対して、その処理に含まれる実処理群
に各々対応したウエイト時間を予め設定し、任意の処理
を実行する場合は、各実処理を各々開始する時にそのウ
エイト時間を設定する場合を説明する。

【００４３】《ウエイト数の設定例》図９は、上記任意
の処理の一例として、本実施例のメモリ制御装置が実行
するプログラムの例である。このプログラム（プログラ
ムＳとする）は、処理Ａ，Ｂ，Ｃ，Ｄより構成され、各
処理はサブルーチン化されている。図１０に、各処理の
内容を示す。

【００４４】それぞれの処理は、メモリ２へのアクセス
間隔に特徴があるものである。例えば、（ａ）に示す実
処理Ａは、異なるページへのアクセスになる頻度が高い
ような処理であるとする。この場合、ページ内でウエイ
トしているよりは、アクセスが無い時は直ちにＲＡＳプ
リチャージを実行し、ｉｄｌｅステートで次のサイクル
を待った方が効率が良い。従って、処理Ａは、ウエイト
レジスタ設定値Ｗ＿Ｓｅｔを０とし（ステップＳ１）、
実処理Ａを行った（ステップＳ２）後、ウエイトレジス
タ３１の値を初期値に戻す（ステップＳ３）処理とす
る。

【００４５】また、（ｂ）に示す実処理Ｂは、同一ペー
ジへのメモリアクセスが連続する頻度は高いが、メモリ
アクセス間に他の処理が入り、アクセス間隔が長くなる
ような処理であるとする。この場合には、できるだけ長
い間、ページ内でウエイトした方が効率良く処理でき
る。従って、処理Ｂは、ウエイトレジスタ設定値Ｗ＿Ｓ
ｅｔを１５とし（ステップＳ１）、実処理Ｂを行った
（ステップＳ２）後、ウエイトレジスタ３１の値を初期
値に戻す（ステップＳ３）処理とする。尚、ウエイトレ
ジスタ設定値Ｗ＿Ｓｅｔの１５という値は、ウエイトレ
ジスタ３１が４ビットで構成されていた場合の最大値で
ある。

【００４６】更に、処理内容によっては、同一ページへ
のアクセスはある固定のウエイト数以下で発生し、それ
以上のウエイトが入る場合は、異なるページへのアクセ
スになる頻度が高いような場合も有り得る。これが
（ｃ）に示す実処理Ｃの場合であり、従って、処理Ｃ
は、ウエイトレジスタ設定値Ｗ＿Ｓｅｔを３とし（ステ
ップＳ１）、実処理Ｃを行った（ステップＳ２）後、ウ
エイトレジスタ３１の値を初期値に戻す（ステップＳ
３）処理とする。尚、ここでは、同一ページへのアクセ
ス間のウエイト数を３以下と想定している。

【００４７】一方、アクセス方法は、まったくランダム
で特徴をつかめない場合も有り得る。これを処理Ｄとす
る。本実施例では、このように処理内容によりメモリア
クセスの特徴をつかみ、その処理の実行時に必ずその処
理に最適化されたページ内ウエイト数を設定した後、実
際の処理を実行するようにしている。尚、メモリアクセ
スの特徴をつかむ方法としては、ソフトの処理内容を分
析する等による。

【００４８】また、本実施例では、各処理からメインの
ルーチンに戻る前にはウエイト数を初期値に戻してい
る。これにより、処理Ｄのようにメモリアクセスパター
ンが分からない場合は、サブルーチン内で設定しなくて
も初期値で実行されることになる。この初期値はハード
ウェア的に初期化された値とは限らず、システムに最適
化された値とすべきである。

【００４９】しかしながら、システムや処理内容によっ
ては、この初期値に戻す処理自体がオーバーヘッドにな
り性能低下を招く場合もある。このような場合、初期値
に戻す処理を省略することも可能であり、その場合、処
理Ｄは、直前に実行された処理で設定されたウエイト数
で実行されることになる。また、前の処理内容に影響さ
れることを避けたいならば、処理Ｄの実処理開始前にウ
エイト数を初期値に設定した後、実処理を実行するとい
った方法も可能である。

【００５０】更に、ウエイト数の上限を制限するウエイ
トレジスタ３１、ウエイトカウンタ３２、比較部３３の
ビット数ｎも、システムにより最適化すべき値である。
これらの最適値は、主として性能面の評価により決定さ
れる。また、システムによっては、ウエイト数が大きい
ほど良い場合もあり、このような場合、リフレッシュタ
イマによりウエイト管理することも可能である。この場
合、例えば、ウエイト数が最大値に設定されている場合
は、リフレッシュ要求でＲＡＳプリチャージを実行する
まで、ページ内でウエイトし続けるような制御が可能で
ある。

【００５１】以上のように、上記実施例によれば、ＲＡ
Ｓをアクティブにしたまま待機するページ内ウエイト数
の設定を可変としたため、処理内容のメモリアクセス上
の特徴を捉え、この処理内容に基づいてウエイト数を最
適な値に設定することで、高速アクセスモードをサポー
トするＤＲＡＭを用いたメモリシステムにおいて、優れ
たアクセス性能を得ることが可能となる。

【００５２】例えば、グラフィックシステムにおけるフ
レームメモリの制御に適用することで、描画関数に応じ
て最適なウエイト数に設定するといったことが可能とな
る。また、ハードウェア的に描画機能を有するようなシ
ステムに応用する場合は、描画内容に応じて、ハードウ
ェアでウエイト数を切替えることも可能である。即ち、
ウエイトレジスタ部３１の代わりにコマンド分析部を設
け、描画関数（コマンド）に応じ、Ｗ＿Ｓｅｔ値を発生
させる回路を設けることでハードウェア的に切替が可能
となる。

【００５３】

【発明の効果】以上説明したように、本発明のメモリ制
御方法およびメモリ制御装置によれば、今回のメモリア
クセスから次回のメモリアクセスへの高速アクセスサイ
クルを実行可能な時間であるウエイト時間を、メモリに
アクセスして実行する処理内容に応じて任意に設定する
ようにしたので、種々の処理を行う場合であっても、各
処理に対応して性能の高いメモリ制御を行うことができ
る。

【図面の簡単な説明】

【図１】本発明のメモリ制御方法の説明図である。

【図２】本発明のメモリ制御装置の構成を示すブロック
図である。

【図３】本発明のメモリ制御装置におけるウエイト制御
部の内部構成図である。

【図４】本発明のメモリ制御装置におけるウエイト制御
部の動作を示すフローチャートである。

【図５】比較例の構成を示すブロック図である。

【図６】比較例のタイムチャート（その１）である。

【図７】比較例のタイムチャート（その２）である。

【図８】比較例の状態遷移図である。

【図９】本発明のメモリ制御装置が実行するプログラム
の一例である。

【図１０】本発明のメモリ制御装置が実行するプログラ
ムの各処理の内容を示す図である。

【符号の説明】

１ＤＲＡＭ制御部２メモリ３ウエイト制御部３１ウエイトレジスタ部３２ウエイトカウンタ部３３比較部

Claims

【特許請求の範囲】

【請求項１】メモリのアドレスを行アドレスと列アド
レスで指定してアクセスを行うと共に、前記メモリへの
次回のアクセスが今回と同じ行アドレスであった場合
は、列アドレスのみによってアクセスを行う高速アクセ
スサイクルを実行するメモリ制御方法において、今回のメモリアクセスから次回のメモリアクセスへの高
速アクセスサイクルを実行可能な時間であるウエイト時
間を、前記メモリにアクセスして実行する処理内容に応
じて任意に設定するようにしたことを特徴とするメモリ
制御方法。
【請求項２】請求項１記載のメモリ制御方法におい
て、任意の処理に対して、当該処理に含まれる実処理群
に各々対応したウエイト時間を予め設定し、前記任意の
処理を実行する場合は、前記各実処理を各々開始する時
にそのウエイト時間を設定することを特徴とするメモリ
制御方法。
【請求項３】メモリのアドレスを行アドレスと列アド
レスで指定してアクセスを行うと共に、前記メモリへの
次回のアクセスが今回と同じ行アドレスであった場合
は、列アドレスのみによってアクセスを行う高速アクセ
スサイクルを実行するメモリ制御装置において、今回のメモリアクセスから高速アクセスサイクルの実行
可能な時間であるウエイト時間を設定するウエイトレジ
スタ部と、任意のメモリアクセスがあった場合に、このメモリアク
セスからウエイト時間のカウントを開始するウエイトカ
ウンタ部と、任意のメモリアクセスがあった場合に、前記ウエイトレ
ジスタ部の設定時間と、ウエイトカウンタ部のカウント
値とを比較し、これが一致した場合は、高速アクセスサ
イクルを解除する比較部とを備えたことを特徴とするメ
モリ制御装置。