JPH07210456A - Memory controller - Google Patents
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- JPH07210456A JPH07210456A JP6023732A JP2373294A JPH07210456A JP H07210456 A JPH07210456 A JP H07210456A JP 6023732 A JP6023732 A JP 6023732A JP 2373294 A JP2373294 A JP 2373294A JP H07210456 A JPH07210456 A JP H07210456A
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- row address
- time
- signal
- strobe signal
- access mode
- Prior art date
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- Pending
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Landscapes
- Dram (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ページモード、スタテ
ィックコラムモード等の高速アクセスモードを備えたＤ
ＲＡＭを用いたメモリ制御装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is a D equipped with a high speed access mode such as a page mode or a static column mode.
The present invention relates to a memory control device using a RAM.
【０００２】[0002]
【従来の技術】一般に、ＤＲＡＭでは、入力ピン数を節
約するため、行アドレスの入力と、列アドレスの入力の
２回のアドレス入力を行なって１回のアクセスを行なう
ようにしている。この場合、行アドレスの入力時は、行
アドレスストローブ信号がオンにされ、列アドレスの入
力時は、列アドレスストローブ信号がオンにされること
により、両アドレスが区別される。また、行アドレスが
同じで列アドレスのみが異なるアクセスが続けて行なわ
れるときは、列アドレスのみを入力してアクセスを行な
う。これを高速アクセスモードという。この場合、行ア
ドレスストローブ信号は一定時間オンにし続け、その間
に列アドレスストローブ信号をオンにし、列アドレスを
入力する動作を複数回に亘って行なう。これをページモ
ードという。そして、行アドレスストローブ信号がオフ
にされた後は、改めて行アドレスストローブ信号を入力
してから列アドレスストローブ信号を入力する。2. Description of the Related Art Generally, in a DRAM, in order to save the number of input pins, a row address is input and a column address is input twice to perform one access. In this case, when the row address is input, the row address strobe signal is turned on, and when the column address is input, the column address strobe signal is turned on, whereby the two addresses are distinguished. When the row address is the same and only the column address is different, the access is performed by inputting only the column address. This is called a high speed access mode. In this case, the row address strobe signal is kept on for a certain period of time, during which the column address strobe signal is turned on, and the operation of inputting the column address is performed a plurality of times. This is called page mode. Then, after the row address strobe signal is turned off, the row address strobe signal is input again and then the column address strobe signal is input.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、上述し
た従来の技術では、行アドレスストローブ信号をオンに
している時間が固定であったため、次のような課題があ
った。即ち、メモリへのアクセスの仕方は、ホスト装置
で実行される応用プログラムに大きく依存するものであ
り、同じ行アドレス内でのアクセスが多い場合には、行
アドレスストローブ信号のオン時間をできるだけ長くし
たほうが高速アクセスモードでのアクセスが多くなり、
メモリアクセス速度の向上が図れる。ところが、一定時
間経過後に行アドレスストローブ信号がオフにされてし
まうので、一定以上のメモリアクセス速度の向上を図る
ことができなかった。一方、行アドレスが頻繁に変わる
ような応用プログラムでは、行アドレスストローブ信号
を長時間に亘ってオンにしておくと、異なる行アドレス
が与えられた場合に一旦行アドレスストローブ信号をオ
フにしなければならない。そして、その後改めて行アド
レスストローブ信号をオンとしてメモリアクセスを開始
しなければならない。従って、このような場合は却って
メモリアクセス速度が低下してしまった。However, the above-described conventional technique has the following problems because the time during which the row address strobe signal is turned on is fixed. That is, the method of accessing the memory largely depends on the application program executed by the host device, and when there are many accesses within the same row address, the on time of the row address strobe signal is set as long as possible. There are more access in high-speed access mode,
The memory access speed can be improved. However, since the row address strobe signal is turned off after a certain period of time, it is impossible to improve the memory access speed more than a certain level. On the other hand, in an application program in which the row address changes frequently, if the row address strobe signal is turned on for a long time, the row address strobe signal must be turned off once when a different row address is given. . Then, after that, the row address strobe signal must be turned on again to start the memory access. Therefore, in such a case, the memory access speed is rather reduced.
【０００４】[0004]
【課題を解決するための手段】本発明のメモリ制御装置
は、上述した課題を解決するため、行アドレス及び列ア
ドレスによりアクセスを行なうメモリ制御装置におい
て、以下を特徴とするものである。 現在アクセス中の行アドレスを保持する第１のレジス
タを備える。 前回アクセスした行アドレスを保持する第２のレジス
タを備える。 第１及び第２のレジスタの内容を比較する比較器を備
える。 以下のような制御回路を備える。即ち、比較器による
比較の結果、現在アクセス中の行アドレスと前回アクセ
スした行アドレスとが一致し、かつ、現在のアクセスモ
ードが高速アクセスモードでない場合、行アドレススト
ローブ信号時間を増加させる。一方、現在アクセス中の
行アドレスと前回アクセスした行アドレスとが一致せ
ず、かつ、現在のアクセスモードが高速アクセスモード
である場合、行アドレスストローブ信号時間を減少させ
る。In order to solve the above-mentioned problems, a memory control device of the present invention is characterized by the following in a memory control device for accessing by a row address and a column address. A first register for holding the row address currently being accessed is provided. A second register for holding the row address accessed last time is provided. A comparator is provided for comparing the contents of the first and second registers. The following control circuit is provided. That is, as a result of the comparison by the comparator, if the currently accessed row address matches the previously accessed row address and the current access mode is not the high speed access mode, the row address strobe signal time is increased. On the other hand, when the currently accessed row address does not match the previously accessed row address and the current access mode is the high speed access mode, the row address strobe signal time is reduced.
【０００５】[0005]
【作用】本発明のメモリ制御装置においては、第１及び
第２のレジスタに現在及び前回のアクセス時の行アドレ
スが保持され、比較器により比較することにより行アド
レスの変化が検出される。そして、制御回路により、行
アドレスに変化がないのに高速アクセスモードとなって
いない場合、行アドレスストローブ信号のオン時間が増
加される。一方、行アドレスが変化したのに高速アクセ
スモードとなっている場合、行アドレスストローブ信号
のオン時間が減少される。この結果、応用プログラムの
メモリアクセスが同じ行アドレスについて繰り返し行な
われる場合は、長時間にわたって高速アクセスモードと
なるようにされ、行アドレスが頻繁に変わる場合には、
高速アクセスモードが短時間で終るようにされる。In the memory control device of the present invention, the row address at the time of the current access and the previous access is held in the first and second registers, and the change of the row address is detected by the comparison by the comparator. Then, the control circuit increases the on-time of the row address strobe signal when the high-speed access mode is not set although there is no change in the row address. On the other hand, if the high-speed access mode is set although the row address has changed, the on-time of the row address strobe signal is reduced. As a result, when the memory access of the application program is repeatedly performed for the same row address, the high-speed access mode is set for a long time, and when the row address changes frequently,
The fast access mode is set to end in a short time.
【０００６】[0006]
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明のメモリ制御装置の一実施
例のブロック図である。図１に示すメモリ制御装置は、
ＤＲＡＭ制御部１と、ウェイト制御部１１とから成り、
ウェイト制御部１１は、第１のレジスタ１２と、第２の
レジスタ１３と、比較器１４と、制御回路１７とを備え
ている。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 is a block diagram of an embodiment of the memory control device of the present invention. The memory control device shown in FIG.
It is composed of a DRAM control unit 1 and a weight control unit 11,
The weight control unit 11 includes a first register 12, a second register 13, a comparator 14, and a control circuit 17.
【０００７】まず、図１において、ＤＲＡＭ制御部１に
ついて説明する。ＤＲＡＭ制御部１は、ホストバス２か
らアドレス信号（ＨＡ）３及び要求信号（ＲＥＱ）４を
入力し、ホストバス２に対してアクノレッジ信号（ＡＣ
Ｋ）５を出力する。このホストバス２には、図示しない
演算装置等から成るホスト装置が接続されている。ここ
に、要求信号４は、ホストバス２からアドレス信号３で
示されるアドレスのアクセスが開始されたことを示し、
アクノレッジ信号５は、ＤＲＡＭメモリ部６でのメモリ
アクセスが完了したことを示す。First, the DRAM control unit 1 will be described with reference to FIG. The DRAM control unit 1 inputs an address signal (HA) 3 and a request signal (REQ) 4 from the host bus 2 and sends an acknowledge signal (AC) to the host bus 2.
K) 5 is output. To the host bus 2, a host device such as an arithmetic device (not shown) is connected. Here, the request signal 4 indicates that access from the host bus 2 to the address indicated by the address signal 3 has started,
The acknowledge signal 5 indicates that the memory access in the DRAM memory unit 6 is completed.
【０００８】また、ＤＲＡＭ制御部１は、ＤＲＡＭメモ
リ部６に対して、メモリアドレス（ＭＡ）７、行アドレ
スストローブ信号（ＲＡＳ）８及び列アドレスストロー
ブ信号（ＣＡＳ）９を出力する。ここに、メモリアドレ
ス７は、ＤＲＡＭメモリ部６に対するアドレスであり、
行アドレスストローブ信号８は、オンの時、メモリアド
レス７が行アドレスであることを示す。一方、列アドレ
スストローブ信号９は、オンの時、メモリアドレス７が
列アドレスであることを示す。また、ホストバス２のデ
ータ（ＭＤ）１０は、ＤＲＡＭメモリ部６に対して入出
力される。更に、ＤＲＡＭ制御部１は、ウェイト制御部
１１からウェイト信号（Ｗａｉｔ＿Ｎ）１６を入力す
る。The DRAM control unit 1 also outputs a memory address (MA) 7, a row address strobe signal (RAS) 8 and a column address strobe signal (CAS) 9 to the DRAM memory unit 6. Here, the memory address 7 is an address for the DRAM memory unit 6,
When the row address strobe signal 8 is on, it indicates that the memory address 7 is a row address. On the other hand, when the column address strobe signal 9 is on, it indicates that the memory address 7 is a column address. Data (MD) 10 on the host bus 2 is input / output to / from the DRAM memory unit 6. Further, the DRAM control unit 1 inputs the wait signal (Wait_N) 16 from the weight control unit 11.
【０００９】ウェイト制御部１１は、ホストバス２から
アドレス信号３及び要求信号４を入力し、ＤＲＡＭ制御
部１から行アドレスストローブ信号８を入力し、ＤＲＡ
Ｍ制御部１に対してウェイト信号１６を出力する。この
ウェイト信号１６は、ウェイト制御部１１が行アドレス
ストローブ信号８をオンとする時間値をＤＲＡＭ制御部
１に通知するための信号である。ウェイト制御部１１
は、上述したように、第１のレジスタ１２と、第２のレ
ジスタ１３と、比較器１４と、制御回路１７とを備えて
いる。The wait control unit 11 inputs the address signal 3 and the request signal 4 from the host bus 2, the row address strobe signal 8 from the DRAM control unit 1, and the DRA.
The wait signal 16 is output to the M control unit 1. The wait signal 16 is a signal for notifying the DRAM controller 1 of the time value for which the wait controller 11 turns on the row address strobe signal 8. Weight control unit 11
As described above, includes the first register 12, the second register 13, the comparator 14, and the control circuit 17.
【００１０】第１のレジスタ１２は、高速アクセス可能
な半導体素子から成り、アドレス信号３のうち、行アド
レスに相当するビットを要求信号４がオンになった時に
ラッチする。第２のレジスタ１３は、第１のレジスタ１
２と同様に、高速アクセス可能な半導体素子から成り、
第１のレジスタ１２に保持されている内容を行アドレス
ストローブ信号８がオンになった時に保持する。比較器
１４は、第１のレジスタ１２と第２のレジスタ１３の内
容を比較し、内容が一致した場合には、ヒット信号（Ｈ
ｉｔ）１５をオンにし、一致しない場合には、ヒット信
号１５をオフにする。従って、ホストバス２から要求信
号４によってメモリアクセス要求があった直後に、現在
の行アドレスが最後に行アドレスストローブ信号８をオ
ンにしてＤＲＡＭメモリ部６をアクセスした行アドレス
と同じか異なるかがヒット信号１５により示される。The first register 12 is composed of a semiconductor element which can be accessed at high speed, and latches a bit corresponding to a row address in the address signal 3 when the request signal 4 is turned on. The second register 13 is the first register 1
Similar to 2, consists of semiconductor elements that can be accessed at high speed,
The contents held in the first register 12 are held when the row address strobe signal 8 is turned on. The comparator 14 compares the contents of the first register 12 and the contents of the second register 13, and if the contents match, the hit signal (H
It) 15 is turned on, and if they do not match, the hit signal 15 is turned off. Therefore, immediately after a memory access request is issued from the host bus 2 by the request signal 4, whether the current row address is the same as or different from the row address which last accessed the row address strobe signal 8 and accessed the DRAM memory unit 6. It is indicated by the hit signal 15.
【００１１】制御回路１７は、要求信号４及び行アドレ
スストローブ信号８を入力し、ウェイト信号１６を出力
する。制御回路１７におけるヒット信号１５の入力時
に、既に行アドレスストローブ信号８がオフになってい
る場合と、まだ行アドレスストローブ信号８がオンとな
っており、高速アクセスモードが継続されている場合の
両方の場合がある。制御回路１７では、要求信号４の入
力タイミングで、ヒット信号１５及び行アドレスストロ
ーブ信号８の状態に応じて、ウェイト信号１６を決定す
る。即ち、ヒット信号１５により現在アクセス中の行ア
ドレスと前回アクセスしたアドレスとが一致し、かつ、
行アドレスストローブ信号８により現在のアクセスモー
ドが高速アクセスモードでないと判定された場合、行ア
ドレスストローブ信号のオン時間を増加させるよう、ウ
ェイト信号１６の長さを決定する。一方、ヒット信号１
５により現在アクセス中の行アドレスと前回アクセスし
たアドレスとが一致せず、かつ、行アドレスストローブ
信号８により現在のアクセスモードが高速アクセスモー
ドであると判定された場合、行アドレスストローブ信号
のオン時間を減少させるよう、ウェイト信号１６の長さ
を決定する。この制御内容は、後述する図２のフローチ
ャートに示されるものである。The control circuit 17 inputs the request signal 4 and the row address strobe signal 8 and outputs a wait signal 16. Both when the row address strobe signal 8 is already turned off when the hit signal 15 is input to the control circuit 17 and when the row address strobe signal 8 is still on and the high speed access mode is continued. In some cases. The control circuit 17 determines the wait signal 16 according to the states of the hit signal 15 and the row address strobe signal 8 at the input timing of the request signal 4. That is, the hit signal 15 causes the currently accessed row address to match the previously accessed address, and
When it is determined by the row address strobe signal 8 that the current access mode is not the high speed access mode, the length of the wait signal 16 is determined so as to increase the ON time of the row address strobe signal. On the other hand, hit signal 1
If the currently accessed row address does not match the previously accessed address according to 5, and it is determined by the row address strobe signal 8 that the current access mode is the high-speed access mode, the row address strobe signal ON time The length of the weight signal 16 is determined so that The contents of this control are shown in the flowchart of FIG. 2 described later.
【００１２】次に、上述した装置の動作を説明する。図
１において、ＤＲＡＭ制御部１は、ホストバス２からア
ドレス信号３を入力すると、ＤＲＡＭメモリ部６をアク
セスするため、アドレス信号３から行アドレス及び列ア
ドレスを生成し、メモリアドレス７としてＤＲＡＭメモ
リ部６に出力する。ここで、行アドレスが同じで列アド
レスのみが異なるメモリアドレスへのアクセスが連続す
る場合、最初のメモリアクセスで行アドレス及び列アド
レスの両方が与えられ、引き続くメモリアクセスでは列
アドレスだけが与えられる。この時、行アドレスストロ
ーブ信号８はウェイト信号１６の長さに応じた時間オン
にされており、列アドレスストローブ信号９は列アドレ
スが変わるたびにオフからオンにされる。ここで、行ア
ドレスストローブ信号８がオンにされる時間がウェイト
制御部１１のウェイト信号１６により制御される。Next, the operation of the above-mentioned device will be described. In FIG. 1, when the DRAM control unit 1 inputs the address signal 3 from the host bus 2, the DRAM control unit 1 accesses the DRAM memory unit 6 to generate a row address and a column address from the address signal 3, and the DRAM address is used as the memory address 7. Output to 6. Here, when memory addresses having the same row address but different column addresses are continuously accessed, both the row address and the column address are given in the first memory access, and only the column address is given in the subsequent memory access. At this time, the row address strobe signal 8 is turned on for a time corresponding to the length of the wait signal 16, and the column address strobe signal 9 is turned on from off every time the column address changes. Here, the time when the row address strobe signal 8 is turned on is controlled by the wait signal 16 of the wait controller 11.
【００１３】図２は、ウェイト制御部１１の動作を説明
するフローチャートである。まず、ウェイト制御部１１
は、要求信号（ＲＥＱ）４がオンとなるのを待つ（ステ
ップＳ２０）。要求信号４がオンとなると、次に、行ア
ドレスストローブ（ＲＡＳ）信号８の状態を調べる（ス
テップＳ２１）。行アドレスストローブ信号８がオフに
なっていると判定される場合は、ホストバス２より新た
にＤＲＡＭメモリ部６へのアクセスが始まったと判定す
ることができる。そして、この時、ヒット（Ｈｉｔ）信
号１５の状態を調べる（ステップＳ２４）。FIG. 2 is a flow chart for explaining the operation of the weight controller 11. First, the weight controller 11
Waits for the request signal (REQ) 4 to be turned on (step S20). When the request signal 4 is turned on, next, the state of the row address strobe (RAS) signal 8 is checked (step S21). When it is determined that the row address strobe signal 8 is off, it can be determined that the access from the host bus 2 to the DRAM memory unit 6 is newly started. At this time, the state of the hit signal 15 is checked (step S24).
【００１４】ここで、ヒット信号１５がオンの場合は、
前回のメモリアドレス中の行アドレスと、今回のメモリ
アドレス中の行アドレスが一致していたことを示す。従
って、このような応用プログラムの場合、現在のウェイ
ト信号１６で与える時間値よりも大きい時間値を与えた
方が、このような場合でも、行アドレスストローブ信号
８がオフとされずに済む。即ち、高速アクセスモードを
利用できる機会がより多くなり、従って、メモリアクセ
スアクセス時間の短縮を図ることができる。そこで、制
御回路１７は、ウェイト信号１６を長くする操作を行な
う（ステップＳ２５）。具体的には、次のようにしてウ
ェイト信号１６を操作する。尚、ここでの時間の単位
は、クロック数とする。また、ウェイト信号１６で与え
られている現在の値をＷ０とする。Here, when the hit signal 15 is on,
Indicates that the row address in the previous memory address and the row address in this memory address match. Therefore, in the case of such an application program, the row address strobe signal 8 is not turned off even in such a case by giving a time value larger than the time value given by the current wait signal 16. That is, there are more opportunities to use the high-speed access mode, and therefore the memory access access time can be shortened. Therefore, the control circuit 17 operates to lengthen the wait signal 16 (step S25). Specifically, the wait signal 16 is operated as follows. The unit of time here is the number of clocks. The current value given by the wait signal 16 is W0.
【００１５】（アドレスストローブ時間を遅延する場合
の操作）現在の時間値Ｗ０に１クロック以上の所定のク
ロック数Ｌを加える。但し、その結果、Ｗ０がメモリ素
子で規定された最大値ＬＬより大きくなる場合は、Ｗ０
を最大値ＬＬとする。即ち、メモリ素子の性能により高
速モードでアクセス可能な時間に限界があるので、それ
に応じた最大値ＬＬを設定する。一方、図２のステップ
Ｓ２４でヒット信号１５がオフの場合は、ウェイト信号
１６の値Ｗ０は、適当な値であったと判定できるので、
Ｗ０は変化させない。(Operation for Delaying Address Strobe Time) A predetermined clock number L of 1 clock or more is added to the current time value W0. However, as a result, when W0 becomes larger than the maximum value LL defined by the memory element, W0
Is the maximum value LL. That is, since there is a limit to the accessible time in the high speed mode due to the performance of the memory device, the maximum value LL is set accordingly. On the other hand, if the hit signal 15 is off in step S24 of FIG. 2, it can be determined that the value W0 of the wait signal 16 is an appropriate value.
W0 is not changed.
【００１６】図２のステップＳ２１において、行アドレ
スストローブ信号８がオンの時は、高速アクセスモード
が継続されている場合である。この場合、次にヒット信
号１５を調べ（ステップＳ２２）、ヒット信号１５がオ
ンの時は何もしない。即ち、行アドレスストローブ信号
８がオンである間に、同じ行アドレスを持つ次のメモリ
アドレスによるアクセスがあったので、ウェイト信号１
６の値Ｗ０は適当であると判定できるので、何もしな
い。In step S21 of FIG. 2, when the row address strobe signal 8 is ON, it means that the high speed access mode is continued. In this case, the hit signal 15 is checked next (step S22), and when the hit signal 15 is on, nothing is done. That is, while the row address strobe signal 8 is on, there is an access by the next memory address having the same row address, so the wait signal 1
Since the value W0 of 6 can be determined to be appropriate, nothing is done.
【００１７】一方、ヒット信号１５がオフの場合には、
行アドレスストローブ信号８がオンとなっている間に、
違う行アドレスを持つメモリアドレスのアクセスがあっ
たことになり、ウェイト信号１６の値Ｗ０は減らすべき
であると判定できる。具体的には、次のようにして、ウ
ェイト信号１６の値Ｗ０を減らす。 （行アドレスストローブ時間を短縮する場合の操作）現
在の時間値Ｗ０から１クロック以上の所定のクロック数
Ｓを減らす。但し、その結果、次に述べる最小値ＳＳよ
り小さくなる場合は、Ｗ０を最小値ＳＳとする。この最
小値ＳＳは、ＤＲＡＭの１回分のアクセスによるクロッ
ク数、即ち行アドレスを１回与え、そして列アドレスを
１回だけ与えてアクセスを行なう場合の総クロック数で
ある。以上述べた処理を行なった後、ホストバス２から
の次のメモリアクセス要求に備えるために、前述したス
テップＳ２０に戻る。On the other hand, when the hit signal 15 is off,
While the row address strobe signal 8 is on,
It can be determined that the value W0 of the wait signal 16 should be reduced because the memory address having a different row address is accessed. Specifically, the value W0 of the weight signal 16 is reduced as follows. (Operation for shortening the row address strobe time) Decrease a predetermined clock number S of 1 clock or more from the current time value W0. However, as a result, when it becomes smaller than the minimum value SS described below, W0 is set to the minimum value SS. This minimum value SS is the number of clocks by one access of the DRAM, that is, the total number of clocks when the row address is given once and the column address is given only once to perform the access. After performing the processing described above, the process returns to step S20 described above to prepare for the next memory access request from the host bus 2.
【００１８】次に、図３〜図８のタイムチャートにより
以上の動作の具体例を説明する。ここでは、読み出し処
理を例とし、ウェイト信号１６の増減値Ｌ及びＳはとも
に１クロックとする。図３では、ホストバス２から同じ
行アドレスを持つアドレスＡ０、Ａ１によるＤＲＡＭメ
モリの読み出しが、高速アクセスモードで実行された例
を示す。時刻ｔ１でホストバス２から要求信号４がオン
にされ（図３（ｂ））、これとともに、ＤＲＡＭ制御部
１及びウェイト制御部１１によりアドレスＡ０が受け取
られる。これにより、当該ＤＲＡＭ制御部１及びウェイ
ト制御部１１がそれぞれ起動される。即ち、ＤＲＡＭ制
御部１は、時刻ｔ２でＤＲＡＭメモリ部６に対し、行ア
ドレスストローブ信号８をオンとし（図４（ａ））、メ
モリアドレス７として行アドレスＲ０を送る（図３
（ｅ））。次に、時刻ｔ３で列アドレスストローブ信号
９を一時的にオフからオンにすることにより（図４
（ｂ））、列アドレスＣ０を送る（図４（ｅ））。Next, a specific example of the above operation will be described with reference to the time charts of FIGS. Here, the read processing is taken as an example, and the increase and decrease values L and S of the wait signal 16 are both 1 clock. FIG. 3 shows an example in which the DRAM memory is read from the host bus 2 by the addresses A0 and A1 having the same row address in the high-speed access mode. At time t1, the request signal 4 is turned on from the host bus 2 (FIG. 3 (b)), and at the same time, the address A0 is received by the DRAM controller 1 and the wait controller 11. As a result, the DRAM control unit 1 and the weight control unit 11 are activated. That is, the DRAM control unit 1 turns on the row address strobe signal 8 to the DRAM memory unit 6 at time t2 (FIG. 4A) and sends the row address R0 as the memory address 7 (FIG. 3).
(E)). Next, at time t3, the column address strobe signal 9 is temporarily turned from OFF to ON (see FIG.
(B)), and the column address C0 is sent (FIG. 4 (e)).
【００１９】また、ウェイト制御部１１では、まず、時
刻ｔ１で要求信号４により第１のレジスタ１２に行アド
レスＲ０が保持される。ここで、このメモリ参照では、
前回の行アドレスストローブ信号８とともに送られた行
アドレスと、今回の行アドレスＲ０とは一致していない
ものとする。従って、比較器１４からのヒット信号１５
はオフの状態のままである（図４（ｃ）時点ｔ２）。こ
こまでで、図２のステップＳ２０、Ｓ２１、Ｓ２４の処
理が行なわれる（図４（ｅ））。次に、時刻ｔ２で行ア
ドレスストローブ信号８により第２のレジスタ１３に第
１のレジスタ１２の内容が転送される。尚、これによ
り、第１のレジスタ１２、第２のレジスタ１３の内容は
同じとなるので、ヒット信号は時刻ｔ２で必ずオンとな
るが（図４（ｃ））、これは以降の処理に影響を及ぼさ
ない。そして、時刻ｔ４において、アクノレッジ信号５
とともにデータ１０によって読み出しデータＤ０がホス
トバス２上に送出される（図３（ｃ））。In the wait controller 11, first, the row address R0 is held in the first register 12 by the request signal 4 at time t1. Here, in this memory reference,
It is assumed that the row address sent together with the previous row address strobe signal 8 and the current row address R0 do not match. Therefore, the hit signal 15 from the comparator 14
Remains off (time point t2 in FIG. 4C). Up to this point, the processes of steps S20, S21, and S24 of FIG. 2 are performed (FIG. 4 (e)). Next, at time t2, the contents of the first register 12 are transferred to the second register 13 by the row address strobe signal 8. As a result, since the contents of the first register 12 and the second register 13 are the same, the hit signal is always turned on at time t2 (FIG. 4 (c)), but this has an influence on the subsequent processing. Does not reach. Then, at time t4, the acknowledge signal 5
At the same time, the read data D0 is sent to the host bus 2 by the data 10 (FIG. 3 (c)).
【００２０】次に、時刻ｔ５での要求信号４によりアド
レスＡ１でメモリ参照が起動される（図３（ａ））。こ
のとき、第１のレジスタ１２にアドレスＡ１の行アドレ
スＲ０がラッチされ、これが比較器１４により、前回の
アドレスの行アドレスＲ０をラッチしている第２のレジ
スタ１３と比較される。ここで、図示の例では、比較結
果が一致し、ヒット信号１５はオンとなるので、ＤＲＡ
Ｍメモリ部６には、時刻ｔ７で列アドレスＣ１のみを与
え（図３（ｅ））、また、ウェイト信号１６の値Ｗ０は
更新しない（図４（ｄ））。ここまでが、アドレスＡ１
に対しての図２のステップＳ２０、Ｓ２１、Ｓ２２の処
理に相当する（図４（ｅ））。そして、ＤＲＡＭ制御部
１は、時刻ｔ２からＷ０クロック経過した時刻ｔ９にお
いて、行アドレスストローブ信号８をオフとし、高速ア
クセスモードを終了させる（図４（ａ））。Next, the memory reference is activated at the address A1 by the request signal 4 at time t5 (FIG. 3 (a)). At this time, the row address R0 of the address A1 is latched in the first register 12, and this is compared by the comparator 14 with the second register 13 latching the row address R0 of the previous address. Here, in the illustrated example, since the comparison results match and the hit signal 15 is turned on, the DRA
Only the column address C1 is given to the M memory unit 6 at time t7 (FIG. 3 (e)), and the value W0 of the wait signal 16 is not updated (FIG. 4 (d)). Up to this point, the address A1
2 corresponds to the processing of steps S20, S21, and S22 of FIG. 2 (FIG. 4 (e)). Then, the DRAM control unit 1 turns off the row address strobe signal 8 at time t9 when W0 clocks have passed from time t2, and terminates the high-speed access mode (FIG. 4A).
【００２１】次に、図５〜図８で、ウェイト信号１６の
値を変化させる場合の例を説明する。これらの図５〜図
８でも、読み出しの場合を例にとる。図５及び図６は、
高速アクセスモードでない時に第２のレジスタ１３に保
持中の行アドレスＲ２に一致する行アドレスＲ２が与え
られた場合を示している。時刻ｔ１０でアドレスＡ２が
与えられると（図５（ａ））、時刻ｔ１１にて、アドレ
スＡ２の行アドレスＲ２が第２のレジスタ１３と一致し
ていることがヒット信号１５がオンであることにより示
される（図６（ｃ））。ここまでが図２のステップＳ２
０、Ｓ２１、Ｓ２４に対応する（図６（ｅ））。ステッ
プＳ２４の結果、ヒット信号１５がオンなので、制御回
路１７はウェイト信号１６を増やす処理（図２のステッ
プＳ２５）を行なう。即ち、Ｗ０に“１”を加えた値Ｗ
０＋１を新たな値とするウェイト信号１６を、ＤＲＡＭ
制御部１に入力する（図６（ｄ））。一方、ＤＲＡＭ制
御部１は、時刻ｔ１２で行アドレスストローブ信号８を
オンにし（図６（ａ））、時刻ｔ１３で列アドレスＣ２
を与える（図６（ｂ））。そして、時刻ｔ１４でデータ
Ｄ２を読み出す（図５（ｄ））。Next, an example of changing the value of the wait signal 16 will be described with reference to FIGS. 5 to 8 as well, the case of reading is taken as an example. 5 and 6 show
The case where the row address R2 that matches the row address R2 being held is given to the second register 13 when not in the high-speed access mode is shown. When the address A2 is given at the time t10 (FIG. 5A), the fact that the row address R2 of the address A2 matches the second register 13 at the time t11 means that the hit signal 15 is on. Shown (FIG. 6 (c)). Up to here is step S2 in FIG.
0, S21, and S24 (FIG. 6 (e)). As a result of step S24, since the hit signal 15 is on, the control circuit 17 performs a process of increasing the wait signal 16 (step S25 of FIG. 2). That is, the value W obtained by adding "1" to W0
The wait signal 16 whose new value is 0 + 1 is set to the DRAM
Input to the control unit 1 (FIG. 6 (d)). On the other hand, the DRAM control unit 1 turns on the row address strobe signal 8 at time t12 (FIG. 6A), and the column address C2 at time t13.
Is given (FIG. 6 (b)). Then, at time t14, the data D2 is read (FIG. 5 (d)).
【００２２】次に、アドレスＡ２と同じ行アドレスＲ２
を持つアドレスＡ３への読み出し要求が、行アドレスス
トローブ信号８がオン中の時刻ｔ１５に与えられたとす
る（図５（ａ））。このとき、ＤＲＡＭ制御部１は、時
刻ｔ１６で列アドレスＣ３のみを与え（図５（ｅ））、
時刻ｔ１７でデータＤ３を読み出す（図５（ｄ））。そ
の後、同じようにホストバスからメモリ参照要求を処理
する。そして、時刻ｔ１１から待ち時間Ｗ０＋１経過し
た時刻ｔ１８で行アドレスストローブ信号８をオフとし
（図６（ａ））、高速アクセスモードを終了する。そし
て、次のメモリ参照では、ウェイト信号１６としてＷ０
＋１の値が使用される。この結果、応用プログラムのメ
モリアクセスが同じ行アドレスについて繰り返し行なわ
れる場合は、長時間にわたって高速アクセスモードとな
るようにされる。Next, the same row address R2 as the address A2
It is assumed that a read request to the address A3 having is given at time t15 when the row address strobe signal 8 is on (FIG. 5A). At this time, the DRAM controller 1 gives only the column address C3 at time t16 (FIG. 5 (e)),
The data D3 is read at time t17 (FIG. 5 (d)). After that, the memory reference request is similarly processed from the host bus. Then, at the time t18 when the waiting time W0 + 1 has elapsed from the time t11, the row address strobe signal 8 is turned off (FIG. 6A), and the high speed access mode is ended. Then, in the next memory reference, W0 is set as the wait signal 16.
A value of +1 is used. As a result, when the memory access of the application program is repeatedly performed for the same row address, the high speed access mode is set for a long time.
【００２３】図５は、高速アクセスモード時に、第２の
レジスタ１３に保持中の行アドレスに一致しないアドレ
スＡ４が与えられた場合を示している。時刻ｔ１９でア
ドレスＡ４が与えられると（図７（ａ））、時刻ｔ２０
において、アドレスＡ４の行アドレスＲ４が第２のレジ
スタ１３の内容と不一致であることがヒット信号がオフ
となることにより示される（図８（ｃ））。ここまで
が、図２のステップＳ２０、Ｓ２１、Ｓ２２に対応する
（図８（ｅ））。ここで、制御回路１７は、ウェイト時
間１６を減らす処理（図２のステップＳ２３）を行な
う。即ち、Ｗ０から“１”を減じた値Ｗ０−１を新たな
値として、ＤＲＡＭ制御部１のウェイト時間とする（図
８（ｄ））。ＤＲＡＭ制御部１は、時刻ｔ２１で行アド
レスストローブ信号８を一旦オフにし（図８（ａ））、
時刻ｔ２２で行アドレスストローブ信号８を再びオンと
し（同図）、新しい行アドレスＲ４をＤＲＡＭメモリ部
６に与え（図７（ｅ））、時刻ｔ２３で列アドレスＣ４
を与える（同図）。そして、その後、同じようにホスト
バス２からのメモリ参照要求を処理する。そして、時刻
ｔ２２から待ち時間Ｗ０−１経過した時刻ｔ２５で行ア
ドレスストローブ信号８をオフとし（図８（ａ））、高
速アクセスモードを終了する。そして、次のメモリ参照
では、待ち時間としてＷ０−１の値が使用される。この
結果、応用プログラムのメモリアクセスで行アドレスが
頻繁に変わる場合には、高速アクセスモードが短時間で
終るようにされる。FIG. 5 shows a case where the second register 13 is provided with an address A4 which does not match the row address being held in the high speed access mode. When address A4 is given at time t19 (FIG. 7A), time t20
In FIG. 8, the row signal R4 of the address A4 does not match the content of the second register 13 as indicated by the hit signal being turned off (FIG. 8 (c)). Up to this point corresponds to steps S20, S21, and S22 of FIG. 2 (FIG. 8 (e)). Here, the control circuit 17 performs a process of reducing the wait time 16 (step S23 in FIG. 2). That is, the value W0-1 obtained by subtracting "1" from W0 is set as a new value to be the wait time of the DRAM control unit 1 (FIG. 8 (d)). The DRAM control unit 1 temporarily turns off the row address strobe signal 8 at time t21 (FIG. 8A),
At time t22, the row address strobe signal 8 is turned on again (the same figure), a new row address R4 is given to the DRAM memory section 6 (FIG. 7 (e)), and the column address C4 is given at the time t23.
Is given (the same figure). Then, after that, the memory reference request from the host bus 2 is processed in the same manner. Then, at the time t25 when the waiting time W0-1 has elapsed from the time t22, the row address strobe signal 8 is turned off (FIG. 8A), and the high speed access mode is ended. Then, in the next memory reference, the value of W0-1 is used as the waiting time. As a result, when the row address is frequently changed due to the memory access of the application program, the high speed access mode is completed in a short time.
【００２４】このように、上述した実施例によれば、ホ
スト装置で実行される応用プログラムが、同じ行アドレ
ス内で多くのアクセスを行なうものである場合には、行
アドレスストローブ信号８のオン時間が所定クロック数
長くされるので、高速アクセスモードでのアクセスが多
くなるようにすることができる。この結果、図９（ａ）
に示すように、従来、行アドレスストローブ信号８のオ
ン時間が一定であったため、同一行アドレス内で３回だ
けしか高速アクセスモードでのアクセスが行なえなかっ
たのに対し、図９（ｂ）に示すように、このような制限
がなくなる。従って、同一行アドレス内でのアクセスが
最大限連続する限り、行アドレスの出力は最初の１回だ
けでよく、行アドレスを出力する必要がない分、メモリ
アクセス速度の向上を図ることができる。一方、応用プ
ログラムがアクセスする行アドレスが頻繁に変わるよう
な場合には、行アドレスストローブ信号８のオン時間が
短くされ、高速アクセスモードが短時間で終るようにす
ることができる。この結果、図９（ｃ）に示すように、
従来、行アドレスストローブ信号８のオン時間が一定で
あったため、途中で行アドレスが切り換えられる場合に
行アドレスストローブ信号８を一旦オフにする必要があ
ったのに対し、図９（ｄ）に示すように、その必要がな
くなる。従って、このような場合にも行アドレスストロ
ーブ信号８をオフにする手順を取らずに済む分、メモリ
アクセス速度の向上を図ることができる。As described above, according to the above-described embodiment, when the application program executed by the host device makes many accesses within the same row address, the ON time of the row address strobe signal 8 is set. Is increased by a predetermined number of clocks, so that it is possible to increase the number of accesses in the high speed access mode. As a result, FIG. 9 (a)
As shown in FIG. 9, the ON time of the row address strobe signal 8 is constant, so that the high-speed access mode can be accessed only three times within the same row address. As shown, there are no such restrictions. Therefore, as long as the accesses within the same row address are maximally continuous, the row address need only be output once at the beginning, and it is not necessary to output the row address, so that the memory access speed can be improved. On the other hand, when the row address accessed by the application program changes frequently, the ON time of the row address strobe signal 8 is shortened, and the high speed access mode can be completed in a short time. As a result, as shown in FIG.
Conventionally, since the on time of the row address strobe signal 8 is constant, it is necessary to turn off the row address strobe signal 8 once when the row address is switched on the way, whereas the row address strobe signal 8 is shown in FIG. As such, it eliminates the need. Therefore, even in such a case, the procedure of turning off the row address strobe signal 8 is not required, and the memory access speed can be improved.
【００２５】尚、本発明は、上述した実施例に限定され
るものではなく、種々の変形が可能である。例えば、本
発明は、ディスプレイやキーボード等を備えた通常のコ
ンピュータのＤＲＡＭに限らず、制御用のコンピュータ
等、各種の情報処理装置のＤＲＡＭについて広く適用す
ることが可能である。また、高速アクセスモードの例と
してページモードについて説明したが、スタティックコ
ラムモードでも同様である。これは、列アドレスストロ
ーブ信号を用いない点を除き、ページモードと同様なも
のである。The present invention is not limited to the above-mentioned embodiment, but various modifications can be made. For example, the present invention is not limited to the DRAM of an ordinary computer equipped with a display, a keyboard and the like, but can be widely applied to the DRAM of various information processing devices such as a control computer. Although the page mode has been described as an example of the high-speed access mode, the same applies to the static column mode. This is similar to the page mode except that the column address strobe signal is not used.
【００２６】[0026]
【発明の効果】以上説明したように、本発明のメモリ制
御装置によれば、行アドレスの変化に応じて行アドレス
ストローブ信号時間を変化させるようにしたので、次の
ような効果がある。即ち、ホスト装置で実行される応用
プログラムが、同じ行アドレス内で多くのアクセスを行
なう場合には、行アドレスストローブ信号時間を長し、
高速アクセスモードでのアクセスを多くすることができ
る。従って、メモリアクセス速度の向上を図ることがで
きる。一方、応用プログラムがアクセスする行アドレス
が頻繁に変わるような場合には、行アドレスストローブ
信号時間を短くし、高速アクセスモードを短時間で終ら
せるようにすることができる。従って、このような場合
にもメモリアクセス速度の向上を図ることができる。As described above, according to the memory control device of the present invention, the row address strobe signal time is changed according to the change of the row address, so that the following effects can be obtained. That is, when the application program executed by the host device makes many accesses within the same row address, the row address strobe signal time is lengthened,
It is possible to increase access in the fast access mode. Therefore, the memory access speed can be improved. On the other hand, when the row address accessed by the application program changes frequently, the row address strobe signal time can be shortened to end the high speed access mode in a short time. Therefore, even in such a case, the memory access speed can be improved.
【図１】本発明のメモリ制御装置の一実施例のブロック
図である。FIG. 1 is a block diagram of an embodiment of a memory control device of the present invention.
【図２】図１のウェイト制御部の処理手順を説明するフ
ローチャートである。FIG. 2 is a flowchart illustrating a processing procedure of a weight control unit in FIG.
【図３】図１の装置の動作を説明するタイムチャート
（その１）である。FIG. 3 is a time chart (No. 1) for explaining the operation of the apparatus of FIG.
【図４】図１の装置の動作を説明するタイムチャート
（その２）である。FIG. 4 is a time chart (No. 2) for explaining the operation of the apparatus of FIG.
【図５】図１の装置の動作を説明するタイムチャート
（その３）である。5 is a time chart (No. 3) explaining the operation of the apparatus of FIG. 1. FIG.
【図６】図１の装置の動作を説明するタイムチャート
（その４）である。FIG. 6 is a time chart (No. 4) for explaining the operation of the apparatus in FIG.
【図７】図１の装置の動作を説明するタイムチャート
（その５）である。FIG. 7 is a time chart (No. 5) for explaining the operation of the apparatus of FIG.
【図８】図１の装置の動作を説明するタイムチャート
（その６）である。FIG. 8 is a time chart (No. 6) for explaining the operation of the apparatus in FIG.
【図９】従来及び本発明の装置のアクセス能力の比較図
である。FIG. 9 is a comparison diagram of the access capacities of the conventional device and the device of the present invention.
１ ＤＲＡＭ制御部 １１ ウェイト制御部 １２ 第１のレジスタ １３ 第２のレジスタ １４ 比較器 １７ 制御回路 1 DRAM Control Unit 11 Weight Control Unit 12 First Register 13 Second Register 14 Comparator 17 Control Circuit
Claims (1)
アクセスを行なうメモリ制御装置において、 現在アクセス中の行アドレスを保持する第１のレジスタ
と、 前回アクセスした行アドレスを保持する第２のレジスタ
と、 前記第１及び第２のレジスタの内容を比較する比較器
と、 当該比較器による比較の結果、現在アクセス中の行アド
レスと前回アクセスした行アドレスとが一致し、かつ、
現在のアクセスモードが高速アクセスモードでない場
合、行アドレスストローブ時間を増加させる一方、現在
アクセス中の行アドレスと前回アクセスした行アドレス
とが一致せず、かつ、現在のアクセスモードが高速アク
セスモードである場合、行アドレスストローブ時間を減
少させる制御回路とを備えたことを特徴とするメモリ制
御装置。1. A memory control device for memory access using a row address and a column address, comprising: a first register for holding a row address currently being accessed; and a second register for holding a row address previously accessed. The comparator for comparing the contents of the first and second registers, and the result of the comparison by the comparator, the currently accessed row address and the previously accessed row address match, and
If the current access mode is not the high-speed access mode, the row address strobe time is increased, but the currently accessed row address does not match the previously accessed row address, and the current access mode is the high-speed access mode. And a control circuit for reducing the row address strobe time.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6023732A JPH07210456A (en) | 1994-01-26 | 1994-01-26 | Memory controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6023732A JPH07210456A (en) | 1994-01-26 | 1994-01-26 | Memory controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07210456A true JPH07210456A (en) | 1995-08-11 |
Family
ID=12118492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6023732A Pending JPH07210456A (en) | 1994-01-26 | 1994-01-26 | Memory controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07210456A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6336162B1 (en) | 1998-03-03 | 2002-01-01 | International Business Machines Corporation | DRAM access method and a DRAM controller using the same |
| US6335903B2 (en) * | 2000-02-10 | 2002-01-01 | Hitachi, Ltd. | Memory system |
-
1994
- 1994-01-26 JP JP6023732A patent/JPH07210456A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6336162B1 (en) | 1998-03-03 | 2002-01-01 | International Business Machines Corporation | DRAM access method and a DRAM controller using the same |
| US6335903B2 (en) * | 2000-02-10 | 2002-01-01 | Hitachi, Ltd. | Memory system |
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