JPH03259491A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、レーザプリンタ等ダイナミック・ランダム・
アクセス・メモリを使用した機器において適用されるメ
モリ制御装置に関する。

［従来の技術］ 例えばレーザプリンタには第５図に示すメモリ制御装置
が使用されている。このメモリ制御装置は、マイクロ・
プロセッサ１、ＲＯＭ　（読出し専用メモリ）２、ホス
トから送られてくる印字データ（印字される文字のコー
ド、プリンタコントロールの為のコード等）を受信する
受信回路３、他の機器とでデータ通信を行う通信回路４
、印字部へ画像データを出力する画像データ出力回路５
、ダイナミックＲＡＭ　（ランダム・アクセス・メモリ
）６を制御するダイナミックＲＡＭコントロール回路７
で構成されている。ダイナミックＲＡＭコントロール回
路７はダイナミックＲＡ　Ｍ　６を正常に動作させるた
めに、アドレスの分割人力やリフレッシュのためＲＡＳ
（ラス信号）、ｃＡｓ（ガス信号）、ＷＥ（ライトイネ
ーブル信号）などの信号タイミングを制御するようにな
っている。

前記マイクロ・プロセッサ１、ＲＯＭ２、受信回路３、
通信回路４、画像データ出力回路５、ダイナミックＲＡ
Ｍコントロール回路７は互いにシステムデータバス８に
よって接続されている。

受信回路３で受信された印字データは必ず６度ダイナミ
ックＲＡＭ６に書き込まれるが、その書き込み制御は以
下の通り行われていた。

受信回路３は印字データの読み込みが終了するとマイク
ロ・プロセッサ１に対して割り込み要求を発生する。

マイクロ・プロセッサ１は割り込み要求を受は取ると、
それまで実行していたルーチンの状態（すなわち、レジ
スタに記憶されているデータ、実行されているタスクの
ステータスなど）をダイナミックＲＡＭ６上に待避し、
その後割り込み処理ルーチンに制御を移す。（割り込み
前処理）割り込み処理ルーチンにおいてマイクロ・プロ
セッサ１は、まず受信回路３から受信したデータの読み
込みを行い、その後そのデータを記憶すべきアドレスを
算出し、ダイナミックＲＡＭ６に対して書き込みを行う
。

割り込み処理ルーチンが終了すると、マイクロ・プロセ
ッサ１は、以前実行していたルーチンの状態を再びダイ
ナミックＲＡＭ６から戻しそのルーチンに制御を移す。

このように従来では受信回路３はダイナミックＲＡＭ６
に対して何等能動的な動作を行わす、受信回路３とダイ
ナミックＲＡＭ６とのデータ転送はすべてマイクロ・プ
ロセッサ１により行われていた。

また従来てはダイナミックＲＡＭコントロール回路７の
入出力チャネルが１チヤネルのみなので、システムデー
タバス８の使用権を持つ回路プロッり、すなわちマイク
ロ・プロセッサ１のみがダイナミックＲＡ　Ｍ　６をア
クセスできるようになっていた。

そして従来のダイナミックＲＡＭコントロール回路７は
、シングルモード（すなわち、リードサイクル、アーリ
ライトサイクル・デイレイドライドサイクル・リードモ
ディファイライトサイクル等、１サイクルのアクセスで
１ワードの読み出し又は書き込み、またはその両方を行
うモード）のみ実行可能なので、連続したアドレスに対
する書き込みもシングルモードの繰り返しを実行するこ
とになる。

従ってデータＸ及びデータＹをダイナミックＲＡＭ６に
書き込む場合には第６図に示すタイミングとなる。すな
わち各データの書き込み毎にプリチャージ時間が介在す
ることになる。

第７図はマイクロ・プロセッサ１による処理Ａと、受信
回路３による印字データＸ、Ｙの受信処理が同時進行し
た場合のマイクロ・プロセッサ１の処理、受信回路３の
処理及びダイナミックＲＡＭ６の使用状況を示している
。

例えばマイクロ・プロセッサ１による処理Ａと受信回路
３によるデータＸの受信が同時に始まったと想定すると
、データＸの受信に必要な６定時間中マイクロ・プロセ
ッサ１は処理Ａの為ダイナミックＲＡＭ６を使用する。

そしてデータＸの受信が終了すると受信回路３からマイ
クロ・プロセッサ１に割り込み要求が発生する。割り込
み要求を受は取るとマイクロ・プロセッサ１は受信回路
３が受信したデータＸを、割り込み前処理、読出し、書
き込みの各処理、割り込み後処理を順次行ってダイナミ
ックＲＡＭ６に書き込む。

受信回路３はマイクロ・プロセッサ１による受信データ
Ｘの読出しの終了と同時に動作可能となり次のデータＹ
の受信を開始する。

さらにデータＹの受信が終了すると、受信回路３からマ
イクロ・プロセッサ１に割り込み要求が発生する。しか
しこの時点ではマイクロ・プロセッサ１はまだ割り込み
後処理の最中であるためすぐには次の割り込み処理ルー
チンを開始できない。

その後割り込み要求が受は付けられると、マイクロ・プ
ロセッサ１は受信回路３が受信したデータＹを、割り込
み前処理、読出し、書き込みの各処理、割り込み後処理
を順次行ってダイナミックＲＡＭ６に書き込む。

受信データＸ、Ｙに関する割り込み処理が全て終了する
と、中断していた処理Ａの残りが実行される。

［発明が解決しようとする課題］ このように従来のメモリ制御装置では割り込み処理のオ
ーバヘッドが大きく、またシングルモードのみでダイナ
ミックＲＡＭのアクセスを行うため、処理速度が遅く、
またアクセスを開始するまでの待ち時間が長く処理効率
が低い問題があった。

そこで本発明は、処理速度及び処理効率を向上できるメ
モリ制御装置を提供しようとするものである。

［課題を解決するための手段］ 請求項（１）対応の発明は、ダイナミック・ランダム・
アクセス・メモリと、複数の入出力チャネルを有し、メ
モリへのラス信号、ガス信号、ライトイネーブル信号等
の信号タイミングを制御しメモリをアクセス制御するダ
イナミック・ランダム・アクセス◆メモリコントロール
回路と、このダイナミック・ランダム・アクセス◆メモ
リコントロール回路の全ての入出力チャネルあるいは一
部の入出力チャネルに対してそれぞれ設けられた複数ワ
ード構成の複数の一時記憶用メモリと、この各一時記憶
用メモリの１つをシステムデータバスを介して制御しデ
ータの書込み、読出しを行うマイクロ・プロセッサと、
残りの一時記憶用メモリに対してデータの書込みあるい
は読出し又はその両方を行う回路ブロックからなり、ダ
イナミック・ランダム・アクセス・メモリコントロール
回路は、予め設定された優先順位に基づいて各入出力チ
ャネルからのアクセス要求を順次実行するとともに、一
時記憶用メモリを設けた入出力チャネルのアクセス要求
の実行をその一時記憶用メモリに格納されているデータ
数が予め設定されたデータ数になったときベージモード
で行うものである。

請求項（２）対応の発明は、請求項（１）対応の発明に
おいてさらにダイナミック・ランダム・アクセス中メモ
リコントロール回路が一時記憶用メモリを設けた入出力
チャネルのアクセス要求をページモードで実行するとき
のその一時記憶用メモリにおける必要データ数をマイク
ロ・プロセッサにより設定自在としたものである。

請求項（３）対応の発明は、ダイナミック・ランダム・
アクセス・メモリコントロール回路は、予め設定された
優先順位に基づいて各入出力チャネルからのアクセス要
求を順次実行するとともに、一時記憶用メモリを設けた
入出力チャネルのアクセス要求の実行をその一時記憶用
メモリに複数のデータが揃っているときにはベージモー
ドで行い、かつその一時記憶用メモリに１つのデータし
かないときにはシングルモードで行うものである。

請求項（４）対応の発明は、請求項（３）対応の発明に
おいてダイナミック・ランダム・アクセス・メモリコン
トロール回路は、一時記憶用メモリに複数のデータが格
納され、かつその各データか書き込まれるべきアドレス
かダイナミック・ランダム・アクセス・メモリ上の同一
ページ内にあるときベージモードでアクセス要求の実行
を行うものである。

［作用］ 請求項（１）対応の発明においては、マイクロ・プロセ
ッサや回路ブロックからのダイナミック・ランダム・ア
クセス・メモリコントロール回路に対するアクセス要求
はそれぞれ異なる入出力チャネルを使用して行われる。

そしてマイクロ・プロセッサや回路ブロックからのデー
タはそれぞれ対応するチャネルの一時記憶用メモリに記
憶される。

ダイナミック・ランダム・アクセス・メモリコントロー
ル回路は各入出力チャネルからのダイナミック・ランダ
ム・アクセス・メモリに対するアクセス要求を予め設定
された優先順位に基づいて順次実行し、そのアクセス要
求の実行は対応するチャネルの一時記憶用メモリに記憶
されるデータが予め設定された数になったときベージモ
ードで行う。

従って回路ブロックからダイナミック・ランダム・アク
セス・メモリへのデータ転送はマイクロ・プロセッサを
介さずに行うことができ割り込み処理のオーバヘッドは
発生しない。またマイクロ・プロセッサや回路ブロック
の並列動作か可能となり、かつアクセス要求の実行をベ
ージモードで行うので処理速度を向上できる。

また請求項（２）対応の発明においては、ベージモード
を実行するときの一時記憶用メモリにおけるデータの格
納数をマイクロ・プロセッサにより任意に設定できる。

また請求項（３）対応の発明においては、アクセス要求
の実行時対応する一時記憶用メモリに記憶されているデ
ータ数が複数のときにはアクセスをベージモードで行い
、データ数が１つのときにはアクセスをシングルモード
で行う。

さらに請求項〈４〉対応の発明においては、一時記憶用
メモリに格納されている複数のデータが書き込まれるべ
きアドレスがダイナミック・ランダム・アクセス・メモ
リ上の同一ページ内にあるときにベージモードでアクセ
スすることになる。

［実施例コ 以下、本発明の一実施例を図面を参照して説明する。

第１図に示すようにマイクロプロセッサ１１、ＲＯＭ　
（読出し専用メモリ）１２、ホストから送られてくる印
字データ（印字される文字のコード、プリンタコントロ
ールの為のコード等）を受信する受信回路１３、他の機
器とてデータ通信を行う通信回路１４、レーザプリンタ
の印字部へ画像データを出力する画像データ出力回路１
５、ダイナミックＲＡＭ　（ランダム・アクセス・メモ
リ）１６を制御するダイナミックＲＡＭコントロール回
路１７をそれぞれ設けている。なお、前記受信回路１３
、通信回路１４及び画像データ出力回路１５はそれぞれ
回路ブロックを構成している。

前記ダイナミックＲＡＭコントロール回路１７はダイナ
ミックＲＡＭ１６を正常に動作させるために、アドレス
の分割入力やリフレッシュのためＲＡＳ（ラス信号）　
、ＣＡＳ　（ガス信号）、ＷＥ（ライトイネーブル信号
）などの信号タイミングを制御するようになっている。

前記ダイナミックＲＡＭコントロール回路１７は例えば
４本の入出力チャネルＣＨ，，ＣＨ２゜ＣＨ３，ＣＨ４
を設け、入出力チャネルＣＨ，には前記マイクロ・プロ
セッサ１１及びＲＯＭ１２が接続されているシステムデ
ータバス１８が４ワード構成の一時記憶用メモリ１９を
介して接続され、また入出力チャネルＣＨ２には前記受
信回路１３が接続されているデータバス２０が２７−ド
構成の一時記憶用メモリ２１を介して接続され、また入
出力チャネルＣＨ，には前記通信回路１４が接続されて
いるデータバス２２が１ワード構成の一時記憶用メモリ
２３を介して接続され、さらに入出力チャネルＣＨ４に
は前記画像データ出力回路１５が接続されているデータ
バス２４か直接接続されている。

前記ダイナミックＲＡＭコントロール回路１７は予め設
定された優先順位に基づいて各チャネルＣＨ１〜ＣＨ４
からのアクセス要求を順次実行するようになっている。

また前記ダイナミックＲＡＭコントロール回路１７は受
信回路１３とデータバス２０を介して接続された一時記
憶用メモリ２１に２ワードのデータか記憶されたときそ
の一時記憶用メモリ２１のデータをダイナミックＲＡＭ
１６に対してページモード、例えば高速ページモードで
アクセスするように設定されている。

なお、ページモードとしては、高速ベージモードのほか
、スタティックカラムモード、ニブルモード等があり、
このモードは１サイクルのアクセスで複数ワードの読出
し、又は書込み、又はその両方を行うモードである。

前記マイクロ・プロセッサ１１は第２図に示すように前
記ダイナミックＲＡＭコントロール回路１７に対して自
己も含めて各回路ブロック、すなわちマイクロ・プロセ
ッサ１１、受信回路１３、通信回路１４及び画像データ
出力回路１５の優先順位を設定制御し、さらに一時記憶
用メモリ２１のデータをページモードでアクセスする場
合の必要データ数を設定制御してから処理Ａを開始する
ようになっている。なお、マイクロ・プロセッサ１１が
使用するチャネルＣＨ，は最も優先順位が高く設定され
ている。

このような構成の本実施例において、例えばマイクロ・
プロセッサ１１による処理Ａと受信回路１３による印字
データＸ、Ｙの受信処理が同一進行した場合について述
べると、先ず受信回路１３がデータＸの受信に必要な６
定時間中マイクロ・プロセッサ１１は処理Ａの為ダイナ
ミックＲＡ　Ｍ１６を使用する。

そしてデータＸの受信が終了すると受信回路１３はデー
タバス２０を介して一時記憶用メモリ２１にデータＸの
書き込みを行う。そしてデータＸの書き込みが終了する
と次のデータＹの受信を開始する。

このときマイクロ・プロセッサ１１による処理Ａの優先
順位が高いためダイナミックＲＡＭ１６に対するデータ
Ｘの書き込みは行われない。

そしてデータＹの受信が終了すると、受信回路１３はデ
ータバス２０を介して一時記憶用メモリ２１にデータＹ
の書き込みを行う。

こうして一時記憶用メモリ２１には２ワードのデータが
記憶されることになる。

この状態で優先的に実行されていた処理Ａか終了すると
、ダイナミックＲＡＭコントロール回路１７はチャネル
ＣＨ２に接続されている一時記憶用メモリ２］に２ワー
ドのデータが記憶されていることを判断して高速ページ
モードによりダイナミックＲＡＭ１６に対して書き込み
を行う。

このときのマイクロ・プロセッサ１１による処理Ａ１受
信回路３による処理及びダイナミックＲＡＭ１６の使用
状況を示せば第３図に示すようになる。

またダイナミックＲＡＭコントロール回路１７による高
速ページモードでのダイナミックＲＡＭ１６に対する書
き込み制御をタイミング図で示せば第４図に示すように
なる。すなわちデータＸとデータＹの書き込みを行った
後に１回のプリチャージを行えばよい。

このように受信回路１３が受信したデータＸ。

Ｙをマイクロ・プロセッサ１１を使用せずにダイナミッ
クＲＡＭコントロール回路１７に転送することかできる
。従って割り込み処理か不要となりそれによる待ち時間
は発生しない。

しかも受信回路１３がデータを受信し一時記憶用メモリ
２１に書き込んている間マイクロ・プロセッサ１１は処
理Ａを平行して実行することができる。そして一時記憶
用メモリ２１に２ワードのデータが記憶され、マイクロ
・プロセッサ１１による処理Ａが終了すると直ちにダイ
ナミックＲＡＭコントロール回路１７によって一時記憶
用メモリ２１のデータが高速ページモードでダイナミッ
クＲＡＭＩ　６に書き込まれる。

従って処理速度を向上てきるとともに処理効率を向上で
きる。

なお、本実施例は受信回路１３が受信するデータが常に
複数個であるようなデータの多重処理において極めて有
効となる。

なお、前記実施例ではダイナミックＲＡＭコントロール
回路１７において優先順位の高いマイクロ・プロセッサ
１１による処理Ａが終了したときに一時記憶用メモリ２
１に２ワードのデータが記憶されていればそのデータを
ダイナミ・ンクＲＡＭ１６に対して高速ページモードで
書き込むようにしたが必ずしもこれに限定されるもので
はなく、受信回路１３が受信するデータが１個の場合の
ようにデータの単発処理が比較的多い場合には以下のデ
ータ処理を行えばよい。

すなわちダイナミックＲＡＭコントロール回路として優
先順位の高いマイクロ・プロセッサ１１による処理Ａが
終了したときに一時記憶用メモリ２１に記憶されている
データ数を判断し、データ数が複数でかつその各データ
が書き込まれるアドレスがダイナミックＲＡＭ１６上の
同一ページ内にあるときにはそのデータをダイナミック
ＲＡＭ１６に対して高速ページモードで書き込み、また
データ数が１つのときにはそのデータをダイナミックＲ
ＡＭ１６に対してシングルページモードで書き込むよう
にする。

このようにすれば、マイクロ・プロセッサ１１による処
理Ａが終了したときに一時記憶用メモリ２１に１つのデ
ータしか記憶されていない場合でもダイナミックＲＡＭ
１６に対するアクセスを直ちに実行できるので、データ
の多重処理と単発処理が混在し、かつ単発処理が比較的
多い場合には極めて有効となる。

また前記実施例では受信回路１３に対応した一時記憶用
メモリ２１を２ワード構成とし、通信回路１４に対応し
た一時記憶用メモリ２３を１ワード構成とし、高速ペー
ジモードでアクセスする場合の必要データ数の設定を一
時記憶用メモリ２１が接続されたチャネルＣＨ２に対し
て行ったが、例えば通信回路１４に対応した一時記憶用
メモリ２３も複数ワード構成とし、高速ページモードで
アクセスする場合の必要データ数の設定を一時記憶用メ
モリ２１が接続されたチャネルＣＨ２に対して行うか一
時記憶用メモリ２３が接続されたチャネルＣＨ，に対し
て行うかをマイクロ・プロセッサ１１からの指令によっ
て変更できるようにしてもよい。

［発明の効果コ 以上詳述したように本発明によれば、処理速度及び処理
効率を向上できるメモリ制御装置を提供できるものであ
る。

【図面の簡単な説明】

第１図乃至第４図は本発明の一実施例を示すもので、第
１図はブロック図、第２図はマイクロ・プロセッサによ
る要部処理を示す流れ図、第３図はマイクロ・プロセッ
サによる処理、受信回路による処理及びダイナミックＲ
ＡＭの処理の手順を示す図、第４図は高速ページモード
によるダイナミックＲＡＭに対するデータ書き込みタイ
ミングを示す図、第５図乃至第７図は従来例を示すもの
で、第５図はブロック図、第６図はシングルモードによ
るダイナミックＲＡＭに対するデータ書き込みタイミン
グを示す図、第７図はマイクロ・プロセッサによる処理
、受信回路による処理及びダイナミックＲＡＭの処理の
手順を示す図である。 １１・・・マイクロ・プロセッサ、 １ ３・・・受信回路 （回路ブロック） ６・・・ダイナミ クＲＡＭ。 ７・・・ダイナミ クＲＡ　Ｍコン ト ロ ル回路、 １９゜ １　。 ３・・・一時記憶用メモリ。

Claims (4)

【特許請求の範囲】
1. （１）ダイナミック・ランダム・アクセス・メモリと、
   複数の入出力チャネルを有し、前記メモリへのラス信号
   、ガス信号、ライトイネーブル信号等の信号タイミング
   を制御し前記メモリをアクセス制御するダイナミック・
   ランダム・アクセス・メモリコントロール回路と、この
   ダイナミック・ランダム・アクセス・メモリコントロー
   ル回路の全ての入出力チャネルあるいは一部の入出力チ
   ャネルに対してそれぞれ設けられた複数ワード構成の複
   数の一時記憶用メモリと、この各一時記憶用メモリの１
   つをシステムデータバスを介して制御しデータの書込み
   、読出しを行うマイクロ・プロセッサと、残りの一時記
   憶用メモリに対してデータの書込みあるいは読出し又は
   その両方を行う回路ブロックからなり、 前記ダイナミック・ランダム・アクセス・メモリコント
   ロール回路は、予め設定された優先順位に基づいて各入
   出力チャネルからのアクセス要求を順次実行するととも
   に、一時記憶用メモリを設けた入出力チャネルのアクセ
   ス要求の実行をその一時記憶用メモリに格納されている
   データ数が予め設定されたデータ数になったときページ
   モードで行うことを特徴とするメモリ制御装置。
2. （２）ダイナミック・ランダム・アクセス・メモリコン
   トロール回路が一時記憶用メモリを設けた入出力チャネ
   ルのアクセス要求をページモードで実行するときのその
   一時記憶用メモリにおける必要データ数をマイクロ・プ
   ロセッサにより設定自在としたことを特徴とする請求項
   （１）記載のメモリ制御装置。
3. （３）ダイナミック・ランダム・アクセス・メモリと、
   複数の入出力チャネルを有し、前記メモリへのラス信号
   、ガス信号、ライトイネーブル信号等の信号タイミング
   を制御し前記メモリをアクセス制御するダイナミック・
   ランダム・アクセス・メモリコントロール回路と、この
   ダイナミック・ランダム・アクセス・メモリコントロー
   ル回路の全ての入出力チャネルあるいは一部の入出力チ
   ャネルに対してそれぞれ設けられた複数ワード構成の複
   数の一時記憶用メモリと、この各一時記憶用メモリの１
   つをシステムデータバスを介して制御しデータの書込み
   、読出しを行うマイクロ・プロセッサと、残りの一時記
   憶用メモリに対してデータの書込みあるいは読出し又は
   その両方を行う回路ブロックからなり、 前記ダイナミック・ランダム・アクセス・メモリコント
   ロール回路は、予め設定された優先順位に基づいて各入
   出力チャネルからのアクセス要求を順次実行するととも
   に、一時記憶用メモリを設けた入出力チャネルのアクセ
   ス要求の実行をその一時記憶用メモリに複数のデータが
   揃っているときにはページモードで行い、かつその一時
   記憶用メモリに１つのデータしかないときにはシングル
   モードで行うことを特徴とするメモリ制御装置。
4. （４）ダイナミック・ランダム・アクセス・メモリコン
   トロール回路は、一時記憶用メモリに複数のデータが格
   納され、かつその各データが書き込まれるべきアドレス
   がダイナミック・ランダム・アクセス・メモリ上の同一
   ページ内にあるときページモードでアクセス要求の実行
   を行うことを特徴とする請求項（３）記載のメモリ制御
   装置。