JPH04262435A - メモリ制御方式 - Google Patents
メモリ制御方式Info
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- JPH04262435A JPH04262435A JP3044278A JP4427891A JPH04262435A JP H04262435 A JPH04262435 A JP H04262435A JP 3044278 A JP3044278 A JP 3044278A JP 4427891 A JP4427891 A JP 4427891A JP H04262435 A JPH04262435 A JP H04262435A
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- memory
- cpu
- time
- access
- clock
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- 230000015654 memory Effects 0.000 title claims abstract description 61
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 13
- 101100368700 Caenorhabditis elegans tac-1 gene Proteins 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 239000000872 buffer Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、複数のメモリデバイス
を有してなるコンピュータシステムのメモリ制御方式に
関する。
を有してなるコンピュータシステムのメモリ制御方式に
関する。
【０００２】
【従来の技術】一般に、コンピュータシステムを設計す
る際には、処理速度を向上させるために、メモリデバイ
スのアクセス速度に応じてシステムクロック（基準クロ
ック）の周波数が最適となるように選定する。
る際には、処理速度を向上させるために、メモリデバイ
スのアクセス速度に応じてシステムクロック（基準クロ
ック）の周波数が最適となるように選定する。
【０００３】図５は従来においてクロック周波数が最適
である場合におけるメモリデバイスへのアクセス時のタ
イミング図である。
である場合におけるメモリデバイスへのアクセス時のタ
イミング図である。
【０００４】図５において、時間ｔｄは、ＣＰＵがデー
タバス上のデータを読み取るのに最低限必要な時間であ
り、時間ｔａｃ１は、ＣＰＵによってメモリのアドレス
が指定されてからメモリのデータが読み出されてデータ
バス上でデータが確立するまでのアクセス時間であり、
時間ｔｄ１は、メモリのデータが確立してからＣＰＵが
データをフェッチするまでの時間である。
タバス上のデータを読み取るのに最低限必要な時間であ
り、時間ｔａｃ１は、ＣＰＵによってメモリのアドレス
が指定されてからメモリのデータが読み出されてデータ
バス上でデータが確立するまでのアクセス時間であり、
時間ｔｄ１は、メモリのデータが確立してからＣＰＵが
データをフェッチするまでの時間である。
【０００５】図５に示す場合においては、時間ｔｄ１が
時間ｔｄと等しくなっているため、処理に無駄な時間が
なく処理速度が速い。
時間ｔｄと等しくなっているため、処理に無駄な時間が
なく処理速度が速い。
【０００６】
【発明が解決しようとする課題】しかし、コンピュータ
システムには、アクセス速度の異なる複数のメモリデバ
イスがしばしば実装される。
システムには、アクセス速度の異なる複数のメモリデバ
イスがしばしば実装される。
【０００７】図６は従来におけるアクセス速度が遅いメ
モリデバイスへのアクセス時のタイミング図である。つ
まり、図６に示すアクセス時間ｔａｃ２は、図５に示す
アクセス時間ｔａｃ１よりも長い。
モリデバイスへのアクセス時のタイミング図である。つ
まり、図６に示すアクセス時間ｔａｃ２は、図５に示す
アクセス時間ｔａｃ１よりも長い。
【０００８】図６においては、２つのウエイトサイクル
が挿入されており、これによってメモリからデータが読
み出されて確立するのを待つよう、ＣＰＵによるフェッ
チのタイミングを遅らせている。
が挿入されており、これによってメモリからデータが読
み出されて確立するのを待つよう、ＣＰＵによるフェッ
チのタイミングを遅らせている。
【０００９】図６に示す場合には、メモリデバイスから
読み出したデータが確立してからそのデータをＣＰＵが
フェッチするまでの時間が（ｔｍ１＋ｔｄ）となってい
るため、時間ｔｍ１が無駄時間となっている。
読み出したデータが確立してからそのデータをＣＰＵが
フェッチするまでの時間が（ｔｍ１＋ｔｄ）となってい
るため、時間ｔｍ１が無駄時間となっている。
【００１０】図７は従来におけるアクセス速度が速いメ
モリデバイスへのアクセス時のタイミング図である。つ
まり、図７に示すアクセス時間ｔａｃ３は、図５に示す
アクセス時間ｔａｃ１よりも短い。
モリデバイスへのアクセス時のタイミング図である。つ
まり、図７に示すアクセス時間ｔａｃ３は、図５に示す
アクセス時間ｔａｃ１よりも短い。
【００１１】図７に示す場合には、メモリデバイスから
読み出したデータが確立してからそのデータをＣＰＵが
フェッチするまでの時間が（ｔｍ２＋ｔｄ）となってい
るため、時間ｔｍ２が無駄時間となっている。
読み出したデータが確立してからそのデータをＣＰＵが
フェッチするまでの時間が（ｔｍ２＋ｔｄ）となってい
るため、時間ｔｍ２が無駄時間となっている。
【００１２】このように、従来のコンピュータシステム
においては、システムクロックの周波数が一定であるた
め、アクセス速度の異なる複数のメモリデバイスを実装
した場合に、アクセス速度が遅いメモリデバイスに合わ
せてクロック周波数を選定することとなり、アクセス速
度の速いメモリデバイスをアクセスする際に無駄時間が
生じる。
においては、システムクロックの周波数が一定であるた
め、アクセス速度の異なる複数のメモリデバイスを実装
した場合に、アクセス速度が遅いメモリデバイスに合わ
せてクロック周波数を選定することとなり、アクセス速
度の速いメモリデバイスをアクセスする際に無駄時間が
生じる。
【００１３】また、アクセス速度の遅いメモリデバイス
のアクセス時にウエイトサイクルを挿入してタイミング
を調整したとしても、多くの場合は無駄時間が生じてし
まい、いずれの場合にもシステムの処理速度が低下する
原因となっていた。
のアクセス時にウエイトサイクルを挿入してタイミング
を調整したとしても、多くの場合は無駄時間が生じてし
まい、いずれの場合にもシステムの処理速度が低下する
原因となっていた。
【００１４】本発明は、上述の問題に鑑み、アクセス速
度の異なる複数のメモリデバイスを使用した場合に、そ
れぞれのアクセス速度に応じた処理速度が維持され、シ
ステムの処理速度の向上を図ることのできるメモリ制御
方式を提供することを目的としている。
度の異なる複数のメモリデバイスを使用した場合に、そ
れぞれのアクセス速度に応じた処理速度が維持され、シ
ステムの処理速度の向上を図ることのできるメモリ制御
方式を提供することを目的としている。
【００１５】
【課題を解決するための手段】本発明に係る方式は、上
述の課題を解決するため、ＣＰＵから出力されるデバイ
ス指定信号によって指定されてアクセス可能となる複数
のメモリデバイスを有してなるコンピュータシステムに
おいて、前記ＣＰＵから出力されるデバイス指定信号に
対応して、当該システムの基準クロックのクロック周波
数を可変設定する。
述の課題を解決するため、ＣＰＵから出力されるデバイ
ス指定信号によって指定されてアクセス可能となる複数
のメモリデバイスを有してなるコンピュータシステムに
おいて、前記ＣＰＵから出力されるデバイス指定信号に
対応して、当該システムの基準クロックのクロック周波
数を可変設定する。
【００１６】
【作用】ＣＰＵがメモリデバイスをアクセスする際には
、そのメモリデバイスを指定するためのデバイス指定信
号、例えばアドレスを出力するが、そのデバイス指定信
号によって、指定されたメモリデバイスに最適のクロッ
ク周波数に切り換えられる。
、そのメモリデバイスを指定するためのデバイス指定信
号、例えばアドレスを出力するが、そのデバイス指定信
号によって、指定されたメモリデバイスに最適のクロッ
ク周波数に切り換えられる。
【００１７】
【実施例】図１は本発明に係るコンピュータシステム１
のブロック図である。コンピュータシステム１は、ＣＰ
Ｕ１１、メモリコントローラ１２、メモリ１３，１４、
及びクロックジェネレータ１５などから構成されており
、これらの間は、データバス３０、アドレスバス３１，
３３，３５、コントロールバス３２，３４，３６、その
他の制御線によって接続されている。
のブロック図である。コンピュータシステム１は、ＣＰ
Ｕ１１、メモリコントローラ１２、メモリ１３，１４、
及びクロックジェネレータ１５などから構成されており
、これらの間は、データバス３０、アドレスバス３１，
３３，３５、コントロールバス３２，３４，３６、その
他の制御線によって接続されている。
【００１８】なお、コンピュータシステム１には、モニ
タリングを行うため、また外部とのデータの入出力を行
うために、ＩＯが設けられているが、図１においては省
略されている。
タリングを行うため、また外部とのデータの入出力を行
うために、ＩＯが設けられているが、図１においては省
略されている。
【００１９】メモリコントローラ１２にはデコーダ２１
が設けられている。メモリコントローラ１２は、ＣＰＵ
１１から指定されたアドレスに基づいて、メモリ１３，
１４のいずれかに対してアドレス指定するとともに、Ｃ
ＰＵ１１からのコントロール信号に基づいてメモリ１３
又は１４に対してメモリコントロール信号を出力し、当
該メモリを制御する。つまり、本実施例におけるアドレ
スが本発明におけるデバイス指定信号に相当する。
が設けられている。メモリコントローラ１２は、ＣＰＵ
１１から指定されたアドレスに基づいて、メモリ１３，
１４のいずれかに対してアドレス指定するとともに、Ｃ
ＰＵ１１からのコントロール信号に基づいてメモリ１３
又は１４に対してメモリコントロール信号を出力し、当
該メモリを制御する。つまり、本実施例におけるアドレ
スが本発明におけるデバイス指定信号に相当する。
【００２０】デコーダ２１は、ＣＰＵ１１からのアドレ
スに基づいて、ＣＰＵ１１がアクセスしようとしている
メモリ１３，１４を判別し、その判別結果に応じて、制
御線３８を通じてクロックジェネレータ１５に対しクロ
ックセレクト信号ＣＳＳを出力する。クロックセレクト
信号ＣＳＳは、メモリ１３，１４のアクセス速度に応じ
た最適のクロック周波数を設定するためのものである。
スに基づいて、ＣＰＵ１１がアクセスしようとしている
メモリ１３，１４を判別し、その判別結果に応じて、制
御線３８を通じてクロックジェネレータ１５に対しクロ
ックセレクト信号ＣＳＳを出力する。クロックセレクト
信号ＣＳＳは、メモリ１３，１４のアクセス速度に応じ
た最適のクロック周波数を設定するためのものである。
【００２１】クロックセレクト信号ＣＳＳは、例えば、
アクセス速度の速いメモリ１３に対しては「Ｈ」、遅い
メモリ１４に対しては「Ｌ」となるような信号である。 このようなクロックセレクト信号ＣＳＳを出力するデコ
ーダ２１は、論理素子を用いて容易に実現可能である。
アクセス速度の速いメモリ１３に対しては「Ｈ」、遅い
メモリ１４に対しては「Ｌ」となるような信号である。 このようなクロックセレクト信号ＣＳＳを出力するデコ
ーダ２１は、論理素子を用いて容易に実現可能である。
【００２２】メモリ１３，１４は、いずれも複数のメモ
リブロックを有する読み書き可能なメモリである。メモ
リ１３のアクセス時間はｔａｃ４であり、メモリ１４の
アクセス時間はそれよりも長いｔａｃ５である。つまり
、メモリ１３の方がメモリ１４よりもアクセス速度が速
い。
リブロックを有する読み書き可能なメモリである。メモ
リ１３のアクセス時間はｔａｃ４であり、メモリ１４の
アクセス時間はそれよりも長いｔａｃ５である。つまり
、メモリ１３の方がメモリ１４よりもアクセス速度が速
い。
【００２３】メモリ１３，１４のアクセス時間、又はア
クセス時間に基づく最適のクロック周波数に関するデー
タは、ＣＰＵ１１が認識可能なように予めセットされて
いる。例えば、メモリ１３，１４内にプログラム又はデ
ータとして格納され、又は図示しないディップスイッチ
などに設定されている。そのデータは、コンピュータシ
ステム１の立ち上がり時においてＣＰＵ１１からメモリ
コントローラ１２に転送される。
クセス時間に基づく最適のクロック周波数に関するデー
タは、ＣＰＵ１１が認識可能なように予めセットされて
いる。例えば、メモリ１３，１４内にプログラム又はデ
ータとして格納され、又は図示しないディップスイッチ
などに設定されている。そのデータは、コンピュータシ
ステム１の立ち上がり時においてＣＰＵ１１からメモリ
コントローラ１２に転送される。
【００２４】クロックジェネレータ１５は、システムク
ロックＣＬＫを発生してＣＰＵ１１に供給する。クロッ
クジェネレータ１５が発生するシステムクロックＣＬＫ
の周波数は、上述のクロックセレクト信号ＣＳＳに基づ
いて即座に切り換えられてＣＰＵ１１に供給される。
ロックＣＬＫを発生してＣＰＵ１１に供給する。クロッ
クジェネレータ１５が発生するシステムクロックＣＬＫ
の周波数は、上述のクロックセレクト信号ＣＳＳに基づ
いて即座に切り換えられてＣＰＵ１１に供給される。
【００２５】したがって、ＣＰＵ１１がメモリ１３，１
４をアクセスするためにアドレス及びコントロール信号
を出力すると、メモリコントローラ１２はいずれかのメ
モリ１３，１４をアドレス指定し、且ついずれかのメモ
リ１３，１４に対してチップセレクト信号、読み書き指
定信号などを出力する。
４をアクセスするためにアドレス及びコントロール信号
を出力すると、メモリコントローラ１２はいずれかのメ
モリ１３，１４をアドレス指定し、且ついずれかのメモ
リ１３，１４に対してチップセレクト信号、読み書き指
定信号などを出力する。
【００２６】これと同時に、メモリコントローラ１２の
デコーダ２１はアドレスに基づいてクロックセレクト信
号ＣＳＳを出力し、この信号に基づいてクロックジェネ
レータ１５は指定されたメモリ１３，１４に最適の周波
数のシステムクロックＣＬＫをＣＰＵ１１に供給するの
で、ＣＰＵ１１からのメモリ１３，１４へのアクセスは
、この最適の周波数のシステムクロックＣＬＫに同期し
て実行される。
デコーダ２１はアドレスに基づいてクロックセレクト信
号ＣＳＳを出力し、この信号に基づいてクロックジェネ
レータ１５は指定されたメモリ１３，１４に最適の周波
数のシステムクロックＣＬＫをＣＰＵ１１に供給するの
で、ＣＰＵ１１からのメモリ１３，１４へのアクセスは
、この最適の周波数のシステムクロックＣＬＫに同期し
て実行される。
【００２７】図２はアクセス速度の速いメモリ１３とア
クセス速度の遅いメモリ１４とを連続してアクセスした
場合のタイミング図を示す。
クセス速度の遅いメモリ１４とを連続してアクセスした
場合のタイミング図を示す。
【００２８】図２によると、メモリ１３に対するアドレ
ス「Ｎ」が確立してから、時間ｔａｃ４が経過した後に
メモリ１３から読み出されたデータが確立し、それから
時間ｔｄ経過した後にＣＰＵ１１によってフェッチされ
る。
ス「Ｎ」が確立してから、時間ｔａｃ４が経過した後に
メモリ１３から読み出されたデータが確立し、それから
時間ｔｄ経過した後にＣＰＵ１１によってフェッチされ
る。
【００２９】そして次に、メモリ１４に対するアドレス
「Ｍ」が確立してから、時間ｔａｃ５が経過した後にメ
モリ１４から読み出されたデータが確立し、それから時
間ｔｄ経過した後にＣＰＵ１１によってフェッチされる
。
「Ｍ」が確立してから、時間ｔａｃ５が経過した後にメ
モリ１４から読み出されたデータが確立し、それから時
間ｔｄ経過した後にＣＰＵ１１によってフェッチされる
。
【００３０】アドレス「Ｎ」が指定されている間におい
ては、メモリ１３をアクセスするためにクロックセレク
ト信号ＣＳＳが「Ｈ」となっており、これによってクロ
ックジェネレータ１５は、図２の前半のＴ１及びＴ２の
ように高い周波数のクロック信号をＣＰＵ１１に供給し
ているが、アドレス「Ｍ」が指定されると、メモリ１４
をアクセスするためにクロックセレクト信号ＣＳＳが「
Ｌ」となり、これによってクロックジェネレータ１５は
、図２の後半のＴ１及びＴ２のように低い周波数のクロ
ック信号をＣＰＵ１１に供給する。
ては、メモリ１３をアクセスするためにクロックセレク
ト信号ＣＳＳが「Ｈ」となっており、これによってクロ
ックジェネレータ１５は、図２の前半のＴ１及びＴ２の
ように高い周波数のクロック信号をＣＰＵ１１に供給し
ているが、アドレス「Ｍ」が指定されると、メモリ１４
をアクセスするためにクロックセレクト信号ＣＳＳが「
Ｌ」となり、これによってクロックジェネレータ１５は
、図２の後半のＴ１及びＴ２のように低い周波数のクロ
ック信号をＣＰＵ１１に供給する。
【００３１】上述の実施例によると、図２に示されてい
るように、アクセス速度の異なるメモリ１３，１４を使
用しているにもかかわらず、それぞれのメモリ１３，１
４に対するアクセスの際に無駄時間が無く、したがって
処理速度が速く最大のパフォーマンスが得られる。
るように、アクセス速度の異なるメモリ１３，１４を使
用しているにもかかわらず、それぞれのメモリ１３，１
４に対するアクセスの際に無駄時間が無く、したがって
処理速度が速く最大のパフォーマンスが得られる。
【００３２】また、図３はアクセス時間が図６に示した
のと同じｔａｃ２である場合のタイミング図、図４はア
クセス時間が図７に示したのと同じｔａｃ３である場合
のタイミング図である。
のと同じｔａｃ２である場合のタイミング図、図４はア
クセス時間が図７に示したのと同じｔａｃ３である場合
のタイミング図である。
【００３３】これらの図によると、アクセス速度の異な
る種々のメモリデバイスを使用した場合でも、そのアク
セス時において従来生じていた無駄時間が無くなるため
、処理速度が向上する。
る種々のメモリデバイスを使用した場合でも、そのアク
セス時において従来生じていた無駄時間が無くなるため
、処理速度が向上する。
【００３４】なお、処理速度の点からは無駄時間を零と
することが好ましいが、コンピュータシステム１の安定
性などの点も考慮して若干の余裕を見ておいてもよい。
することが好ましいが、コンピュータシステム１の安定
性などの点も考慮して若干の余裕を見ておいてもよい。
【００３５】上述の実施例においては、メモリ１３，１
４のアクセス速度に関するデータを予めセットしておい
たが、これを自動的に検出することも可能である。例え
ば、メモリ１３，１４自体に、そのデータを保持する機
能及びそのデータを電源の立ち上げ時などにＣＰＵ１１
に送る機能を有するようにしておくことが可能である。
４のアクセス速度に関するデータを予めセットしておい
たが、これを自動的に検出することも可能である。例え
ば、メモリ１３，１４自体に、そのデータを保持する機
能及びそのデータを電源の立ち上げ時などにＣＰＵ１１
に送る機能を有するようにしておくことが可能である。
【００３６】また、種々のクロック周波数でメモリ１３
，１４に対するアクセスを繰り返して実際に行い、デー
タを誤ることなくアクセスすることのできた周波数をメ
モリ１３，１４に対する最適な周波数として検出するこ
とも可能である。
，１４に対するアクセスを繰り返して実際に行い、デー
タを誤ることなくアクセスすることのできた周波数をメ
モリ１３，１４に対する最適な周波数として検出するこ
とも可能である。
【００３７】上述の実施例においては、アクセス速度の
異なる２種類のメモリ１３，１４を用いた場合について
説明したが、３種類以上であってもよい。メモリ１３，
１４の構成は種々変更することができる。また、メモリ
１３，１４だけでなく、ＩＯ、その他のレジスタ、バッ
ファなど、実質的にデータの読み書きが行われるメモリ
デバイスに対して適用できる。その他、コンピュータシ
ステム１及びその各部の構成は、上述した以外に種々変
更することができる。
異なる２種類のメモリ１３，１４を用いた場合について
説明したが、３種類以上であってもよい。メモリ１３，
１４の構成は種々変更することができる。また、メモリ
１３，１４だけでなく、ＩＯ、その他のレジスタ、バッ
ファなど、実質的にデータの読み書きが行われるメモリ
デバイスに対して適用できる。その他、コンピュータシ
ステム１及びその各部の構成は、上述した以外に種々変
更することができる。
【００３８】
【発明の効果】本発明によると、アクセス速度の異なる
複数のメモリデバイスを使用した場合に、それぞれのア
クセス速度に応じた処理速度が維持され、システムの処
理速度の向上を図ることができる。
複数のメモリデバイスを使用した場合に、それぞれのア
クセス速度に応じた処理速度が維持され、システムの処
理速度の向上を図ることができる。
【図１】本発明に係るコンピュータシステムのブロック
図である。
図である。
【図２】図１のコンピュータシステムにおいてアクセス
速度の異なるメモリを連続してアクセスした場合のタイ
ミング図である。
速度の異なるメモリを連続してアクセスした場合のタイ
ミング図である。
【図３】メモリのアクセス時間がｔａｃ２である場合の
タイミング図である。
タイミング図である。
【図４】メモリのアクセス時間がｔａｃ３である場合の
タイミング図である。
タイミング図である。
【図５】従来においてクロック周波数が最適である場合
におけるメモリデバイスへのアクセス時のタイミング図
である。
におけるメモリデバイスへのアクセス時のタイミング図
である。
【図６】従来におけるアクセス速度が遅いメモリデバイ
スへのアクセス時のタイミング図である。
スへのアクセス時のタイミング図である。
【図７】従来におけるアクセス速度が速いメモリデバイ
スへのアクセス時のタイミング図である。
スへのアクセス時のタイミング図である。
１ コンピュータシステム
１１ ＣＰＵ
１３ メモリ（メモリデバイス）
１４ メモリ（メモリデバイス）
Claims (1)
- 【請求項１】ＣＰＵから出力されるデバイス指定信号に
よって指定されてアクセス可能となる複数のメモリデバ
イスを有してなるコンピュータシステムにおいて、前記
ＣＰＵから出力されるデバイス指定信号に対応して、当
該システムの基準クロックのクロック周波数を可変設定
することを特徴とするメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3044278A JPH04262435A (ja) | 1991-02-15 | 1991-02-15 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3044278A JPH04262435A (ja) | 1991-02-15 | 1991-02-15 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04262435A true JPH04262435A (ja) | 1992-09-17 |
Family
ID=12687043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3044278A Pending JPH04262435A (ja) | 1991-02-15 | 1991-02-15 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04262435A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010123133A (ja) * | 2003-10-09 | 2010-06-03 | Nec Corp | 情報処理装置 |
-
1991
- 1991-02-15 JP JP3044278A patent/JPH04262435A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010123133A (ja) * | 2003-10-09 | 2010-06-03 | Nec Corp | 情報処理装置 |
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