KR20050082055A - 메모리 제어 장치 및 방법 - Google Patents

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KR20050082055A
KR20050082055A KR1020040010408A KR20040010408A KR20050082055A KR 20050082055 A KR20050082055 A KR 20050082055A KR 1020040010408 A KR1020040010408 A KR 1020040010408A KR 20040010408 A KR20040010408 A KR 20040010408A KR 20050082055 A KR20050082055 A KR 20050082055A
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Abstract

본 발명은 버스 마스터의 랩핑 버스트 요구(wrapping burst request) 시, 버스 시스템에서의 대기시간(latency)을 최소화할 수 있도록 메모리를 액세스하는 메모리 제어 장치 및 방법을 개시한다.
본 발명에 따른 장치는, 제 1 검출부, 제 2 검출부, 및 유한 상태 머신을 포함한다. 제 1 검출부는 버스 마스터로부터 수신된 명령이 랩핑 버스트 인스트럭션이면, 수신된 명령으로부터 버스트 길이를 검출한다. 제 2 검출부는 수신된 명령이 랩핑 버스트 인스트럭션이면, 수신된 명령으로부터 액세스하고자 하는 메모리 영역의 시작 어드레스를 검출한다. 유한 상태 머신은 제 1 검출부와 제 2 검출부에서 검출된 결과를 토대로 랩(wrap) 되는 어드레스를 검출하고, 랩 되는 어드레스의 카스(CAS) 신호가 출력되도록 메모리를 제어하는 신호를 생성한다.

Description

메모리 제어 장치 및 방법{Apparatus for controlling memory and method thereof}
본 발명은 메모리 액세스에 관한 것으로, 특히, 버스 마스터(bus master)에 의한 랩핑 버스트 인스트럭션(wrapping bust instruction)에 따라 메모리를 액세스할 수 있는 메모리 제어 장치 및 방법에 관한 것이다.
일반적으로 버스 마스터는 CPU(Central Processing Unit) 코어(core)와 같은 프로세서이다. 멀티 마스터를 갖는 시스템에서 상기 버스 마스터는 하나의 마스터로 취급될 수 있다. 이 버스 마스터는 시스템에 포함되어 있는 메모리의 데이터를 액세스하여 동작한다.
상기 메모리는 버스 마스터의 동작에 필요한 프로그램 또는 데이터를 저장한다. 상기 메모리로는 DRAM(Dynamic RAM, 이하 DRAM이라 약함)등의 휘발성 메모리나 플래시(flash) 메모리 등의 불휘발성 메모리 등이 사용된다. 멀티 마스터를 갖는 시스템에 있어서, 상기 메모리는 상기 멀티 마스터에 의해 공유될 수 있다.
상기 버스 마스터는 상기 메모리를 순차 버스트로 액세스하거나 랩핑 버스트로 액세스할 수 있다. 랩핑 버스트는 인터리브 버스트(interleave bust)라고도 한다. 상기 버스 마스터가 순차 버스트로 메모리를 액세스하면, 상기 버스 마스터는 액세스 순서가 순차적으로 정렬된 버스트 길이(burst length)의 데이터를 수신한다. 그러나, 상기 버스 마스터가 랩핑 버스트로 메모리를 액세스하면, 상기 버스 마스터는 액세스 순서가 처음으로 액세스를 원하는 시작 어드레스(start address)를 기준으로 랩핑되어진 버스트 길이의 데이터를 수신한다.
상기 버스 마스터가 상기 랩핑 버스트로 메모리를 액세스한 결과를 얻기 위하여, 기존에는 버스 마스터와 메모리간에 구비된 메모리 제어 장치나 버스 로직(bus logic)에 의해 메모리로부터 순차적으로 액세스된 데이터를 버퍼링(buffering)하여 액세스 순서를 배열하거나 상기 메모리 제어장치가 메모리에 대한 MRS(Mode Register Set) 과정을 수행하여 메모리로부터 랩핑 버스트 모드에 따른 액세스 순서를 갖는 데이터를 출력시킨다.
그러나, 전자의 랩핑 버스트 방식은 상기 버퍼링으로 인해 데이터 전송에 있어서 대기시간(latency)을 유발시키고, 후자의 랩핑 버스트 방식은 상기 MRS 과정을 수행함에 따른 대기시간이 유발된다. 특히, 메모리에 대한 MRS 과정을 수행하는 방식은 랩핑 모드로 운영되는 메모리를 정상 모드(Normal mode)로 동작해야 하는 상황이 발생되면, 메모리에 대한 MRS과정을 다시 수행하여야 하므로, 정상 모드 시에도 상기 MRS과정으로 인한 대기시간(latency)이 유발된다.
본 발명이 이루고자 하는 기술적 과제는 메모리를 액세스할 때 대기시간(latency)을 최소화할 수 있는 메모리 제어 장치 및 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 버스 마스터의 랩핑 버스트 요구(wrapping burst request) 시, 대기시간(latency)을 최소화할 수 있도록 메모리를 액세스하는 메모리 제어 장치 및 방법을 제공하는데 있다.
상술한 기술적 과제들을 달성하기 위하여 본 발명은, 버스 마스터로부터 수신된 명령이 랩핑 버스트 인스트럭션이면, 수신된 명령으로부터 버스트 길이를 검출하는 제 1 검출부; 수신된 명령이 랩핑 버스트 인스트럭션이면, 수신된 명령으로부터 액세스하고자 하는 메모리 영역의 시작 어드레스를 검출하는 제 2 검출부; 제 1 검출부와 제 2 검출부에서 검출된 결과를 토대로 랩(wrap) 되는 어드레스를 검출하고, 랩 되는 어드레스의 카스(CAS) 신호가 출력되도록 메모리를 제어하는 신호를 생성하는 유한 상태 머신(FSM)을 포함하는 메모리 제어장치를 제공한다.
상술한 기술적 과제들을 달성하기 위하여 본 발명은, 캐시 메모리로부터 랩핑 버스트 인스트럭션이 수신되면, 수신된 랩핑 버스트 인스트럭션으로부터 버스트 길이를 검출하는 제 1 검출부; 캐시 메모리로부터 랩핑 버스트 인스트럭션이 수신되면, 수신된 랩핑 버스트 인스트럭션으로부터 액세스하고자 하는 메모리 영역의 시작 어드레스를 검출하는 제 2 검출부; 제 1 검출부와 제 2 검출부의 검출 결과를 토대로 랩 되는 어드레스를 검출하고, 랩 되는 어드레스의 카스신호가 출력되도록 메모리를 제어하는 신호를 생성하는 유한 상태 머신을 포함하는 메모리 제어 장치를 제공한다.
상술한 기술적 과제들을 달성하기 위하여 본 발명은, 버스 마스터로부터 수신된 명령이 랩핑 버스트 인스트럭션이면, 수신된 명령으로부터 버스트 길이를 검출하는 단계; 수신된 명령으로부터 액세스하고자 하는 메모리 영역의 스타트 어드레스를 검출하는 단계; 검출된 버스트 길이와 스타트 어드레스를 토대로 랩 되는 어드레스를 검출하는 단계; 랩 되는 어드레스의 카스(CAS)신호가 출력되도록 메모리를 제어하는 신호를 생성하는 단계를 포함하는 메모리 제어 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명에 따른 메모리 제어 장치를 포함하는 시스템의 기능 블록 도이다. 도 1을 참조하면, 상기 시스템은 버스 마스터(100), 메모리 제어장치(110), 메모리(120)로 구성된다.
버스 마스터(100)는 CPU(Central Processing Unit) 코어(Core)와 같은 프로세서이다. 버스 마스터(100)는 메모리(120)와 버스 마스터(100)간에 형성된 버스 시스템에 대한 사용 권한이 부여된 마스터이다. 따라서 멀티 마스터를 갖는 시스템의 경우에 버스 마스터(100)는 상기 시스템에 포함되어 있는 CPU 코어 이외의 프로세서일 수 있다. 버스 마스터(100)는 캐시 메모리(105)를 포함할 수 있다.
캐시 메모리(105)는 일반적으로 SRAM(Static RAM)기반 메모리이다. 캐시 메모리(105)는 버스 마스터(100)와 메모리(120)간의 속도 차를 완충시킨다. 따라서 버스 마스터(100)로부터 데이터 요구신호가 발생되면, 상기 데이터 요구신호가 캐시 메모리(105)로 전송된다. 버스 마스터(100)로부터 요구된 데이터가 캐시 메모리(105)에 존재하지 않으면, 캐시 메모리(105)는 메모리(120)에 대한 액세스 요구신호를 메모리 제어장치(110)로 출력한다.
버스 마스터(100)는 캐시 메모리(105)를 포함하지 않을 수 있다. 만약 버스 마스터(100)가 캐시 메모리(105)를 포함하지 않을 경우에, 버스 마스터(100)로부터 발생된 데이터 요구신호는 메모리 제어장치(110)로 출력된다.
상기 데이터 요구신호는 요구 신호의 OP코드, 순차 버스트(sequence burst) 모드인지 랩핑 버스트(wrapping burst) 모드인지를 정의한 정보, 버스트 길이정보, 액세스를 원하는 메모리(120)의 영역 정보, 읽기 또는 쓰기 모드 정보를 포함한 명령(command)이다. 상기 버스트 길이는 해당되는 버스 시스템에서 사용 가능한 버스트 길이이다.
메모리 제어장치(110)는 상기 명령이 수신되면, 수신된 명령을 분석하고, 분석된 결과에 따라 메모리(120) 제어신호를 메모리(120)로 출력하고, 메모리(120)로부터 액세스된 데이터는 버스 마스터(100)로 전송한다.
이를 위하여 메모리 제어장치(110)는 도 2에 도시된 바와 같이 구성된다. 도 2를 참조하면, 메모리 제어장치(110)는 명령 분석부(200), 버스트 길이 검출부(210), 시작 어드레스 검출부(220), 유한 상태 머신(Finite State Machine, 이하 FSM이라 약함)(230), 및 메모리 인터페이스(240)로 구성된다.
명령 분석부(200)는 상술한 바와 같은 정보를 포함하는 명령이 수신되면, 수신된 명령에 포함되어 있는 정보를 분석한다. 만약 수신된 명령이 랩핑 버스트 인스트럭션(wrap burst instruction)이면, 명령 분석부(200)는 버스트 길이 검출부(210)와 시작 어드레스 검출부(220)를 액티브 모드로 제어하면서 수신된 명령을 버스트 길이 검출부(210)와 시작 어드레스 검출부(220)로 전송한다.
버스트 길이 검출부(210)는 명령에 포함되어 있는 버스트 길이 정보를 토대로 버스 마스터(100)가 액세스를 원하는 버스트 길이를 검출한다. 검출된 버스트 길이 정보는 FSM(230)로 전송된다.
시작 어드레스 검출부(220)는 수신된 명령에 포함되어 있는 랩핑 버스트 모드에서의 시작 어드레스를 검출한다. 상기 시작 어드레스도 상기 버스트 길이 정보와 같이 버스 시스템의 프로토콜을 통해 전송되어진 상기 명령에서 검출된다. 따라서, 시작 어드레스 검출부(220)는 버스 시스템의 프로토콜에 의해 수신된 명령에서 상기 시작 어드레스를 검출하고, 검출된 시작 어드레스의 시작 시점에 대한 정보를 FSM(230)으로 전송한다.
FSM(230)은 버스트 길이 검출부(210) 및 시작 어드레스 검출부(220)로부터 전송되는 검출된 결과를 토대로 메모리(120)를 액세스하기 위한 제어 신호들을 생성한다. 즉, FSM(230)은 액세스하고자 하는 메모리 영역의 라스(RAS : Row Address Strobe) 신호, 시작 어드레스의 카스(CAS : Column Address Strobe) 신호, 랩(wrap) 되는 어드레스와 랩 되는 어드레스의 카스 신호, CAS 대기시간 및 프리차지 시간을 제어하는 신호등을 생성한다. 이와 같은 신호들을 생성하기 위하여 FSM(230)은 유휴(idle)상태, 라스(RAS) 상태, 카스(CAS) 상태 및 프리차지(precharge) 상태를 천이한다.
FSM(230)은 액세스하고자 하는 메모리 영역의 라스 신호, 시작 어드레스의 카스 신호, 상기 랩 되는 어드레스의 카스 신호가 순차적으로 생성될 수 있도록 상기 상태들간의 천이를 수행한다.
메모리 인터페이스(240)는 FSM(230)로부터 제공되는 제어 및 상태신호(control/status signal)와 수신된 명령을 토대로 어드레스(Add), 칩 선택신호(CS), 라스(RAS) 신호, 카스(CAS) 신호 및 기록 인에이블 신호(WE)를 메모리(120)로 전송한다. 이에 따라 메모리(120)로부터 읽혀진 데이터가 수신되면, 수신된 데이터는 버스 마스터(100)로 지연되지 않고 바로 전송된다. 도 2에서 어드레스는 개념적인 동작에 중점을 두어 도시한 것이다. 상기 어드레스는 순수 어드레스 비트, 특수 비트 및 뱅크를 지정하는 비트를 포함한다.
도 3은 버스 마스터(100)로부터 버스트 길이가 '4'이고, 시작 어드레스가 '2'인 랩핑 버스트 인스트럭션이 수신된 경우에, 메모리 인터페이스(240)로부터 메모리(120)로 출력되는 신호들과 메모리(120)에서 액세스되는 데이터에 대한 타이밍 도로서, 메모리(120)에 대한 리드 동작을 도시한 것이다. 도 3을 통해 알 수 있는 바와 같이 액세스 하고자 하는 메모리 영역의 라스 신호(RAS command)가 출력된 후, 시작 어드레스(또는 첫 번째 어드레스)의 카스 신호(CAS command)가 출력되고, 랩(wrap) 되는 어드레스의 카스 신호가 출력된다. 도 3은 CAS 대기시간이 2클록이고, 프리차지 시간이 2클록인 경우이다. 그러나, CAS 대기시간이 1클록이고, 프리차지 시간이 1클록으로 설정될 수 있다. 따라서, 도 3은 메모리(120)로부터 "Data 2, Data 3, Data 4, Data 1"순으로 액세스된 데이터를 버스 마스터(100)로 제공한다.
도 4는 버스 마스터(100)로부터 버스트 길이가 '4'이고, 시작 어드레스가 '3'인 랩핑 버스트 인스트럭션이 수신된 경우에, 메모리 인터페이스(240)로부터 메모리(120)로 출력되는 신호들과 메모리(120)에서 액세스되는 데이터에 대한 타이밍 도로서, 메모리(120)에 대한 리드 동작을 도시한 것이다. 도 4를 통해 알 수 있는 바와 같이 액세스 하고자 하는 메모리 영역의 라스 신호(RAS command)가 출력된 후, 시작 어드레스(또는 첫 번째 어드레스)의 카스 신호(CAS command)가 출력되고, 랩 되는 어드레스의 카스 신호가 출력된다. 도 4는 CAS 대기시간이 2클록이고, 프리차지 시간이 2클록인 경우이다. 그러나, CAS 대기시간이 1클록이고, 프리차지 시간이 1클록으로 설정될 수 있다. 따라서 도 4는 메모리(120)로부터 "Data 3, Data 4, Data 1, Data 2"순으로 액세스된 데이터를 버스 마스터(100)로 제공한다.
도 5는 버스 마스터(100)로부터 버스트 길이가 '4'이고, 시작 어드레스가 '4'인 랩핑 버스트 인스트럭션이 수신된 경우에, 메모리 인터페이스(240)로부터 메모리(120)로 출력되는 신호들과 메모리(120)에서 액세스되는 데이터에 대한 타이밍 도로서, 메모리(120)에 대한 리드 동작을 도시한 것이다. 도 5를 통해 알 수 있는 바와 같이 액세스 하고자 하는 메모리 영역의 라스 신호(RAS command)가 출력된 후, 시작 어드레스(또는 첫 번째 어드레스)의 카스 신호(CAS command)가 출력되고, 랩 되는 어드레스의 카스 신호가 출력된다. 도 5는 CAS 대기시간이 2클록이고, 프리차지 시간이 2클록인 경우이다. 그러나, CAS 대기시간이 1클록이고, 프리차지 시간이 1클록으로 설정될 수 있다. 따라서 도 5는 메모리(120)로부터 "Data 4, Data 1, Data 2, Data 3"순으로 액세스된 데이터를 버스 마스터(100)로 제공한다.
메모리(120)는 버스 마스터(100)의 동작에 필요한 프로그램 또는 데이터를 저장한다. 상기 메모리로는 DRAM(Dynamic RAM, 이하 DRAM이라 약함)등의 휘발성 메모리나 플래시(flash) 메모리 등의 불휘발성 메모리 등이 사용된다. 멀티 마스터(미 도시됨)를 갖는 시스템에 있어서, 상기 메모리(120)는 상기 멀티 마스터(미 도시됨)에 의해 공유될 수 있다. 만약 메모리(120)가 SDRAM(Static DRAM)이면, 상기 메모리 제어 장치(110)는 SDRAM 제어기이다.
도 6은 본 발명에 따른 메모리 제어 방법의 흐름도이다.
도 6을 참조하면, 버스 마스터(100)로부터 명령이 수신되면, 제 601 단계에서 수신된 명령을 분석한다. 수신되는 명령은 도 2에서 언급한 바와 같은 정보들을 포함한다.
명령 분석결과를 토대로 제 602 단계에서 버스 마스터(100)로부터 랩핑 버스트 인스트럭션이 수신된 것으로 판단되면, 제 603 단계에서 수신된 명령으로부터 버스트 길이, 랩핑 버스트를 위한 시작 어드레스를 각각 검출한다.
상기 검출된 버스트 길이, 시작 어드레스를 토대로 제 604 단계에서 메모리(120)의 해당 영역의 라스(RAS) 신호(command)를 출력한다.
제 605 단계에서 시작 어드레스의 카스(CAS) 신호(command)를 출력한다. 만약 버스트 길이가 도 3과 같이 4이고, 시작 어드레스가 2이면, 제 605 단계에서 출력되는 카스 신호는 어드레스 2를 지정하는 신호가 된다.
상기 검출된 버스트 길이와 시작 어드레스를 토대로 제 606 단계에서 랩 되는 어드레스를 검출하고, 랩 되는 어드레스의 카스 신호를 출력한다.
상술한 바와 같이 라스 및 카스 신호를 출력함에 따라 메모리(120)로부터 액세스된 데이터는 버스 마스터(100)로 제공된다.
한편, 제 602 단계에서 현재 수신된 명령이 랩핑 버스트 인스트럭션이 아니면, 제 607 단계에서 순차 버스트 인스트럭션에 따른 메모리 제어신호를 출력한다.
상술한 바와 같이 본 발명은 CPU 코어와 같은 프로세서인 버스 마스터에 의한 랩핑 버스트 요구 시, 상기 버스 마스터로부터 수신한 명령어를 분석하여 메모리에 대한 액세스를 제어하는 장치 및 방법을 제공함으로써, 버스 마스터와 메모리간의 버스 시스템에서의 대기시간(latency)을 줄일 수 있다. 버스 마스터가 캐시 메모리를 가지면, 캐시 메모리의 동작에 있어서 대기 시간을 줄일 수 있다.
본 발명은 상술한 실시 예에 한정되지 않으며, 본 발명의 사상 내에서 당업자에 의한 변형이 가능함은 물론이다. 따라서, 본 발명에서 권리를 청구하는 범위는 상세한 설명의 범위 내로 정해지는 것이 아니라 후술하는 청구범위와 그와 동등한 범위로 정해질 것이다.
도 1은 본 발명에 따른 메모리 제어 장치를 포함하는 시스템의 블록 도이다.
도 2는 본 발명에 따른 메모리 제어 장치의 기능 블록 도이다.
도 3은 버스트 길이가 4이고, 시작 어드레스가 2인 랩핑 버스트 인스트럭션에 대한 본 발명에 따른 메모리 제어 장치의 동작 타이밍 도이다.
도 4는 버스트 길이가 4이고, 시작 어드레스가 3인 랩핑 버스트 인스트럭션에 대한 본 발명에 따른 메모리 제어장치의 동작 타이밍 도이다.
도 5는 버스트 길이가 4이고, 시작 어드레스가 4인 랩핑 버스트 인스트럭션에 대한 본 발명에 따른 메모리 제어장치의 동작 타이밍 도이다.
도 6은 본 발명에 따른 메모리 제어 방법의 흐름도이다.

Claims (7)

  1. 버스 마스터의 요구에 의해 메모리를 액세스할 수 있는 메모리 제어 장치에 있어서,
    상기 버스 마스터로부터 수신된 명령이 랩핑 버스트 인스트럭션이면, 상기 수신된 랩핑 버스트 인스트럭션으로부터 버스트 길이를 검출하는 제 1 검출부;
    상기 수신된 명령이 랩핑 버스트 인스트럭션이면, 상기 수신된 랩핑 버스트 인스트럽션으로부터 액세스하고자 하는 상기 메모리 영역의 시작 어드레스를 검출하는 제 2 검출부;
    상기 제 1 검출부와 제 2 검출부에서 검출된 결과를 토대로 랩(wrap) 되는 어드레스를 검출하고, 상기 랩 되는 어드레스의 카스(CAS) 신호가 출력되도록 상기 메모리를 제어하는 신호를 생성하는 유한 상태 머신(FSM)을 포함하는 메모리 제어장치.
  2. 제 1 항에 있어서, 상기 유한 상태 머신은,
    상기 액세스하고자 하는 메모리 영역의 라스(RAS)신호, 상기 시작 어드레스의 카스신호, 및 상기 랩 되는 어드레스의 카스 신호가 순차적으로 생성되도록 상태 천이를 하는 것을 특징으로 하는 메모리 제어 장치.
  3. 제 1 항에 있어서, 상기 메모리 제어 장치는 상기 버스 마스터로부터 수신되는 명령이 상기 랩핑 버스트 인스트럭션인지 여부를 판단하는 명령어 분석부를 더 포함하는 메모리 제어 장치.
  4. 제 1 항에 있어서, 상기 메모리 제어 장치는, 상기 유한 상태 머신으로부터 생성된 상기 메모리를 제어하는 신호를 토대로 상기 수신된 명령어를 상기 메모리로 전송하고, 상기 메모리로부터 액세스된 데이터를 상기 버스 마스터로 전송하는 메모리 인터페이스를 더 포함하는 메모리 제어장치.
  5. 캐시 메모리를 갖는 프로세서의 요구에 의해 메모리를 액세스할 수 있는 메모리 제어 장치에 있어서,
    상기 캐시 메모리로부터 랩핑 버스트 인스트럭션이 수신되면, 상기 캐시 메모리로부터 수신된 명령으로부터 버스트 길이를 검출하는 제 1 검출부;
    상기 캐시 메모리로부터 랩핑 버스트 인스트럭션이 수신되면, 상기 캐시 메모리로부터 수신된 명령으로부터 액세스하고자 하는 상기 메모리 영역의 시작 어드레스를 검출하는 제 2 검출부;
    상기 제 1 검출부와 제 2 검출부의 검출 결과를 토대로 랩 되는 어드레스를 검출하고, 상기 랩 되는 어드레스의 카스신호가 출력되도록 상기 메모리를 제어하는 신호를 생성하는 유한 상태 머신을 포함하는 메모리 제어 장치.
  6. 버스 마스터의 요구에 의해 메모리를 액세스하기 위한 메모리 제어 방법에 있어서,
    상기 버스 마스터로부터 수신된 명령이 랩핑 버스트 인스트럭션이면, 상기 수신된 명령으로부터 버스트 길이를 검출하는 단계;
    상기 수신된 명령으로부터 액세스하고자 하는 상기 메모리 영역의 스타트 어드레스를 검출하는 단계;
    상기 검출된 버스트 길이와 상기 스타트 어드레스를 토대로 랩 되는 어드레스를 검출하는 단계;
    상기 랩 되는 어드레스의 카스(CAS)신호가 출력되도록 상기 메모리를 제어하는 신호를 생성하는 단계를 포함하는 메모리 제어 방법.
  7. 제 6 항에 있어서, 상기 메모리 제어신호 생성 단계는,
    상기 액세스하고자 하는 상기 메모리 영역의 라스(RAS) 신호, 상기 시작 어드레스의 카스 신호, 및 상기 랩 되는 어드레스의 카스 신호가 순차적으로 생성되도록 상기 메모리 제어신호를 생성하는 것을 특징으로 하는 메모리 제어 방법.
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