JPH07210454A - 高速化処理装置 - Google Patents
高速化処理装置Info
- Publication number
- JPH07210454A JPH07210454A JP6006273A JP627394A JPH07210454A JP H07210454 A JPH07210454 A JP H07210454A JP 6006273 A JP6006273 A JP 6006273A JP 627394 A JP627394 A JP 627394A JP H07210454 A JPH07210454 A JP H07210454A
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- JP
- Japan
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- data
- read
- memory
- processing
- speed
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- Pending
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- Advance Control (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 リードデータを先読みするためのバッファ回
路を設置し、該バッファ回路を適切なプログラムで動作
させることによって、低速なＩ／Ｏデバイスやメモリへ
のリードアクセスの処理時間の短縮を図る。 【構成】 先読み制御回路３ａは必要とするデータのア
ドレスを含む命令を受け取ると、直ちに先読み専用バッ
ファ２にデータを取り込む。バスマスタは他の処理を実
行し、データを必要になった時点で通常のリード命令を
実行する。先読み制御回路３ａはリード命令を受け取る
と、通常のリードサイクルを開始すると共に、その対象
アドレスを先読み制御回路３ａ内に記憶されているアド
レスと比較し、等しい場合には通常のリードサイクルを
中止して、先読み専用バッファ２からデータをバスマス
タに渡す。このため、バスマスタが低速なデバイスから
のリードに際し、ウェートが挿入されて処理を中断する
ことがなくなり、処理速度の向上が可能となる。
路を設置し、該バッファ回路を適切なプログラムで動作
させることによって、低速なＩ／Ｏデバイスやメモリへ
のリードアクセスの処理時間の短縮を図る。 【構成】 先読み制御回路３ａは必要とするデータのア
ドレスを含む命令を受け取ると、直ちに先読み専用バッ
ファ２にデータを取り込む。バスマスタは他の処理を実
行し、データを必要になった時点で通常のリード命令を
実行する。先読み制御回路３ａはリード命令を受け取る
と、通常のリードサイクルを開始すると共に、その対象
アドレスを先読み制御回路３ａ内に記憶されているアド
レスと比較し、等しい場合には通常のリードサイクルを
中止して、先読み専用バッファ２からデータをバスマス
タに渡す。このため、バスマスタが低速なデバイスから
のリードに際し、ウェートが挿入されて処理を中断する
ことがなくなり、処理速度の向上が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、高速化処理装置に関
し、より詳細には、リードアクセスの処理時間の短縮を
図るようにした高速化処理装置に関する。例えば、低速
なＩ／Ｏ（Input/Output：入出力）デバイスやメモリを
用いた回路に適用されるリードサイクルの高速化を図る
ことができる。
し、より詳細には、リードアクセスの処理時間の短縮を
図るようにした高速化処理装置に関する。例えば、低速
なＩ／Ｏ（Input/Output：入出力）デバイスやメモリを
用いた回路に適用されるリードサイクルの高速化を図る
ことができる。
【０００２】
【従来の技術】低速なＩ／Ｏデバイスやメモリへのアク
セスにおいて、バッファを用いた高速化が可能なライト
サイクルよりも、高速化の手段のないリードサイクルの
方が時間がかかる。つまり、ライトサイクルではライト
データを高速動作可能なデバイスでバッファリングし、
それ以降の動作をバスの管理回路に委任することによっ
て、低速なデバイスを直接アクセスすることなく、ＣＰ
Ｕ（中央処理装置）等のバスマスタはサイクルを終了す
ることができるからである。しかし、リードサイクルで
は低速なデバイスの動作が終了するまでアクセスが終了
しないため、アクセスタイムは低速なデバイスの動作速
度に依存し、一連の動作を短縮することができなかっ
た。
セスにおいて、バッファを用いた高速化が可能なライト
サイクルよりも、高速化の手段のないリードサイクルの
方が時間がかかる。つまり、ライトサイクルではライト
データを高速動作可能なデバイスでバッファリングし、
それ以降の動作をバスの管理回路に委任することによっ
て、低速なデバイスを直接アクセスすることなく、ＣＰ
Ｕ（中央処理装置）等のバスマスタはサイクルを終了す
ることができるからである。しかし、リードサイクルで
は低速なデバイスの動作が終了するまでアクセスが終了
しないため、アクセスタイムは低速なデバイスの動作速
度に依存し、一連の動作を短縮することができなかっ
た。
【０００３】図４は、従来の処理装置の構成図で、図
中、１１はＣＰＵ（Central Processing Unit：中央処
理装置）、１２はメモリコントローラ、１３はメモリ
（低速メモリ）である。ＣＰＵ１１において、前処理が
行なわれてからリード命令が実行されると、アドレスバ
スを介してメモリコントローラ１２にリード命令が伝え
られる。該メモリコントローラ１２においては、メモリ
アドレスとメモリコントロール信号が作成され、メモリ
アドレスバスを介してメモリ１３へ伝えられ、該メモリ
１３においてデータが出力され、データバスを介してＣ
ＰＵ１１でデータの読み込みが行なわれる。ＣＰＵ１１
で後処理が行なわれてライト命令が実行されると、アド
レスバスを介してメモリコントローラ１２にライト命令
が伝えられる。該メモリコントローラ１２においては、
メモリアドレスバス及びメモリコントロール信号が作成
され、メモリ１３においてデータの書き込みが行なわれ
る。
中、１１はＣＰＵ（Central Processing Unit：中央処
理装置）、１２はメモリコントローラ、１３はメモリ
（低速メモリ）である。ＣＰＵ１１において、前処理が
行なわれてからリード命令が実行されると、アドレスバ
スを介してメモリコントローラ１２にリード命令が伝え
られる。該メモリコントローラ１２においては、メモリ
アドレスとメモリコントロール信号が作成され、メモリ
アドレスバスを介してメモリ１３へ伝えられ、該メモリ
１３においてデータが出力され、データバスを介してＣ
ＰＵ１１でデータの読み込みが行なわれる。ＣＰＵ１１
で後処理が行なわれてライト命令が実行されると、アド
レスバスを介してメモリコントローラ１２にライト命令
が伝えられる。該メモリコントローラ１２においては、
メモリアドレスバス及びメモリコントロール信号が作成
され、メモリ１３においてデータの書き込みが行なわれ
る。
【０００４】図５は、図４に示す処理装置の動作を説明
するためのフローチャートである。ＣＰＵ１１の処理
は、図５からもわかるように、「前処理」「データリー
ド」「後処理」「データライト」の４つのモードから成
っている。以下、各モードに沿って順に説明する。前処理 ：ＣＰＵ１１において前処理が行なわれる。データリード ：ＣＰＵ１１においてリード命令の実行が
行なわれると、メモリコントローラ１２においてメモリ
アドレス及びコントロール信号が作成され、メモリ１３
においてデータ読み出しが行なわれる。ＣＰＵ１１にお
いてデータの読み込みが行なわれる。
するためのフローチャートである。ＣＰＵ１１の処理
は、図５からもわかるように、「前処理」「データリー
ド」「後処理」「データライト」の４つのモードから成
っている。以下、各モードに沿って順に説明する。前処理 ：ＣＰＵ１１において前処理が行なわれる。データリード ：ＣＰＵ１１においてリード命令の実行が
行なわれると、メモリコントローラ１２においてメモリ
アドレス及びコントロール信号が作成され、メモリ１３
においてデータ読み出しが行なわれる。ＣＰＵ１１にお
いてデータの読み込みが行なわれる。
【０００５】後処理：ＣＰＵ１１において後処理が行な
われる。データライト ：ＣＰＵ１１においてライト命令の実行が
行なわれると、データの出力がなされ、メモリコントロ
ーラ１２において、メモリアドレス及びコントロール信
号が作成されるとともにデータのラッチが行なわれ、メ
モリ１３においてデータの書き込みが行なわれる。
われる。データライト ：ＣＰＵ１１においてライト命令の実行が
行なわれると、データの出力がなされ、メモリコントロ
ーラ１２において、メモリアドレス及びコントロール信
号が作成されるとともにデータのラッチが行なわれ、メ
モリ１３においてデータの書き込みが行なわれる。
【０００６】すなわち、「前処理」モード終了後に、Ｃ
ＰＵ１１はデータリード命令を実行し、「データリー
ド」モードが開始される。データリード命令を受け取っ
たメモリコントローラ１２は、アドレスに該当する低速
メモリ１３を制御してデータを読み出す。ＣＰＵ１１は
このデータをデータバスを介して低速メモリ１３から直
接受け取る。このため、ＣＰＵ１１は低速メモリ１３か
らのデータ読み出しが終了するまで「データリード」モ
ードを終了できない。
ＰＵ１１はデータリード命令を実行し、「データリー
ド」モードが開始される。データリード命令を受け取っ
たメモリコントローラ１２は、アドレスに該当する低速
メモリ１３を制御してデータを読み出す。ＣＰＵ１１は
このデータをデータバスを介して低速メモリ１３から直
接受け取る。このため、ＣＰＵ１１は低速メモリ１３か
らのデータ読み出しが終了するまで「データリード」モ
ードを終了できない。
【０００７】
【発明が解決しようとする課題】前述のように、従来の
処理装置においては、Ｉ／Ｏデバイスやメインメモリ
は、ＣＰＵ（中央処理装置）等のバスマスタの動作速度
に比べ遅い。メインメモリには高速なデバイスを用いる
ことも可能であるが、基板スペースやコストの問題か
ら、実際に使用することは難しい。このために、ライト
サイクルではライトバッファが用いられ、処理速度の改
善に寄与している。しかし、リードサイクルの短縮には
有効な手段がなく、処理速度向上のネックになっている
という問題があった。
処理装置においては、Ｉ／Ｏデバイスやメインメモリ
は、ＣＰＵ（中央処理装置）等のバスマスタの動作速度
に比べ遅い。メインメモリには高速なデバイスを用いる
ことも可能であるが、基板スペースやコストの問題か
ら、実際に使用することは難しい。このために、ライト
サイクルではライトバッファが用いられ、処理速度の改
善に寄与している。しかし、リードサイクルの短縮には
有効な手段がなく、処理速度向上のネックになっている
という問題があった。
【０００８】本発明はこのような実情に鑑みてなされた
もので、高価な高速メモリデバイスを使用することな
く、メモリの高速リードアクセスを可能とする高速化処
理装置を提供することを目的としている。
もので、高価な高速メモリデバイスを使用することな
く、メモリの高速リードアクセスを可能とする高速化処
理装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、リード命令を実行する処理装置と、必要
とするデータのアドレスからなるコマンドによって動作
するメモリコントローラ内に設けられた先読み制御回路
と、前記アドレスに該当するメモリからのデータを取り
込む先読み専用バッファとから成り、前記処理装置によ
るデータリード命令により、前記メモリコントローラが
先読みデータとのアドレスの比較を行い、該アドレスが
等しい場合は、前記メモリのリードサイクルを中止して
前記先読み専用バッファからのデータを前記処理装置へ
供給するようにしたことを特徴としたものである。
成するために、リード命令を実行する処理装置と、必要
とするデータのアドレスからなるコマンドによって動作
するメモリコントローラ内に設けられた先読み制御回路
と、前記アドレスに該当するメモリからのデータを取り
込む先読み専用バッファとから成り、前記処理装置によ
るデータリード命令により、前記メモリコントローラが
先読みデータとのアドレスの比較を行い、該アドレスが
等しい場合は、前記メモリのリードサイクルを中止して
前記先読み専用バッファからのデータを前記処理装置へ
供給するようにしたことを特徴としたものである。
【００１０】
【作用】先読み制御回路は、必要とするデータのアドレ
スを含む命令を受け取ると、直ちに先読み専用バッファ
にデータを取り込む。この後、バスマスタは他の処理を
実行し、データを必要になった時点で通常のリード命令
を実行する。先読み制御回路はリード命令を受け取る
と、通常のリードサイクルを開始すると共に、その対象
アドレスを先読み制御回路内に記憶されているアドレス
と比較し、これが等しい場合には通常のリードサイクル
を中止して、先読み専用バッファからデータをバスマス
タに渡す。このため、バスマスタが低速なデバイスから
のリードに際し、ウェートが挿入されて処理を中断する
ことがなくなり、処理速度の向上が可能となる。
スを含む命令を受け取ると、直ちに先読み専用バッファ
にデータを取り込む。この後、バスマスタは他の処理を
実行し、データを必要になった時点で通常のリード命令
を実行する。先読み制御回路はリード命令を受け取る
と、通常のリードサイクルを開始すると共に、その対象
アドレスを先読み制御回路内に記憶されているアドレス
と比較し、これが等しい場合には通常のリードサイクル
を中止して、先読み専用バッファからデータをバスマス
タに渡す。このため、バスマスタが低速なデバイスから
のリードに際し、ウェートが挿入されて処理を中断する
ことがなくなり、処理速度の向上が可能となる。
【００１１】
【実施例】実施例について、図面を参照して以下に説明
する。図１は、本発明による高速化処理装置の一実施例
を説明するための構成図で、図中、１はＣＰＵ（Centra
l Processing Unit：中央処理装置）、２は先読み専用
バッファ、３はメモリコントローラ、３ａは先読み制御
回路、４はメモリ（低速メモリ）である。なお、ＣＰＵ
１の処理は「前処理」「データリード」「後処理」「デ
ータライト」の４つのモードから成っている。
する。図１は、本発明による高速化処理装置の一実施例
を説明するための構成図で、図中、１はＣＰＵ（Centra
l Processing Unit：中央処理装置）、２は先読み専用
バッファ、３はメモリコントローラ、３ａは先読み制御
回路、４はメモリ（低速メモリ）である。なお、ＣＰＵ
１の処理は「前処理」「データリード」「後処理」「デ
ータライト」の４つのモードから成っている。
【００１２】「前処理」モードを開始する以前に、必要
とするデータのアドレスからなるコマンドを「先読みコ
マンドの書き込み」モードでメモリコントローラ３内部
の先読み制御回路３ａに書き込む。該先読み制御回路３
ａは「先読みコマンドの書き込み」を受け取るとコマン
ド内に書かれたアドレスに該当する低速メモリ４から、
先読み専用バッファ２にデータを取り込む。ＣＰＵ１
は、先読み制御回路３ａへの「先読みコマンドの書き込
み」が終了すると、直ぐに「前処理」を開始する。「デ
ータリード」モードが開始されると、ＣＰＵ１はデータ
リード命令を実行する。
とするデータのアドレスからなるコマンドを「先読みコ
マンドの書き込み」モードでメモリコントローラ３内部
の先読み制御回路３ａに書き込む。該先読み制御回路３
ａは「先読みコマンドの書き込み」を受け取るとコマン
ド内に書かれたアドレスに該当する低速メモリ４から、
先読み専用バッファ２にデータを取り込む。ＣＰＵ１
は、先読み制御回路３ａへの「先読みコマンドの書き込
み」が終了すると、直ぐに「前処理」を開始する。「デ
ータリード」モードが開始されると、ＣＰＵ１はデータ
リード命令を実行する。
【００１３】データリード命令を受け取ったメモリコン
トローラ３は、アドレスに該当する低速メモリ４の制御
を開始すると共に、そのアドレスを先読み制御回路３ａ
内に記憶されているアドレスと比較し、これが等しい場
合には低速メモリ４へのリードサイクルを中止して、先
読み専用バッファ２からデータをＣＰＵ１に渡す。この
ため、先読み専用バッファ２に目的のデータが存在すれ
ば、ＣＰＵ１は低速メモリ４をアクセスすることなく、
直ちにデータを受け取り「データリード」モードを終了
することができる。
トローラ３は、アドレスに該当する低速メモリ４の制御
を開始すると共に、そのアドレスを先読み制御回路３ａ
内に記憶されているアドレスと比較し、これが等しい場
合には低速メモリ４へのリードサイクルを中止して、先
読み専用バッファ２からデータをＣＰＵ１に渡す。この
ため、先読み専用バッファ２に目的のデータが存在すれ
ば、ＣＰＵ１は低速メモリ４をアクセスすることなく、
直ちにデータを受け取り「データリード」モードを終了
することができる。
【００１４】低速なＩ／Ｏデバイスやメモリをアクセス
する高速化処理装置において、データの先読みを行うた
めの先読み制御回路と、先読みデータを格納するための
先読みデータ専用バッファとを備え、データリード命令
を受け取るメモリコントローラがアドレスに該当する低
速メモリ制御を開始し、該アドレスが先読み制御回路に
記憶されているアドレスと等しい場合は、低速メモリの
リードサイクルを中止して先読み専用バッファからのデ
ータをＣＰＵへ供給する動作をさせることによって、リ
ードアクセスにおける処理時間の短縮を可能にすること
ができる。
する高速化処理装置において、データの先読みを行うた
めの先読み制御回路と、先読みデータを格納するための
先読みデータ専用バッファとを備え、データリード命令
を受け取るメモリコントローラがアドレスに該当する低
速メモリ制御を開始し、該アドレスが先読み制御回路に
記憶されているアドレスと等しい場合は、低速メモリの
リードサイクルを中止して先読み専用バッファからのデ
ータをＣＰＵへ供給する動作をさせることによって、リ
ードアクセスにおける処理時間の短縮を可能にすること
ができる。
【００１５】図２及び図３は、図１における高速化処理
装置の動作を説明するためのフローチャートである。Ｃ
ＰＵ１の処理は、「前処理」「データリード」「後処
理」「データライト」の４つのモードから成っている。
以下、各モードに沿って順に説明する。前処理 ：前処理の開始前にＣＰＵ１において先読みコマ
ンドの書き込みが行なわれる。前処理が開始されると、
ＣＰＵ１において前処理が行なわれると共に、メモリコ
ントローラ３においてメモリアドレス及びコントロール
信号が作成され、メモリ４においてデータが出力され、
メモリコントローラ３においてメモリ４から出力された
データをラッチする。
装置の動作を説明するためのフローチャートである。Ｃ
ＰＵ１の処理は、「前処理」「データリード」「後処
理」「データライト」の４つのモードから成っている。
以下、各モードに沿って順に説明する。前処理 ：前処理の開始前にＣＰＵ１において先読みコマ
ンドの書き込みが行なわれる。前処理が開始されると、
ＣＰＵ１において前処理が行なわれると共に、メモリコ
ントローラ３においてメモリアドレス及びコントロール
信号が作成され、メモリ４においてデータが出力され、
メモリコントローラ３においてメモリ４から出力された
データをラッチする。
【００１６】データリード：ＣＰＵ１においてリード命
令の実行が行なわれると、メモリコントローラ３におい
てメモリアドレス及びコントロール信号が作成され、先
読みデータとのアドレスの比較が行なわれる。先読みデ
ータとアドレスとが異っていれば、通常のメモリリード
を行ない、同じであれば、メモリ４へのアクセスを中止
すると共に、前記ラッチデータの出力を行なう。ＣＰＵ
１ではデータの読み込みを行なう。
令の実行が行なわれると、メモリコントローラ３におい
てメモリアドレス及びコントロール信号が作成され、先
読みデータとのアドレスの比較が行なわれる。先読みデ
ータとアドレスとが異っていれば、通常のメモリリード
を行ない、同じであれば、メモリ４へのアクセスを中止
すると共に、前記ラッチデータの出力を行なう。ＣＰＵ
１ではデータの読み込みを行なう。
【００１７】後処理：ＣＰＵ１において後処理が行なわ
れる。データライト ：ＣＰＵ１においてライト命令が実行され
ると、データ出力が行なわれ、メモリコントローラ３に
おいてメモリアドレス及びコントローラ信号が作成され
るとともにデータのラッチが行なわれ、メモリ４におい
てデータの書き込みが行なわれる。
れる。データライト ：ＣＰＵ１においてライト命令が実行され
ると、データ出力が行なわれ、メモリコントローラ３に
おいてメモリアドレス及びコントローラ信号が作成され
るとともにデータのラッチが行なわれ、メモリ４におい
てデータの書き込みが行なわれる。
【００１８】ここで、ＣＰＵ１は１サイクルに動作周波
数３０ＭＨｚで２クロック（６０nsec）、低速メモリの
アクセスには８００nsecかかるものとし、先読み制御回
路３ａと先読み専用バッファ２にはノンウェートでアク
セスできるものとすれば、図５のように従来の回路を用
いた処理では、1ループにかかる時間は以下の(1)式のよ
うになる。 ｘ＋８００＋ｙ＋６０（ｎｓｅｃ） … （１）
数３０ＭＨｚで２クロック（６０nsec）、低速メモリの
アクセスには８００nsecかかるものとし、先読み制御回
路３ａと先読み専用バッファ２にはノンウェートでアク
セスできるものとすれば、図５のように従来の回路を用
いた処理では、1ループにかかる時間は以下の(1)式のよ
うになる。 ｘ＋８００＋ｙ＋６０（ｎｓｅｃ） … （１）
【００１９】しかし、図２及び図３のような本発明に基
づいた高速化処理装置を用いた処理では、前記処理時間
ｘが十分に長い場合、低速メモリから先読み専用バッフ
ァ２へのデータ転送時間は、前処理時間ｘに吸収され、
ＣＰＵ１から見た場合０ｎｓｅｃとなる。したがって１
ループにかかる時間は以下（２）式のようになる。 ６０＋ｘ＋６０＋ｙ＋６０（ｎｓｅｃ）…（２） ただしｘ＞８００（ｎｓｅｃ）
づいた高速化処理装置を用いた処理では、前記処理時間
ｘが十分に長い場合、低速メモリから先読み専用バッフ
ァ２へのデータ転送時間は、前処理時間ｘに吸収され、
ＣＰＵ１から見た場合０ｎｓｅｃとなる。したがって１
ループにかかる時間は以下（２）式のようになる。 ６０＋ｘ＋６０＋ｙ＋６０（ｎｓｅｃ）…（２） ただしｘ＞８００（ｎｓｅｃ）
【００２０】このように、最適動作が可能な場合には、
低速メモリのアクセスに要する時間に関係なく、「先読
みコマンドの書き込み」のための１ＣＰＵサイクル（６
０ｎｓｅｃ）と、「先読み専用バッファからの読み出
し」のための１ＣＰＵサイクル（６０ｎｓｅｃ）の合計
２ＣＰＵサイクル（１２０ｎｓｅｃ）で低速メモリから
のデータリードが可能となる。
低速メモリのアクセスに要する時間に関係なく、「先読
みコマンドの書き込み」のための１ＣＰＵサイクル（６
０ｎｓｅｃ）と、「先読み専用バッファからの読み出
し」のための１ＣＰＵサイクル（６０ｎｓｅｃ）の合計
２ＣＰＵサイクル（１２０ｎｓｅｃ）で低速メモリから
のデータリードが可能となる。
【００２１】
【発明の効果】以上の説明から明らかなように、本発明
によれば、低速なＩ／Ｏデバイスやメモリをアクセスす
る高速化処理装置において、データの先読みを行うため
の先読み制御回路と、先読みデータを格納するための先
読み専用バッファとを備え、データリード命令を受け取
るメモリコントローラがアドレスに該当する低速メモリ
制御を開始し、該アドレスが先読み制御回路に記憶され
ているアドレスと等しい場合は、低速メモリのリードサ
イクルを中止して先読み専用バッファからのデータをＣ
ＰＵへ供給する動作をさせることによって、リードアク
セスにおける処理時間の短縮を可能にするようにしたの
で、高価な高速メモリデバイスを使用することくなく、
メモリの高速リードアクセスが可能になる。また、Ｉ／
Ｏデバイス等の低速デバイスのリードアクセスの高速化
には、より効果的で、システム全体の処理速度が大きく
向上する。
によれば、低速なＩ／Ｏデバイスやメモリをアクセスす
る高速化処理装置において、データの先読みを行うため
の先読み制御回路と、先読みデータを格納するための先
読み専用バッファとを備え、データリード命令を受け取
るメモリコントローラがアドレスに該当する低速メモリ
制御を開始し、該アドレスが先読み制御回路に記憶され
ているアドレスと等しい場合は、低速メモリのリードサ
イクルを中止して先読み専用バッファからのデータをＣ
ＰＵへ供給する動作をさせることによって、リードアク
セスにおける処理時間の短縮を可能にするようにしたの
で、高価な高速メモリデバイスを使用することくなく、
メモリの高速リードアクセスが可能になる。また、Ｉ／
Ｏデバイス等の低速デバイスのリードアクセスの高速化
には、より効果的で、システム全体の処理速度が大きく
向上する。
【図１】本発明による高速化処理装置の一実施例を説明
するための構成図である。
するための構成図である。
【図２】図１における高速化処理装置の動作を説明する
ためのフローチャート（その１）である。
ためのフローチャート（その１）である。
【図３】図１における高速化処理装置の動作を説明する
ためのフローチャート（その２）である。
ためのフローチャート（その２）である。
【図４】従来の処理装置の構成図である。
【図５】図４における処理装置の動作を説明するための
フローチャートである。
フローチャートである。
１…ＣＰＵ（Central Processing Unit：中央処理装
置）、２…先読み専用バッファ、３…メモリコントロー
ラ、３ａ…先読み制御回路、４…メモリ。
置）、２…先読み専用バッファ、３…メモリコントロー
ラ、３ａ…先読み制御回路、４…メモリ。
Claims (1)
- 【請求項１】 リード命令を実行する処理装置と、必要
とするデータのアドレスからなるコマンドによって動作
するメモリコントローラ内に設けられた先読み制御回路
と、前記アドレスに該当するメモリからのデータを取り
込む先読み専用バッファとから成り、前記処理装置によ
るデータリード命令により、前記メモリコントローラが
先読みデータとのアドレスの比較を行い、該アドレスが
等しい場合は、前記メモリのリードサイクルを中止して
前記先読み専用バッファからのデータを前記処理装置へ
供給するようにしたことを特徴とする高速化処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6006273A JPH07210454A (ja) | 1994-01-25 | 1994-01-25 | 高速化処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6006273A JPH07210454A (ja) | 1994-01-25 | 1994-01-25 | 高速化処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07210454A true JPH07210454A (ja) | 1995-08-11 |
Family
ID=11633813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6006273A Pending JPH07210454A (ja) | 1994-01-25 | 1994-01-25 | 高速化処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07210454A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000067255A1 (fr) * | 1999-04-30 | 2000-11-09 | Fujitsu Limited | Unite de disques |
| WO2001004760A1 (fr) * | 1999-07-07 | 2001-01-18 | Hitachi, Ltd. | Controleur de memoire |
| US7017000B2 (en) | 2003-04-11 | 2006-03-21 | Renesas Technology Corp. | Data transfer control circuit in system LSI |
-
1994
- 1994-01-25 JP JP6006273A patent/JPH07210454A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000067255A1 (fr) * | 1999-04-30 | 2000-11-09 | Fujitsu Limited | Unite de disques |
| US6701413B2 (en) | 1999-04-30 | 2004-03-02 | Fujitsu Limited | Disk drive performing a read-ahead operation of the data from the disk |
| WO2001004760A1 (fr) * | 1999-07-07 | 2001-01-18 | Hitachi, Ltd. | Controleur de memoire |
| US7017000B2 (en) | 2003-04-11 | 2006-03-21 | Renesas Technology Corp. | Data transfer control circuit in system LSI |
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