JPH0658614B2 - Ｃｍｏｓ分圧回路 - Google Patents
Ｃｍｏｓ分圧回路Info
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- JPH0658614B2 JPH0658614B2 JP63284091A JP28409188A JPH0658614B2 JP H0658614 B2 JPH0658614 B2 JP H0658614B2 JP 63284091 A JP63284091 A JP 63284091A JP 28409188 A JP28409188 A JP 28409188A JP H0658614 B2 JPH0658614 B2 JP H0658614B2
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R15/00—Details of measuring arrangements of the types provided for in groups G01R17/00 - G01R29/00, G01R33/00 - G01R33/26 or G01R35/00
- G01R15/04—Voltage dividers
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
- G01R1/20—Modifications of basic electric elements for use in electric measuring instruments; Structural combinations of such elements with such instruments
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/0084—Arrangements for measuring currents or voltages or for indicating presence or sign thereof measuring voltage only
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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Description
【発明の詳細な説明】 ［発明の分野］ 本発明は半導体回路に関し、更に詳しくは、分圧回路と
して有用な半導体回路に関する。
して有用な半導体回路に関する。
［発明の背景］ 種々の電子システムにおいては、入力源の電圧を所定の
割合で逓降した、例えば２分１に逓降した出力電圧を発
生する回路が必要である。この比率は、入力源の電圧が
温度または経年変化によるドリフトを含む種々の理由の
ために変化しても一定でなければならない。
割合で逓降した、例えば２分１に逓降した出力電圧を発
生する回路が必要である。この比率は、入力源の電圧が
温度または経年変化によるドリフトを含む種々の理由の
ために変化しても一定でなければならない。
従来、このような用途に対する種々の回路が提案されて
いる。簡単な構成のものは２対の相補型金属−酸化物−
シリコン（ＣＭＯＳ）トランジスタを使用して、第１図
に示すチェーン回路１０を形成するように４つのトラン
ジスタのドレイン・ソース回路を電源１５の両端子間に
直列に接続したものである。この回路１０は図示のよう
に（出力電圧＋Ｖ１を有する）電源１５の２端子間にチ
ェーンまたは列状に直列に接続されたＰチャンネル金属
−酸化物−シリコン（ＭＯＳ）トランジスタ１１、Ｎチ
ャンネルＭＯＳトランジスタ１２、ＰチャンネルＭＯＳ
トランジスタ１３およびＮチャンネルＭＯＳトランジス
タ１４を有している。更に、各トランジスタはゲート電
極がドレイン電極に短絡されることによりダイオードと
して接続され、事実上抵抗として作用する。この構成に
おいて、ＰチャンネルＭＯＳトランジスタ１１および１
３は１対１の比で互いに整合し、またＮチャンネルＭＯ
Ｓトランジスタ１２および１４も同様に互いに整合して
いる。ここにおいて全体をとおして使用されている「整
合」という用語は、特に限定していない場合には１対１
の比の整合を示す。対称であるので、トランジスタ１２
および１３の間の中央の出力端子１６の電圧はトランジ
スタ・チェーンの２つの端子の間に供給される電源電圧
＋Ｖ１の２分の１、すなわち＋（Ｖ１）／２である。更
に、端子１６に現れる出力電圧は電源１５の電圧＋Ｖ１
の変化に追従する。
いる。簡単な構成のものは２対の相補型金属−酸化物−
シリコン（ＣＭＯＳ）トランジスタを使用して、第１図
に示すチェーン回路１０を形成するように４つのトラン
ジスタのドレイン・ソース回路を電源１５の両端子間に
直列に接続したものである。この回路１０は図示のよう
に（出力電圧＋Ｖ１を有する）電源１５の２端子間にチ
ェーンまたは列状に直列に接続されたＰチャンネル金属
−酸化物−シリコン（ＭＯＳ）トランジスタ１１、Ｎチ
ャンネルＭＯＳトランジスタ１２、ＰチャンネルＭＯＳ
トランジスタ１３およびＮチャンネルＭＯＳトランジス
タ１４を有している。更に、各トランジスタはゲート電
極がドレイン電極に短絡されることによりダイオードと
して接続され、事実上抵抗として作用する。この構成に
おいて、ＰチャンネルＭＯＳトランジスタ１１および１
３は１対１の比で互いに整合し、またＮチャンネルＭＯ
Ｓトランジスタ１２および１４も同様に互いに整合して
いる。ここにおいて全体をとおして使用されている「整
合」という用語は、特に限定していない場合には１対１
の比の整合を示す。対称であるので、トランジスタ１２
および１３の間の中央の出力端子１６の電圧はトランジ
スタ・チェーンの２つの端子の間に供給される電源電圧
＋Ｖ１の２分の１、すなわち＋（Ｖ１）／２である。更
に、端子１６に現れる出力電圧は電源１５の電圧＋Ｖ１
の変化に追従する。
この回路における１つの問題は、４つのトランジスタが
電源１５の端子間に直列に接続されているので、電源１
５の電圧＋Ｖ１が４つのトランジスタの４つのしきい値
電圧の合計よりも小さい場合、１つ以上のトランジスタ
がオンにバイアスされず、従って回路１０が実質的に開
放状態になるため、出力端子１６の電圧が不定になると
いうことである。
電源１５の端子間に直列に接続されているので、電源１
５の電圧＋Ｖ１が４つのトランジスタの４つのしきい値
電圧の合計よりも小さい場合、１つ以上のトランジスタ
がオンにバイアスされず、従って回路１０が実質的に開
放状態になるため、出力端子１６の電圧が不定になると
いうことである。
この問題を除去するために、２つの電源端子間のしきい
値電圧降下の合計値を減少するようにこの基本回路構成
に対して種々の変形が提案されている。
値電圧降下の合計値を減少するようにこの基本回路構成
に対して種々の変形が提案されている。
第２図および第３図は開発されたこのような２つの変形
例を示している。第２図に示す回路２０は２対の相補型
トランジスタ２１，２２および２３，２４を有し、これ
らはドレイン・ソース回路が直列に接続されるように接
続されている。トランジスタ２１および２４のソースは
出力電圧＋Ｖ２を有する電源２５の別々の端子に接続さ
れている。この場合、Ｐチャンネル・トランジスタ２１
およびＮチャンネル・トランジスタ２４はダイオードと
して接続され、Ｎチャンネル・トランジスタ２２のゲー
トは電源２５の一方の端子に接続され、Ｐチャンネル・
トランジスタ２３のゲートは電源２５の他方の端子に接
続されている。さらに、２つのＰチャンネル・トランジ
スタは互いに整合し、またＮチャンネル・トランジスタ
も互いに整合している。回路２０の出力電圧は、電源２
５の電圧のほぼ２分の１であり、トランジスタ２２およ
び２３の間の中央の出力端子２６から取り出される。こ
の回路２０において、電源２５の２つの端子間のしきい
値電圧降下はほぼ２つのしきい値電圧のみである。しか
しながら、上半分の回路がダイオードとして接続されて
いるＰチャンネル・トランジスタ２１を有し、かつ下半
分の回路が同様に接続されているＮチャンネル・トラン
ジスタ２４を有することから生ずる非対称性のために、
２対のＣＭＯＳトランジスタのソースに対するゲートバ
イアス電圧が異なる傾向がある。これは入力電圧（電源
２５の電圧＋Ｖ２）の範囲を制限し、この範囲において
出力電圧（端子２６に現われる）は＋Ｖ２のドリフトに
追従する。典型的には、忠実な追従は約５％の範囲に制
限される。
例を示している。第２図に示す回路２０は２対の相補型
トランジスタ２１，２２および２３，２４を有し、これ
らはドレイン・ソース回路が直列に接続されるように接
続されている。トランジスタ２１および２４のソースは
出力電圧＋Ｖ２を有する電源２５の別々の端子に接続さ
れている。この場合、Ｐチャンネル・トランジスタ２１
およびＮチャンネル・トランジスタ２４はダイオードと
して接続され、Ｎチャンネル・トランジスタ２２のゲー
トは電源２５の一方の端子に接続され、Ｐチャンネル・
トランジスタ２３のゲートは電源２５の他方の端子に接
続されている。さらに、２つのＰチャンネル・トランジ
スタは互いに整合し、またＮチャンネル・トランジスタ
も互いに整合している。回路２０の出力電圧は、電源２
５の電圧のほぼ２分の１であり、トランジスタ２２およ
び２３の間の中央の出力端子２６から取り出される。こ
の回路２０において、電源２５の２つの端子間のしきい
値電圧降下はほぼ２つのしきい値電圧のみである。しか
しながら、上半分の回路がダイオードとして接続されて
いるＰチャンネル・トランジスタ２１を有し、かつ下半
分の回路が同様に接続されているＮチャンネル・トラン
ジスタ２４を有することから生ずる非対称性のために、
２対のＣＭＯＳトランジスタのソースに対するゲートバ
イアス電圧が異なる傾向がある。これは入力電圧（電源
２５の電圧＋Ｖ２）の範囲を制限し、この範囲において
出力電圧（端子２６に現われる）は＋Ｖ２のドリフトに
追従する。典型的には、忠実な追従は約５％の範囲に制
限される。
第３図に示す回路３０は、２対の相補型トランジスタ３
１，３２および３３，３４を有し、これらはドレイン・
ソース回路が直列に接続されている。トランジスタ３１
および３４のソースは電源３５の別々の端子に接続され
ている。電源３５は出力電圧＋Ｖ３を有している。Ｎチ
ャンネル・トランジスタ３２およびＰチャンネル・トラ
ンジスタ３３はダイオードとして接続され、トランジス
タ３１および３４はゲートが出力電圧＋Ｖ３を有する電
源３５の反対の端子に接続されている。再び、この回路
３０の出力端子３６から得られる出力電圧は非対称性の
ために限られた範囲にわたってのみ電源の入力電圧に追
従する。
１，３２および３３，３４を有し、これらはドレイン・
ソース回路が直列に接続されている。トランジスタ３１
および３４のソースは電源３５の別々の端子に接続され
ている。電源３５は出力電圧＋Ｖ３を有している。Ｎチ
ャンネル・トランジスタ３２およびＰチャンネル・トラ
ンジスタ３３はダイオードとして接続され、トランジス
タ３１および３４はゲートが出力電圧＋Ｖ３を有する電
源３５の反対の端子に接続されている。再び、この回路
３０の出力端子３６から得られる出力電圧は非対称性の
ために限られた範囲にわたってのみ電源の入力電圧に追
従する。
［発明の要約］ 本発明によれば、チェーン状または列状に接続された２
対の相補型電界効果トランジスタが使用され、電源の両
端間に接続されたときに、４つの全てのトランジスタの
ゲート・ソース間バイアス電圧が本質的に等しくなるよ
うにそれらのゲートが接続される。特に、チェーンまた
は列状の接続において、第１のトランジスタのゲートが
第２のトランジスタのソースならびに出力端子として作
用する中央の節点に接続され、第２のトランジスタのゲ
ートが第１のトランジスタのソースならびに使用されて
いる電源の第１の端子に接続され、第３のトランジスタ
のゲートが第４のトランジスタのソースならびに電源の
第２の端子に接続され、第４のトランジスタのゲートが
第３のトランジスタのソースならびに中央の節点に接続
される。
対の相補型電界効果トランジスタが使用され、電源の両
端間に接続されたときに、４つの全てのトランジスタの
ゲート・ソース間バイアス電圧が本質的に等しくなるよ
うにそれらのゲートが接続される。特に、チェーンまた
は列状の接続において、第１のトランジスタのゲートが
第２のトランジスタのソースならびに出力端子として作
用する中央の節点に接続され、第２のトランジスタのゲ
ートが第１のトランジスタのソースならびに使用されて
いる電源の第１の端子に接続され、第３のトランジスタ
のゲートが第４のトランジスタのソースならびに電源の
第２の端子に接続され、第４のトランジスタのゲートが
第３のトランジスタのソースならびに中央の節点に接続
される。
この構成において、各トランジスタのゲート・ソース間
バイアス電圧は使用される電源の電圧の２分の１に本質
的に等しい。この結果、使用されている電源の（入力）
電圧に対する出力電圧の正確さは、２つのＮチャンネル
・トランジスタが互いに整合し、かつ２つのＰチャンネ
ル・トランジスタが互いに整合している限り、トランジ
スタのパラメータおよび動作温度に実質的に無関係であ
る。
バイアス電圧は使用される電源の電圧の２分の１に本質
的に等しい。この結果、使用されている電源の（入力）
電圧に対する出力電圧の正確さは、２つのＮチャンネル
・トランジスタが互いに整合し、かつ２つのＰチャンネ
ル・トランジスタが互いに整合している限り、トランジ
スタのパラメータおよび動作温度に実質的に無関係であ
る。
また、従来の電源分割基準回路のように、チェーンをよ
り長くするように多数の相補対を使用して、多数の出力
端子（タップ）を設けることができることも理解される
ことであろう。
り長くするように多数の相補対を使用して、多数の出力
端子（タップ）を設けることができることも理解される
ことであろう。
本発明は添付図面を参照した以下の説明から更によく理
解されよう。
解されよう。
［実施例の説明］ 第４図を参照すると、点線の枠内に本発明の好適実施例
による分圧回路４０が示されている。この回路４０はＮ
チャンネル電界効果トランジスタ４２および４４、およ
びＰチャンネル電界効果トランジスタ４１および４３を
有している。＋Ｖ４の出力電圧を有する正の電源４８が
その出力端子４７および４８を介して回路４０に接続さ
れている。回路４０はその出力端子４６に＋（Ｖ４）／
２の電圧を発生するように作用する。
による分圧回路４０が示されている。この回路４０はＮ
チャンネル電界効果トランジスタ４２および４４、およ
びＰチャンネル電界効果トランジスタ４１および４３を
有している。＋Ｖ４の出力電圧を有する正の電源４８が
その出力端子４７および４８を介して回路４０に接続さ
れている。回路４０はその出力端子４６に＋（Ｖ４）／
２の電圧を発生するように作用する。
各トランジスタはドレイン、ソースおよびゲート電極を
有する。電界効果トランジスタを通る正の電流の流れの
方向およびその導電性の形式は各トランジスタの出力端
子のどれがドレインおよびソースであるかを決定する。
Ｎチャンネル・トランジスタに流れる正の電流はドレイ
ンからソースに流れる。Ｐチャンネル・トランジスタの
場合には、この電流はソースからドレインに流れる。ト
ランジスタ４１のソースおよびトランジスタ４２のゲー
トは端子４７に接続されている。トランジスタ４１のド
レインはトランジスタ４２のドレインおよび節点４９に
接続されている。トランジスタ４１および４４のゲート
ならびにトランジスタ４２および４３のソースはすべて
出力端子４６に接続されている。トランジスタ４３のゲ
ートおよびトランジスタ４４のソースはアース電位とし
て示されている端子４８に接続されている。
有する。電界効果トランジスタを通る正の電流の流れの
方向およびその導電性の形式は各トランジスタの出力端
子のどれがドレインおよびソースであるかを決定する。
Ｎチャンネル・トランジスタに流れる正の電流はドレイ
ンからソースに流れる。Ｐチャンネル・トランジスタの
場合には、この電流はソースからドレインに流れる。ト
ランジスタ４１のソースおよびトランジスタ４２のゲー
トは端子４７に接続されている。トランジスタ４１のド
レインはトランジスタ４２のドレインおよび節点４９に
接続されている。トランジスタ４１および４４のゲート
ならびにトランジスタ４２および４３のソースはすべて
出力端子４６に接続されている。トランジスタ４３のゲ
ートおよびトランジスタ４４のソースはアース電位とし
て示されている端子４８に接続されている。
典型的には、Ｐチャンネル・トランジスタ４１はＰチャ
ンネル・トランジスタ４３に整合し、Ｎチャンネル・ト
ランジスタ４２はＮチャンネル・トランジスタ４４に整
合している。この場合、出力端子４６に現れる出力電圧
は電源４５の電圧の２分の１に等しい。従って、電源４
５が回路４０に接続されている場合、出力端子４６に現
れる電位は＋（Ｖ２）／２である。回路４０は、＋Ｖ４
の大きさに変化があったり、ドリフトがあったとして
も、出力端子４６に現れる電圧は＋（Ｖ４）／２であ
る。
ンネル・トランジスタ４３に整合し、Ｎチャンネル・ト
ランジスタ４２はＮチャンネル・トランジスタ４４に整
合している。この場合、出力端子４６に現れる出力電圧
は電源４５の電圧の２分の１に等しい。従って、電源４
５が回路４０に接続されている場合、出力端子４６に現
れる電位は＋（Ｖ２）／２である。回路４０は、＋Ｖ４
の大きさに変化があったり、ドリフトがあったとして
も、出力端子４６に現れる電圧は＋（Ｖ４）／２であ
る。
典型的な実施例において、回路４０の全てのトランジス
タはエンハンスメントモード型の金属−酸化物−シリコ
ン電界効果トランジスタ（ＭＯＳＦＥＴ）であり、電源
４５の電圧＋Ｖ４の振幅は全てのトランジスタを「オ
ン」状態にバイアスして導通状態に維持するのに充分で
ある。＋Ｖ４の振幅は回路４０の４つのトランジスタの
うちの最も大きな２つのしきい値電圧に等しいことのみ
が必要である。
タはエンハンスメントモード型の金属−酸化物−シリコ
ン電界効果トランジスタ（ＭＯＳＦＥＴ）であり、電源
４５の電圧＋Ｖ４の振幅は全てのトランジスタを「オ
ン」状態にバイアスして導通状態に維持するのに充分で
ある。＋Ｖ４の振幅は回路４０の４つのトランジスタの
うちの最も大きな２つのしきい値電圧に等しいことのみ
が必要である。
回路４０が形成されるシリコンチップの半導体処理にお
ける変動またはマスクの位置合せ不良により、１対１の
比で整合するように設計されたトランジスタの形状が変
動することがある。回路４０は、トランジスタ形状に中
程度の不整合が生じたとしても所望の出力電圧における
変化が比較的小さいのでトランジスタの不整合を幾らか
許容する。例えば、＋Ｖ４＝＋５．０ボルトであり、ト
ランジスタのしきい値電圧が１乃至２ボルトの範囲にあ
って、２つのトランジスタの不整合が３０％の場合、＋
（Ｖ４）／２の理想的なレベルに対する出力電圧の変動
は典型的には５％以下である。同じ半導体集積回路チッ
プ上のトランジスタは典型的には５％以内で整合させる
ことができ、この結果出力電圧における変動は典型的に
は１％以下である。
ける変動またはマスクの位置合せ不良により、１対１の
比で整合するように設計されたトランジスタの形状が変
動することがある。回路４０は、トランジスタ形状に中
程度の不整合が生じたとしても所望の出力電圧における
変化が比較的小さいのでトランジスタの不整合を幾らか
許容する。例えば、＋Ｖ４＝＋５．０ボルトであり、ト
ランジスタのしきい値電圧が１乃至２ボルトの範囲にあ
って、２つのトランジスタの不整合が３０％の場合、＋
（Ｖ４）／２の理想的なレベルに対する出力電圧の変動
は典型的には５％以下である。同じ半導体集積回路チッ
プ上のトランジスタは典型的には５％以内で整合させる
ことができ、この結果出力電圧における変動は典型的に
は１％以下である。
各エンハンスメントモード型トランジスタは導電型を反
転できることを理解されたい。この場合、電源の電位を
逆にすることが必要である。
転できることを理解されたい。この場合、電源の電位を
逆にすることが必要である。
代わりに、各トランジスタはデプレッションモード型Ｍ
ＯＳＦＥＴまたは接合型電界効果トランジスタ（ＪＦＥ
Ｔ）であってもよく、電源の大きさは全てのトランジス
タをオン状態にバイアスして導通させるに充分なレヘル
に選択される。第４図に示すように正電圧の電源が使用
される場合には、デプレッションモード型トランジスタ
およびＪＦＥＴの導電型は第４図に示すものとは逆であ
る。負電圧源が使用される場合には、デプレッションモ
ード型トランジスタおよびＪＦＥＴの導電型は第４図に
示すとおりである。
ＯＳＦＥＴまたは接合型電界効果トランジスタ（ＪＦＥ
Ｔ）であってもよく、電源の大きさは全てのトランジス
タをオン状態にバイアスして導通させるに充分なレヘル
に選択される。第４図に示すように正電圧の電源が使用
される場合には、デプレッションモード型トランジスタ
およびＪＦＥＴの導電型は第４図に示すものとは逆であ
る。負電圧源が使用される場合には、デプレッションモ
ード型トランジスタおよびＪＦＥＴの導電型は第４図に
示すとおりである。
次に、第５図を参照すると、点線の枠内に本発明の他の
実施例による回路５０が示されている。回路５０はＭ対
の相補型電界効果トランジスタを直列に組み合わせたも
のであり、Ｐチャンネル電界効果トランジスタ５１およ
びＮチャンネル電界効果トランジスタ５２から成る第１
の対、Ｐチャンネル電界効果トランジスタ５３およびＮ
チャンネル電界効果トランジスタ５４から成る第２の
対、Ｐチャンネル電界効果トランジスタ５５およびＮチ
ャンネル電界効果トランジスタから成る第Ｍ−１番目の
対、Ｐチャンネル電界効果トランジスタ５７およびＮチ
ャンネル電界効果トランジスタ５８から成る第Ｍ番目の
対を有している。第２の対と第Ｍ−１番目の対との間の
相補型トランジスタの対およびそれぞれの出力端子は図
示されていないが、単に垂直な点線でそれらが存在する
ことを表わす。＋Ｖ５の出力電圧を有する正電源６０が
出力端子６０Ａおよび６０Ｂを介して回路５０に接続さ
れている。出力端子６０Ｂはアース電位に接続されてい
る。回路５０は多重出力端子を有し、各出力端子は隣接
するトランジスタ対の間に接続されている。図には出力
端子６１，６２，６３および６４のみが示されている。
回路５０は端子６１，６２，６３および６４にそれぞれ
＋［（Ｍ−１）／Ｍ］（Ｖ５）、＋［（Ｍ−２）／Ｍ］
（Ｖ５）、＋（２／Ｍ）（Ｖ５）および＋（１／Ｍ）
（Ｖ５）の出力電圧を発生するように機能し、ここにお
いてＭは相補型トランジスタ対の数である。相次ぐ出力
端子に現われる出力電圧は電源６０の電位＋Ｖ５の１／
Ｍずつ順次異なっている。
実施例による回路５０が示されている。回路５０はＭ対
の相補型電界効果トランジスタを直列に組み合わせたも
のであり、Ｐチャンネル電界効果トランジスタ５１およ
びＮチャンネル電界効果トランジスタ５２から成る第１
の対、Ｐチャンネル電界効果トランジスタ５３およびＮ
チャンネル電界効果トランジスタ５４から成る第２の
対、Ｐチャンネル電界効果トランジスタ５５およびＮチ
ャンネル電界効果トランジスタから成る第Ｍ−１番目の
対、Ｐチャンネル電界効果トランジスタ５７およびＮチ
ャンネル電界効果トランジスタ５８から成る第Ｍ番目の
対を有している。第２の対と第Ｍ−１番目の対との間の
相補型トランジスタの対およびそれぞれの出力端子は図
示されていないが、単に垂直な点線でそれらが存在する
ことを表わす。＋Ｖ５の出力電圧を有する正電源６０が
出力端子６０Ａおよび６０Ｂを介して回路５０に接続さ
れている。出力端子６０Ｂはアース電位に接続されてい
る。回路５０は多重出力端子を有し、各出力端子は隣接
するトランジスタ対の間に接続されている。図には出力
端子６１，６２，６３および６４のみが示されている。
回路５０は端子６１，６２，６３および６４にそれぞれ
＋［（Ｍ−１）／Ｍ］（Ｖ５）、＋［（Ｍ−２）／Ｍ］
（Ｖ５）、＋（２／Ｍ）（Ｖ５）および＋（１／Ｍ）
（Ｖ５）の出力電圧を発生するように機能し、ここにお
いてＭは相補型トランジスタ対の数である。相次ぐ出力
端子に現われる出力電圧は電源６０の電位＋Ｖ５の１／
Ｍずつ順次異なっている。
トランジスタ５１および５２は第１の対の相補型トラン
ジスタを構成し、トランジスタ５３および５４は第２の
対の相補型トランジスタを構成し、トランジスタ５５お
よび５６は第Ｍ−１番目の対の相補型トランジスタを構
成し、トランジスタ５７および５８は第Ｍ番目の対の相
補型トランジスタを構成している。
ジスタを構成し、トランジスタ５３および５４は第２の
対の相補型トランジスタを構成し、トランジスタ５５お
よび５６は第Ｍ−１番目の対の相補型トランジスタを構
成し、トランジスタ５７および５８は第Ｍ番目の対の相
補型トランジスタを構成している。
トランジスタ５１のソースおよびトランジスタ５２のゲ
ートは端子６０Ａに接続されている。トランジスタ５１
および５２のドレインは節点６５に接続されている。ト
ランジスタ５２および５３のソースならびにトランジス
タ５１および５４のゲートは出力端子６１に接続され、
この出力端子６１は＋［（Ｍ−１）／Ｍ］（Ｖ５）の電
圧にあることが示されている。トランジスタ５４のソー
スおよびトランジスタ５３のソースは出力端子６２に接
続されていることが示され、この出力端子６２は＋
［（Ｍ−２）／Ｍ］（Ｖ５）の電位にあることが示され
ている。第３の対のような他の対の相補型トランジスタ
は図示されていないが、トランジスタ５４と５５との間
の垂直な点線によって省略して示され、また出力端子６
２に接続されている。
ートは端子６０Ａに接続されている。トランジスタ５１
および５２のドレインは節点６５に接続されている。ト
ランジスタ５２および５３のソースならびにトランジス
タ５１および５４のゲートは出力端子６１に接続され、
この出力端子６１は＋［（Ｍ−１）／Ｍ］（Ｖ５）の電
圧にあることが示されている。トランジスタ５４のソー
スおよびトランジスタ５３のソースは出力端子６２に接
続されていることが示され、この出力端子６２は＋
［（Ｍ−２）／Ｍ］（Ｖ５）の電位にあることが示され
ている。第３の対のような他の対の相補型トランジスタ
は図示されていないが、トランジスタ５４と５５との間
の垂直な点線によって省略して示され、また出力端子６
２に接続されている。
トランジスタ５５のソースおよびトランジスタ５６のゲ
ートは出力端子６３に接続され、この出力端子６３は＋
［（２）／Ｍ］（Ｖ５）の電圧にあることが示されてい
る。図示されていないがトランジスタ５４および５５の
間の垂直な点線によって示されている別の対の相補型ト
ランジスタがまた出力端子６３に接続されている。トラ
ンジスタ５５のドレインはトランジスタ５６のソースお
よび節点６７に接続されている。トランジスタ５５およ
び５８のゲートならびにトランジスタ５６および５７の
ソースは出力端子６４に接続され、この出力端子６４は
＋（１／Ｍ）Ｖ５の電位にあることが示されている。ト
ランジスタ５７および５８のドレインは節点６８で一緒
に接続されている。トランジスタ５７のゲートはトラン
ジスタ５８のソースおよび電源６０の出力端子６０Ｂに
接続されている。
ートは出力端子６３に接続され、この出力端子６３は＋
［（２）／Ｍ］（Ｖ５）の電圧にあることが示されてい
る。図示されていないがトランジスタ５４および５５の
間の垂直な点線によって示されている別の対の相補型ト
ランジスタがまた出力端子６３に接続されている。トラ
ンジスタ５５のドレインはトランジスタ５６のソースお
よび節点６７に接続されている。トランジスタ５５およ
び５８のゲートならびにトランジスタ５６および５７の
ソースは出力端子６４に接続され、この出力端子６４は
＋（１／Ｍ）Ｖ５の電位にあることが示されている。ト
ランジスタ５７および５８のドレインは節点６８で一緒
に接続されている。トランジスタ５７のゲートはトラン
ジスタ５８のソースおよび電源６０の出力端子６０Ｂに
接続されている。
上述した回路５０の実施例においては、全てのＰチャン
ネル・トランジスタは互いに整合し、かつ全てのＮチャ
ンネル・トランジスタは同様に整合している。電源電圧
＋Ｖ５の大きさは回路５０の各トランジスタがオン状態
にバイアスされて、導通するのに充分なように選択され
る。
ネル・トランジスタは互いに整合し、かつ全てのＮチャ
ンネル・トランジスタは同様に整合している。電源電圧
＋Ｖ５の大きさは回路５０の各トランジスタがオン状態
にバイアスされて、導通するのに充分なように選択され
る。
ここに使用されている特定の構成は各トランジスタのソ
ース・ゲート間電圧が電源６０の電圧＋Ｖ５の１／Ｍに
等しくなることを保証しているので、回路５０の出力端
子における電圧の追従性は維持される。
ース・ゲート間電圧が電源６０の電圧＋Ｖ５の１／Ｍに
等しくなることを保証しているので、回路５０の出力端
子における電圧の追従性は維持される。
以上説明した実施例は本発明の一般的な原理を例示した
にすぎないことを理解されたい。種々の変更が本発明の
範囲内において可能である。例えば、３対以上の相補型
電界効果トランジスタの直列組合せ回路を使用して分圧
回路を形成することは可能である。更にまた、トランジ
スタはシリコン・ウェーハ内またはシリコン・オン・サ
ファイア（ＳＯＳ）集積回路のシリコン・エピタキシャ
ル層内に形成することもできる。更にまた、トランジス
タはヒ化ガリウムまたはゲルマニュウムのような種々の
異なる半導体材料で形成することもできる。
にすぎないことを理解されたい。種々の変更が本発明の
範囲内において可能である。例えば、３対以上の相補型
電界効果トランジスタの直列組合せ回路を使用して分圧
回路を形成することは可能である。更にまた、トランジ
スタはシリコン・ウェーハ内またはシリコン・オン・サ
ファイア（ＳＯＳ）集積回路のシリコン・エピタキシャ
ル層内に形成することもできる。更にまた、トランジス
タはヒ化ガリウムまたはゲルマニュウムのような種々の
異なる半導体材料で形成することもできる。
第１図乃至第３図は種々の従来の回路を示す回路図であ
る。 第４図は本発明の好適実施例による回路であって、列状
またはチェーン状に接続された２対の相補型トランジス
タを有し、電源電圧の半分に等しい出力電圧を発生する
回路を示す回路図である。 第５図は電源電圧に対して複数の異なる割合の出力電圧
を発生するために相補型トランジスタ対の更に長いチェ
ーンまたは列で構成された回路を示す回路図である。 ［主な符号の説明］ ４０……分圧回路、４１，４３……Ｐチャンネル電界効
果トランジスタ、４２，４４……Ｎチャンネル電界効果
トランジスタ、４５……電源、４６……出力端子。
る。 第４図は本発明の好適実施例による回路であって、列状
またはチェーン状に接続された２対の相補型トランジス
タを有し、電源電圧の半分に等しい出力電圧を発生する
回路を示す回路図である。 第５図は電源電圧に対して複数の異なる割合の出力電圧
を発生するために相補型トランジスタ対の更に長いチェ
ーンまたは列で構成された回路を示す回路図である。 ［主な符号の説明］ ４０……分圧回路、４１，４３……Ｐチャンネル電界効
果トランジスタ、４２，４４……Ｎチャンネル電界効果
トランジスタ、４５……電源、４６……出力端子。
Claims (7)
- 【請求項１】電源Ｖ４，Ｖ５に直列に接続されたソース
・ドレイン電流路を有する電界効果トランジスタの相補
型の複数の対４１，４２，５１，５２・・・を含み、各
対のトランジスタはＮチャンネル電界効果トランジスタ
４２，５２・・・と、Ｐチャンネル電界効果トランジス
タ４１，５１・・・と、出力電圧Ｖ４／２，Ｖ５（Ｍ−
１／Ｍ）を提供するために各対のトランジスタの間の出
力ノード４６，６１を含み、各相補型の対のトランジス
タにおいて、第１のトランジスタのソースおよびドレイ
ンの電極は第２のトランジスタのソースおよびドレイン
の電極の１つに接続されており、第１のトランジスタの
ゲートは第２のトランジスタのソースおよびドレインの
電極の他の１つに接続されており、第２のトランジスタ
のゲートは第１のトランジスタのソースおよびドレイン
の電極の他の１つに接続されており、第１および第２の
トランジスタのゲート対ソース電圧を等しくして動作す
るように構成されることを特徴とするＣＭＯＳ分圧回
路。 - 【請求項２】２対の相補型のトランジスタ４１，４２，
４３，４４が設けられており、２つのＰチャンネルトラ
ンジスタは１対１の比で相互に整合しており、２つのＮ
チャンネルトランジスタは１対１の比で相互に整合して
おり、２対の相補型のトランジスタ間の出力ノードに結
合された出力端子において半分の電源電圧が得られる構
成の請求項１のＣＭＯＳ分圧回路。 - 【請求項３】第１のトランジスタ４１が出力端子４６に
接続されたゲートを有し、第２のトランジスタ４２が直
列接続の２つの端部の１つに接続されたゲートを有し、
第３のトランジスタ４３は直列接続の他の１つの端部に
接続されたゲートを有し、第４のトランジスタ４４は出
力端子に接続されたゲートを有する構成の請求項２のＣ
ＭＯＳ分圧回路。 - 【請求項４】相補型の多重の対のトランジスタ５１〜５
８が直列に設けられ、出力端子６１〜６４が各種の出力
電圧値を提供するために隣接する相補型の対のトランジ
スタ間に設けられている構成の請求項１より請求項３の
ＣＭＯＳ分圧回路。 - 【請求項５】トランジスタがＭＯＳトランジスタである
請求項１より請求項４の１つのＣＭＯＳ分圧回路。 - 【請求項６】トランジスタが接合型電界効果トランジス
タである請求項１より請求項５の１つのＣＭＯＳ分圧回
路。 - 【請求項７】トランジスタがシリコン−サファイア電界
効果トランジスタである請求項１より請求項６の１つの
ＣＭＯＳ分圧回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US120,422 | 1987-11-13 | ||
| US07/120,422 US4847518A (en) | 1987-11-13 | 1987-11-13 | CMOS voltage divider circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01199219A JPH01199219A (ja) | 1989-08-10 |
| JPH0658614B2 true JPH0658614B2 (ja) | 1994-08-03 |
Family
ID=22390177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63284091A Expired - Fee Related JPH0658614B2 (ja) | 1987-11-13 | 1988-11-11 | Ｃｍｏｓ分圧回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4847518A (ja) |
| EP (1) | EP0317222B1 (ja) |
| JP (1) | JPH0658614B2 (ja) |
| CA (1) | CA1294335C (ja) |
| DE (1) | DE3884912T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950010284B1 (ko) * | 1992-03-18 | 1995-09-12 | 삼성전자주식회사 | 기준전압 발생회로 |
| US5955889A (en) | 1994-05-20 | 1999-09-21 | Fujitsu Limited | Electronic circuit apparatus for transmitting signals through a bus and semiconductor device for generating a predetermined stable voltage |
| EP0765191B1 (en) * | 1994-06-17 | 1999-03-17 | Bio-Technical Resources Lp | Method for making spherical adsorbent particles |
| JP3229809B2 (ja) * | 1995-08-31 | 2001-11-19 | 三洋電機株式会社 | 半導体装置 |
| US5923212A (en) * | 1997-05-12 | 1999-07-13 | Philips Electronics North America Corporation | Bias generator for a low current divider |
| DE19755130C1 (de) | 1997-12-11 | 1999-06-02 | Siemens Ag | Pufferschaltung |
| DE10014385B4 (de) * | 2000-03-23 | 2005-12-15 | Infineon Technologies Ag | CMOS-Spannungsteiler |
| KR100586545B1 (ko) * | 2004-02-04 | 2006-06-07 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 오실레이터용 전원공급회로 및 이를이용한 전압펌핑장치 |
| US7902907B2 (en) * | 2007-12-12 | 2011-03-08 | Micron Technology, Inc. | Compensation capacitor network for divided diffused resistors for a voltage divider |
| TW201217934A (en) * | 2010-10-29 | 2012-05-01 | Nat Univ Chung Cheng | Programmable low dropout linear regulator |
| US8692608B2 (en) * | 2011-09-19 | 2014-04-08 | United Microelectronics Corp. | Charge pump system capable of stabilizing an output voltage |
| US20150249449A1 (en) * | 2012-09-27 | 2015-09-03 | QUALCOMM INCORPORATED 5775 Morehouse DriveSan Diego92121-1714 | Power switch cell with adaptive body bias |
| EP2779456B1 (en) * | 2013-03-15 | 2018-08-29 | Dialog Semiconductor B.V. | Method for reducing overdrive need in mos switching and logic circuit |
| US9194890B2 (en) * | 2013-05-09 | 2015-11-24 | Freescale Semiconductor, Inc. | Metal-oxide-semiconductor (MOS) voltage divider with dynamic impedance control |
| CA2894324C (en) * | 2014-06-13 | 2022-12-06 | Zohaib Hameed | Rf-dc power converter |
| US11953927B2 (en) * | 2021-04-22 | 2024-04-09 | Taiwan Semiconductor Manufacturing Company Ltd. | Bias generating devices and methods for generating bias |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3603811A (en) * | 1969-12-09 | 1971-09-07 | American Optical Corp | Two-terminal bipolar self-powered low current limiter |
| US3831041A (en) * | 1973-05-03 | 1974-08-20 | Bell Telephone Labor Inc | Compensating circuit for semiconductive apparatus |
| GB2034937B (en) * | 1978-11-14 | 1983-01-06 | Philips Electronic Associated | Regulated power supply |
| JPS57157315A (en) * | 1981-03-24 | 1982-09-28 | Nec Corp | Intermediate voltage generating circuit |
| DE3138558A1 (de) * | 1981-09-28 | 1983-04-07 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur erzeugung eines von schwankungen einer versorgungsgleichspannung freien gleichspannungspegels |
| US4663584B1 (en) * | 1985-06-10 | 1996-05-21 | Toshiba Kk | Intermediate potential generation circuit |
| US4788455A (en) * | 1985-08-09 | 1988-11-29 | Mitsubishi Denki Kabushiki Kaisha | CMOS reference voltage generator employing separate reference circuits for each output transistor |
-
1987
- 1987-11-13 US US07/120,422 patent/US4847518A/en not_active Expired - Lifetime
-
1988
- 1988-11-10 CA CA000582883A patent/CA1294335C/en not_active Expired - Fee Related
- 1988-11-11 JP JP63284091A patent/JPH0658614B2/ja not_active Expired - Fee Related
- 1988-11-11 DE DE88310698T patent/DE3884912T2/de not_active Expired - Lifetime
- 1988-11-11 EP EP88310698A patent/EP0317222B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01199219A (ja) | 1989-08-10 |
| US4847518A (en) | 1989-07-11 |
| DE3884912T2 (de) | 1994-05-05 |
| EP0317222A2 (en) | 1989-05-24 |
| DE3884912D1 (de) | 1993-11-18 |
| CA1294335C (en) | 1992-01-14 |
| EP0317222A3 (en) | 1990-12-27 |
| EP0317222B1 (en) | 1993-10-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |