JPH01199219A - Ｃｍｏｓ分圧回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の分野］ 本発明は半導体回路に関し、更に詳しくは、分圧回路と
して有用な半導体回路に関する。

［発明の背景］ 種々の電子システムにおいては、入力源の電圧を所定の
割合で逓降した、例えば２分１に逓降した出力電圧を発
生する回路が必要である。この比率は、人力源の電圧が
温度または経年変化によるドリフトを含む種々の理由の
ために変化しても一定でなければならない。

従来、このような用途に対する種々の回路が提案されて
いる。簡単な構成のものは２対の相補型金属−酸化物−
シリコン（ＣＭＯＳ）トランジスタを使用して、第１図
に示すチェーン回路１０を形成するように４つのトラン
ジスタのドレイン・ソース回路を電源１５の両端子間に
直列に接続したものである。この回路１０は図示のよう
に（出力電圧＋ｖ１を有する）電源１５の２端子間にチ
ェーンまたは列状に直列に接続されたＰチャンネル金属
−酸化物−シリコン（ＭＯＳ）トランジスタ１１、Ｎチ
ャンネルＭＯＳトランジスタ１２、ＰチャンネルＭＯＳ
トランジスタ１３およびＮチャンネルＭＯＳトランジス
タ１４を有している。

更に、各トランジスタはゲート電極がドレイン電極に短
絡されることによりダイオードとして接続され、事実上
抵抗として作用する。この構成において、Ｐチャンネル
ＭＯＳトランジスタ１１および１３は１対１の比で互い
に整合し、またＮチャンネルＭＯＳトランジスタ１２お
よび１４も同様に互いに整合している。ここにおいて全
体をとおして使用されている「整合」という用語は、特
に限定していない場合には１対１の比の整合を示す。

対称であるので、トランジスタ１２および１３の間の中
央の出力端子１６の電圧はトランジスタ・チェーンの２
つの端子の間に供給される電源電圧＋ｖ１の２分の１、
すなわち＋（Ｖｌ）／２である。更に、端子１６に現れ
る出力電圧は電源１５の電圧＋ｖ１の変化に追従する。

この回路における１つの問題は、４つのトランジスタが
電源１５の端子間に直列に接続されているので、電源１
５の電圧＋ｖ１が４つのトランジスタの４つのしきい値
電圧の合計よりも小さい場合、１つ以上のトランジスタ
がオンにバイアスされず、従って回路１０が実質的に開
放状態になるため、出力端子１６の電圧が不定になると
いうことである。

この問題を除去するために、２つの電源端子間のしきい
値電圧降下の合計値を減少するようにこの基本回路構成
に対して種々の変形が提案されている。

第２図および第３図は開発されたこのような２つの変形
例を示している。第２図に示す回路２０は２対の相補型
トランジスタ２１．２２および２３．２４を有し、これ
らはドレイン・ソース回路が直列に接続されるように接
続されている。トランジスタ２１および２４のソースは
出力電圧＋Ｖ２を有する電源２．５の別々の端子に接続
されている。この場合、Ｐチャンネル・トランジスタ２
１およびＮチャンネル・トランジスタ２４はダイオード
として接続され、Ｎチャンネル・トランジスタ２２のゲ
ートは電源２５の一方の端子に接続され、Ｐチャンネル
・トランジスタ２３のゲートは電源２５の他方の端子に
接続されている。さらに、２つのＰチャンネル・トラン
ジスタは互いに整合し、またＮチャンネル・トランジス
タも互°いに整合している。回路２０の出力電圧は、電
源２５の電圧のほぼ２分の１であり、トランジスタ２２
および２３の間の中央の出力端子２６から取り出される
。この回路２０において、電源２５の２つの端子間のし
きい値電圧降下はほぼ２つのしきい値電圧のみである。

しかしながら、上半分の回路がダイオードとして接続さ
れているＰチャンネル・トランジスタ２１を有し、かつ
下半分の回路が同様に接続されているＮチャンネル・ト
ランジスタ２４を有することから生ずる非対称性のため
に、２対のＣＭＯＳトランジスタのソースに対するゲー
トバイアス電圧が異なる傾向がある。これは入力電圧（
電源２５の電圧＋Ｖ２）の範囲を制限し、この範囲にお
いて出力電圧（端子２６に現われる）は＋ｖ２のドリフ
トに追従する。典型的には、忠実な追従は約５％の範囲
に制限される。

第３図に示す回路３０は、２対の相補型トランジスタ３
１．３２および３３．３４を有し、これらはドレイン・
ソース回路が直列に接続されている。トランジスタ３１
および３４のソースは電源３５の別々の端子に接続され
ている。電源３５は出力電圧＋ｖ３を有している。Ｎチ
ャンネル・トランジスタ３２およびＰチャンネル・トラ
ンジスタ３３はダイオードとして接続され、トランジス
タ３１および３４はゲートが出力電圧＋ｖ３を有する電
源３５の反対の端子に接続されている。再び、この回路
３０の出力端子３６から得られる出力電圧は非対称性の
ために限られた範囲にわたってのみ電源の入力電圧に追
従する。

［発明の要約］ 本発明によれば、チェーン状または列状に接続された２
対の相補型電界効果トランジスタが使用され、電源の両
端間に接続されたときに、４つの全てのトランジスタの
ゲートφソース間バイアス電圧が本質的に等しくなるよ
うにそれらのゲートが接続される。特に、チェーンまた
は列状の接続において、第１のトランジスタのゲートが
第２のトランジスタのソースならびに出力端子として作
用する中央の節点に接続され、第２のトランジスタのゲ
ートが第１のトランジスタのソースならびに使用されて
いる電源の第１の端子に接続され、第３のトランジスタ
のゲートが第４のトランジスタのソースならびに電源の
第２の端子に接続され、第４のトランジスタのゲートが
第３のトランジスタのソースならびに中央の節点に接続
される。

この構成において、各トランジスタのゲート・ソース間
バイアス電圧は使用される電源の電圧の２分の１に本質
的に等しい。この結果、使用されている電源の（入力）
電圧に対する出力電圧の正確さは、２つのＮチャンネル
・トランジスタが互いに整合し、かつ２つのＰチャンネ
ル番トランジスタが互いに整合している限り、トランジ
スタのパラメータおよび動作温度に実質的に無関係であ
る。

また、従来の電源分割基準回路のように、チェーンをよ
り長くするように多数の相補対を使用して、多数の出力
端子（タップ）を設けることができることも理解される
ことであろう。

本発明は添付図面を参照した以下の説明から更によく理
解されよう。

［実施例の説明］ 第４図を参照すると、点線の枠内に本発明の好適実施例
による分圧回路４０が示されている。この回路４０はＮ
チャンネル電界効果トランジスタ４２および４４、およ
びＰチャンネル電界効果トランジスタ４１および４３を
有している。＋Ｖ４の出力電圧を有する正の電源４８が
その出力端子４７および４８を介して回路４０に接続さ
れている。回路４０はその出力端子４６に＋（Ｖ４）／
２の電圧を発生するように作用する。

各トランジスタはドレイン、ソースおよびゲート電極を
有する。電界効果トランジスタを通る正の電流の流れの
方向およびその導電性の形式は各トランジスタの出力端
子のどれがドレインおよびソースであるかを決定する。

Ｎチャンネル・トランジスタに流れる正の電流はドレイ
ンからソースに流れる。Ｐチャンネル・トランジスタの
場合には、この電流はソースからドレインに流れる。ト
ランジスタ４１のソースおよびトランジスタ４２のゲー
トは端子４７に接続されている。トランジスタ４１のド
レインはトランジスタ４２のドレインおよび節点４９に
接続されている。トランジスタ４１および４４のゲート
ならびにトランジスタ４２および４３のソースはすべて
出力端子４６に接続されている。トランジスタ４３のゲ
ートおよびトランジスタ４４のソースはアース電位とし
て示されている端子４８に接続されている。

典型的には、Ｐチャンネル書トランジスタ４１はＰチャ
ンネル・トランジスタ４３に整合し、Ｎチャンネル・ト
ランジスタ４２はＮチャンネル拳トランジスタ４４に整
合している。この場合、出力端子４６に現れる出力電圧
は電源４５の電圧の２分の１に等しい。従って、電源４
５が回路４０に接続されている場合、出力端子４６に現
れる電位は＋（Ｖ２）／２である。回路４０は、＋ｖ４
の大きさに変化があったり、ドリフトがあったとしても
、出力端子４６に現れる電圧は＋（ｖ４）／２である。

典型的な実施例において、回路４０の全てのトランジス
タはエンハンスメントモード型の金属−酸化物−シリコ
ン電界効果トランジスタ（ＭＯＳＦＥＴ）であり、電源
４５の電圧＋ｖ４の振幅は全てのトランジスタを「オン
」状態にバイアスして導通状態に維持するのに充分であ
る。＋ｖ４の振幅は回路４０の４つのトランジスタのう
ちの最も大きな２つのしきい値電圧に等しいことのみが
必要である。

回路４０が形成されるシリコンチップの半導体処理にお
ける変動またはマスクの位置合せ不良により、１対１の
比で整合するように設計されたトランジスタの形状が変
動することがある。回路４０は、トランジスタ形状に中
程度の不整合が生じたとしても所望の出力電圧における
変化が比較的小さいのでトランジスタの不整合を幾らか
許容する。例えば、＋Ｖ４−＋５．０ボルトであり、ト
ランジスタのしきい値電圧が１乃至２ボルトの範囲にあ
って、２つのトランジスタの不整合が３０％の場合、＋
　（Ｖ４）／２の理想的なレベルに対する出力電圧の変
動は典型的には５％以下である。

同じ半導体集積回路チップ上のトランジスタは典型的に
は５％以内で整合させることができ、この結果出力電圧
における変動は典型的には１％以下である。

各エンハンスメントモード型トランジスタは導電型を反
転できることを理解されたい。この場合、電源の電位を
逆にすることが必要である。

代わりに、各トランジスタはデプレッションモード型Ｍ
ＯＳＦＥＴまたは接合型電界効果トランジスタ（ＪＰＥ
Ｔ）であってもよく、電源の大きさは全てのトランジス
タをオン状態にバイアスして導通させるに充分なレベル
に選択される。第４図に示すように正電圧の電源が使用
される場合には、デプレッションモード型トランジスタ
およびＪＰＥＴの導電型は第４図に示すものとは逆であ
る。負電圧源が使用される場合には、デプレッションモ
ード型トランジスタおよびＪＦＥＴの導電型は第４図に
示すとおりである。

次に、第５図を参照すると、点線の枠内に本発明の他の
実施例による回路５０が示されている。

回路５０はＭ対の相補型電界効果トランジスタを直列に
組み合わせたものであり、Ｐチャンネル電界効果トラン
ジスタ５１およびＮチャンネル電界効果トランジスタ５
２から成る第１の対、Ｐチャンネル電界効果トランジス
タ５３およびＮチャンネル電界効果トランジスタ５４か
ら成る第２の対、Ｐチャンネル電界効果トランジスタ５
５およびＮチャンネル電界効果トランジスタから成る第
Ｍ−１番目の対、Ｐチャンネル電界効果トランジスタ５
７およびＮチャンネル電界効果トランジスタ５８から成
る第Ｍ番目の対を有している。第２の対と第Ｍ−１番目
の対との間の相補型トランジスタの対およびそれぞれの
出力端子は図示されていないが、単に垂直な点線でそれ
らが存在することを表わす。＋ｖ５の出力電圧を有する
正電源６０が出力端子６０Ａおよび６０Ｂを介して回路
５０に接続されている。出力端子６０Ｂはアース電位に
接続されている。回路５０は多重出力端子を有し、各出
力端子は隣接するトランジスタ対の間に接続されている
。図には出力端子６１．６２．６３および６４のみが示
されている。回路５０は端子６１．６２．６３および６
４にそれぞれ＋［（Ｍ−１）／Ｍ］　　（Ｖ５）　、＋
　［（Ｍ−２）／Ｍｌ　　（Ｖ５）　、＋　（２／Ｍ）
（Ｖ５）および＋（１／Ｍ）（ｖ５）の出力電圧を発生
するように機能し、ここにおいてＭは相補型トランジス
タ対の数である。

相次ぐ出力端子に現われる出力電圧は電源６０の電位子
ｖ５の１／Ｍずつ順次具なっている。

トランジスタ５１お工び５２は第１の対の相補型トラン
ジスタを構成し、トランジスタ５３および５４は第２の
対の相補型トランジスタを構成し、トランジスタ５５お
よび５６は第Ｍ−１番目の対の相補型トランジスタを構
成し、トランジスタ５７および５８は第Ｍ番目の対の相
補型トランジスタを構成している。

トランジスタ５１のソースおよびトランジスタ５２のゲ
ートは端子６０Ａに接続されている。トランジスタ５１
および５２のドレインは節点６５に接続されている。ト
ランジスタ５２および５３のソースならびにトランジス
タ５１および５４のゲートは出力端子６１に接続され、
この出力端子６１は＋［（Ｍ−１）／ＭＥ　　（Ｖ５）
（７）電圧ニすることが示されている。トランジスタ５
４のソースおよびトランジスタ５３のソースは出力端子
６２に接続されていることが示され、この出力端子６２
は＋　［（Ｍ−２）／Ｍｌ　　（Ｖ５）　のｆｆ１位に
あることが示されている。第３の対のような他の対の相
補型トランジスタは図示されていないが、トランジスタ
５４と５゛５との間の垂直な点線によって省略して示さ
れ、また出力端子６２に接続されている。

トランジスタ５５のソースおよびトランジスタ５６のゲ
ートは出力端子６３に接続され、この出力端子６３は＋
［（２）／Ｍｌ　　（Ｖ５）（７）電圧１．：あること
が示されている。図示されていないがトランジスタ５４
および５５の間の垂直な点線によって示されている別の
対の相補型トランジスタがまた出力端子６３に接続され
ている。トランジスタ５５のドレインはトランジスタ５
６のソースおよび節点６７に接続されている。トランジ
スタ５５および５８のゲートならびにトランジスタ５６
および５７のソースは出力端子６４に接続され、この出
力端子６４は＋（１／Ｍ）Ｖ５の電位にあることが示さ
れている。トランジスタ５７および５８のドレインは節
点６８で一緒に接続されている。トランジスタ５７のゲ
ートはトランジスタ５８のソースおよび電源６０の出力
端子６０Ｂに接続されている。

上述した回路５０の実施例においては、全てのＰチャン
ネル・トランジスタは互いに整合し、かつ全てのＮチャ
ンネル・トランジスタは同様に整合している。電源電圧
＋ｖ５の大きさは回路５０の各トランジスタがオン状態
にバイアスされて、導通するのに充分なように選択され
る。

ここに使用されている特定の構成は各トランジスタのソ
ース・ゲート間電圧が電源６０の電圧子ｖ５の１／Ｍに
等しくなることを保証しているので、回路５０の出力端
子における電圧の追従性は維持される。

以上説明した実施例は本発明の一般的な原理を例示した
にすぎないことを理解されたい。種々の変更が本発明の
範囲内において可能である。例えば、３対以上の相補型
電界効果トランジスタの直列組合せ回路を使用して分圧
回路を形成することは可能である。更にまた、トランジ
スタはシリコン・ウェーハ内またはシリコン・オン・サ
ファイア（ＳＯＳ）集積回路のシリコン・エピタキシャ
ル層内に形成することもできる。更にまた、トランジス
タはヒ化ガリウムまたはゲルマニュウムのような種々の
異なる半導体材料で形成することもできる。

【図面の簡単な説明】

第１図乃至第３図は種々の従来の回路を示す回路図であ
る。 第４図は本発明の好適実施例による回路であって、列状
またはチェーン状に接続された２対の相補型トランジス
タを有し、電源電圧の半分に等しい出力電圧を発生する
回路を示す回路図である。 第５図は電源電圧に対して複数の異なる割合の出力電圧
を発生するために相補型トランジスタ対の更に長いチェ
ーンまたは列で構成された回路を示す回路図である。 ［主な符号の説明］ ４０・・・分圧回路、４１．４３・・・Ｐチャンネル電
界効果トランジスタ、４２．４４・・・Ｎチャンネル電
界効果トランジスタ、４５・・・電源、４６・・・出力
端子。

Claims (1)

1. 【特許請求の範囲】 １、電源の両端間に接続される分圧回路であって、 各トランジスタ対がＮチャンネル電界効果トランジスタ
   およびＰチャンネル電界効果トランジスタで構成され、
   トランジスタのソース、ドレイン回路が電源の両端間に
   接続される直列回路を形成するようにチェーンの形に接
   続されている複数対の相補型電界効果トランジスタと、 出力電圧を取り出すために隣り合う前記トランジスタ対
   の間にそれぞれ設けられた出力端子と、前記チェーン内
   の全ての前記トランジスタのソース・ゲート間電圧が実
   質的に等しくなるように前記チェーン内の前記トランジ
   スタを順次接続する手段と、 を含む分圧回路。 ２、前記チェーン内の前記トランジスタが４つであり、
   その内の２つはＰチャンネル・トランジスタであって、
   本質的に１対１の比で互いに整合しており、他の２つは
   Ｎチャンネル・トランジスタであって、本質的に１対１
   の比で互いに整合しており、これらにより形成された相
   補型トランジスタの２対の間に前記出力端子が接続され
   ていて、この出力端子に電源電圧の半分の電圧が得られ
   る、請求項１記載の分圧回路。 ３、前記チェーン内の第１のトランジスタのゲートが前
   記出力端子に接続され、第２のトランジスタのゲートが
   前記チェーンの両端のうちの一方の端に接続され、第３
   のトランジスタのゲートが前記チェーンの他方の端に接
   続され、第４のトランジスタのゲートが前記出力端子に
   接続されている、請求項２記載の分圧回路。 ４、前記トランジスタが金属−酸化物−シリコーン（Ｍ
   ＯＳ）型トランジスタである、請求項３記載の分圧回路
   。 ５、前記トランジスタが接合型電界効果トランジスタで
   ある、請求項３記載の分圧回路。 ６、前記トランジスタがシリコン・オン・サファイア電
   界効果トランジスタである、請求項３記載の分圧回路。 ７、前記相補型トランジスタの対の数が２つ以上である
   、請求項１記載の分圧回路。 ８、前記トランジスタが金属−酸化物−シリコン（ＭＯ
   Ｓ）トランジスタである、請求項７記載の分圧回路。 ９、前記トランジスタが接合型電界効果トランジスタで
   ある、請求項７記載の分圧回路。 １０、前記トランジスタがシリコン・オン・サファイア
   電界効果トランジスタである、請求項７記載の分圧回路
   。 １１、第１のＰチャンネル電界効果トランジスタ、第２
   のＮチャンネル電界効果トランジスタ、第３のＰチャン
   ネル電界効果トランジスタおよび第４のＮチャンネル電
   界効果トランジスタを有する組合せ回路であって、 前記トランジスタの各々はゲート、ドレインおよびソー
   ス、およびドレイン・ソース回路を有し、これらのソー
   ス・ドレイン回路は順次直列に接続されており、 前記第１のトランジスタのゲートは前記第２および第３
   のトランジスタのソースに接続され、前記第２のトラン
   ジスタのゲートは前記第１のトランジスタのソースに接
   続され、 前記第３のトランジスタのゲートは前記第４のトランジ
   スタのソースに接続され、 前記第４のトランジスタのゲートは前記第２および第３
   のトランジスタのソースに接続され、電源が前記第１お
   よび第４のトランジスタのソース間に接続され、 出力端子が前記第２および第３のトランジスタのソース
   に接続されている組合せ回路。 １２、前記第１および第３のトランジスタが本質的に１
   対１の比で整合し、前記第２および第４のトランジスタ
   が１対１の比で整合している、請求項１１記載の組合せ
   回路。 １３、前記電界効果トランジスタが金属−酸化物−シリ
   コン（ＭＯＳ）型トランジスタである、請求項１２記載
   の組合せ回路。 １４、前記トランジスタが接合型電界効果トランジスタ
   である、請求項１２記載の組合せ回路。 １５、前記トランジスタがシリコン・オン・サファイア
   電界効果トランジスタである、請求項１２記載の分圧回
   路。 １６、第１の導電型の第１の電界効果トランジスタ、第
   １の導電型とは反対の第２の導電型の第２の電界効果ト
   ランジスタ、第１の導電型の第３の電界効果トランジス
   タ、および第２の導電型の第４の電界効果トランジスタ
   を有する組合せ回路であって、 前記トランジスタの各々はゲートおよび第１および第２
   の出力端子を有し、 前記第１のトランジスタの第２の出力端子は前記第２の
   トランジスタの第１の出力端子に接続され、 前記第３のトランジスタの第２の出力端子は前記第４の
   トランジスタの第１の出力端子に接続され、 前記第１のトランジスタのゲートは前記第２のトランジ
   スタの第２の出力端子および前記第３のトランジスタの
   第１の出力端子に接続され、前記第２のトランジスタの
   ゲートは前記第１のトランジスタの第１の出力端子に接
   続され、前記第３のトランジスタのゲートは前記第４の
   トランジスタの第２の出力端子に接続され、前記第４の
   トランジスタのゲートは前記第２のトランジスタの第２
   の出力端子および前記第３のトランジスタの第１の出力
   端子に接続され、電源が前記第１のトランジスタの第１
   の出力端子と前記第４のトランジスタの第２の出力端子
   との間に接続され、 回路出力端子が前記第２のトランジスタの第２の出力端
   子および前記第３のトランジスタの第１の出力端子に接
   続され、 前記第１および第３のトランジスタは本質的に１対１の
   比で整合し、前記第２および第４のトランジスタは本質
   的に１対１の比で整合している、組合せ回路。 １７、前記第１および第２のトランジスタは第１の対の
   相補型トランジスタを構成し、前記第３および第４のト
   ランジスタは第２の対の相補型トランジスタを構成し、 １つ以上の別の対の相補型トランジスタが前記第１及び
   第２の対の相補型トランジスタに直列に接続されている
   、請求項１６記載の組合せ回路。 １８、それぞれのソース・ドレイン回路により直列回路
   が形成されるようにチェーンの形に接続された複数対の
   相補型電界効果トランジスタを有し、前記直列回路はそ
   の一端が第１の端子に接続され、かつ他端が第２の端子
   に接続されており、前記トランジスタの各対のうちの第
   １のトランジスタのゲートがその対の第２のトランジス
   タのソースに接続され、 前記トランジスタの各対のうちの第２のトランジスタの
   ゲートがその対の第１のトランジスタのソースに接続さ
   れている、回路。