JP3229809B2 - 半導体装置 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
更に詳しく言えば、２種類以上の電源系を一装置内に有
する半導体装置の改善に関する。
更に詳しく言えば、２種類以上の電源系を一装置内に有
する半導体装置の改善に関する。
【０００２】
【従来の技術】以下で、従来例に係る半導体装置につい
て図面を参照しながら説明する。半導体装置において
は、一つの装置内にディジタル部とアナログ部とが搭載
されているものに代表されるように、電源系が２種類以
上に分離されているものが多々ある。なお、同電圧であ
ってもよい。
て図面を参照しながら説明する。半導体装置において
は、一つの装置内にディジタル部とアナログ部とが搭載
されているものに代表されるように、電源系が２種類以
上に分離されているものが多々ある。なお、同電圧であ
ってもよい。
【０００３】このような半導体装置の一例を図２９に示
す。図２９に示すようにこの装置は、例えば第１の回路
としてのアナログ回路（１），出力回路（３），入力保
護回路（５）を備えたアナログ部と、第２の回路として
のディジタル回路（２）と入力回路（４）とを備えたデ
ィジタル部を有し、両者は信号線（Ｓ１）で接続されて
いる。
す。図２９に示すようにこの装置は、例えば第１の回路
としてのアナログ回路（１），出力回路（３），入力保
護回路（５）を備えたアナログ部と、第２の回路として
のディジタル回路（２）と入力回路（４）とを備えたデ
ィジタル部を有し、両者は信号線（Ｓ１）で接続されて
いる。
【０００４】アナログ部の電源電圧は電源線（Ｖdd１，
Ｖss１）から供給され、ディジタル部の電源電圧は電源
線（Ｖdd２，Ｖss２）から供給される。電源線（Ｖdd
１）と電源線（Ｖdd２）とは分離されており、また電源
線（Ｖss１）と電源線（Ｖss２）も分離されている。上
記の装置によれば、アナログ回路（１）から信号が出力
回路（３）を介して出力され、信号線（Ｓ１）を介して
ディジタル部の、インバータからなる入力回路（４）に
入力され、ディジタル回路（２）に伝達される。
Ｖss１）から供給され、ディジタル部の電源電圧は電源
線（Ｖdd２，Ｖss２）から供給される。電源線（Ｖdd
１）と電源線（Ｖdd２）とは分離されており、また電源
線（Ｖss１）と電源線（Ｖss２）も分離されている。上
記の装置によれば、アナログ回路（１）から信号が出力
回路（３）を介して出力され、信号線（Ｓ１）を介して
ディジタル部の、インバータからなる入力回路（４）に
入力され、ディジタル回路（２）に伝達される。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置では、何らかの原因で図２９に示すアナ
ログ部の入力となる印加端子（ＮＴ）からサージ入力が
あると、図２９に示すような経路で突入電流（ＳＲ）が
生じ、電源線（Ｖss１）の電位が上昇し、この上昇に追
従して信号線（Ｓ１）の電位もまた上昇する。これは、
電源線（Ｖss１）からサージ入力があった場合も同様で
ある。
来の半導体装置では、何らかの原因で図２９に示すアナ
ログ部の入力となる印加端子（ＮＴ）からサージ入力が
あると、図２９に示すような経路で突入電流（ＳＲ）が
生じ、電源線（Ｖss１）の電位が上昇し、この上昇に追
従して信号線（Ｓ１）の電位もまた上昇する。これは、
電源線（Ｖss１）からサージ入力があった場合も同様で
ある。
【０００６】すると、入力回路（４）のインバータを構
成するＭＯＳトランジスタ（Ｑ１）のゲート電位が過度
に上昇し、ＭＯＳトランジスタ（Ｑ１）のゲート−ソー
ス間の電圧が過大になり、ＭＯＳトランジスタ（Ｑ１）
のゲート酸化膜が破壊してしまうという問題が生じてい
た。また、図３０に示すように、アナログ回路（１
１），ディジタル回路（１２）の電源線（Ｖss，Ｖdd）
はともに共通ではあるが、電源線（Ｖss）が設計の都合
上迂回して引き回さねばならないため、冗長になるよう
な場合には、電源投入時に、アナログ回路（１１）に接
続される電源線（Ｖss）の電位は所定の電源電圧まで達
しているものの、電源線（Ｖss）が冗長であるがゆえに
遅延が生じ、ディジタル回路（１２）に接続される電源
線（Ｖss）の電位が所定の電源電圧まで達しないことが
ある。
成するＭＯＳトランジスタ（Ｑ１）のゲート電位が過度
に上昇し、ＭＯＳトランジスタ（Ｑ１）のゲート−ソー
ス間の電圧が過大になり、ＭＯＳトランジスタ（Ｑ１）
のゲート酸化膜が破壊してしまうという問題が生じてい
た。また、図３０に示すように、アナログ回路（１
１），ディジタル回路（１２）の電源線（Ｖss，Ｖdd）
はともに共通ではあるが、電源線（Ｖss）が設計の都合
上迂回して引き回さねばならないため、冗長になるよう
な場合には、電源投入時に、アナログ回路（１１）に接
続される電源線（Ｖss）の電位は所定の電源電圧まで達
しているものの、電源線（Ｖss）が冗長であるがゆえに
遅延が生じ、ディジタル回路（１２）に接続される電源
線（Ｖss）の電位が所定の電源電圧まで達しないことが
ある。
【０００７】すると、アナログ回路（１１）に接続され
る電源線（Ｖss）とディジタル回路（１２）に接続され
る電源線（Ｖss）との間に瞬間的に大きな電位差が生
じ、信号線（Ｓ１）の電位が過度に上昇することで、デ
ィジタル回路（１２）の前段にあり、インバータからな
る入力回路（１４）を構成するＭＯＳトランジスタのゲ
ート絶縁膜が破壊してしまうという問題が生じていた。
る電源線（Ｖss）とディジタル回路（１２）に接続され
る電源線（Ｖss）との間に瞬間的に大きな電位差が生
じ、信号線（Ｓ１）の電位が過度に上昇することで、デ
ィジタル回路（１２）の前段にあり、インバータからな
る入力回路（１４）を構成するＭＯＳトランジスタのゲ
ート絶縁膜が破壊してしまうという問題が生じていた。
【０００８】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、図１に例示するように、第１の
低電位側の電源線と第１の高電位側の電源線から供給さ
れる第１の電源電圧によって動作する第１の回路と、第
２の低電位側の電源線と第２の高電位側の電源線から供
給される第２の電源電圧によって動作する第２の回路
と、前記第１の回路と前記第２の回路との間に接続さ
れ、前記第１の回路と前記第２の回路との間で信号を伝
達する信号線とを備えた半導体装置において、前記第１
の低電位側／高電位側の電源線と前記第２の低電位側／
高電位側の電源線との間に、前記第１の低電位側／高電
位側の電源線と前記第２の低電位側／高電位側の電源線
との電位差が所定の値を超えた時に前記第１の低電位側
／高電位側の電源線と前記第２の低電位側／高電位側の
電源線とを導通させる保護回路が設けられてなることを
特徴とする半導体装置により、２系統の電源の電位差に
よって生じる素子破壊を抑止する半導体装置の提供を可
能足らしめるものである。
に鑑み成されたもので、図１に例示するように、第１の
低電位側の電源線と第１の高電位側の電源線から供給さ
れる第１の電源電圧によって動作する第１の回路と、第
２の低電位側の電源線と第２の高電位側の電源線から供
給される第２の電源電圧によって動作する第２の回路
と、前記第１の回路と前記第２の回路との間に接続さ
れ、前記第１の回路と前記第２の回路との間で信号を伝
達する信号線とを備えた半導体装置において、前記第１
の低電位側／高電位側の電源線と前記第２の低電位側／
高電位側の電源線との間に、前記第１の低電位側／高電
位側の電源線と前記第２の低電位側／高電位側の電源線
との電位差が所定の値を超えた時に前記第１の低電位側
／高電位側の電源線と前記第２の低電位側／高電位側の
電源線とを導通させる保護回路が設けられてなることを
特徴とする半導体装置により、２系統の電源の電位差に
よって生じる素子破壊を抑止する半導体装置の提供を可
能足らしめるものである。
【０００９】
（１）第１の実施形態 以下で、本発明の一実施形態に係る半導体装置について
図面を参照しながら説明する。本実施形態に係る半導体
装置は、半導体メモリなどのように一つの装置内にディ
ジタル部とアナログ部とが搭載されているものである。
図面を参照しながら説明する。本実施形態に係る半導体
装置は、半導体メモリなどのように一つの装置内にディ
ジタル部とアナログ部とが搭載されているものである。
【００１０】本実施形態に係る半導体装置は図１に示す
ように、アナログ回路（２１），出力回路（２３），入
力保護回路（２５）からなるアナログ部と、ディジタル
回路（２２）と入力回路（２４）とからなるディジタル
部を有し、両者は信号線（Ｓ１１）で接続されている。
アナログ部の電源電圧は電源線（Ｖdd１，Ｖss１）から
供給され、ディジタル部の電源電圧は電源線（Ｖdd２，
Ｖss２）から供給される。電源線（Ｖdd１）と電源線
（Ｖdd２）とは分離されており、電源線（Ｖss１）と電
源線（Ｖss２）とは保護回路（ＨＫ）を介して接続され
ている。
ように、アナログ回路（２１），出力回路（２３），入
力保護回路（２５）からなるアナログ部と、ディジタル
回路（２２）と入力回路（２４）とからなるディジタル
部を有し、両者は信号線（Ｓ１１）で接続されている。
アナログ部の電源電圧は電源線（Ｖdd１，Ｖss１）から
供給され、ディジタル部の電源電圧は電源線（Ｖdd２，
Ｖss２）から供給される。電源線（Ｖdd１）と電源線
（Ｖdd２）とは分離されており、電源線（Ｖss１）と電
源線（Ｖss２）とは保護回路（ＨＫ）を介して接続され
ている。
【００１１】なお、アナログ部は第１の回路の一例であ
って、ディジタル部は第２の回路の一例である。また、
電源線（Ｖdd１）は第１の高電位側の電源線の一例であ
って電源線（Ｖss１）は第１の低電位側の電源線の一例
である。さらに電源線（Ｖdd２）は第２の高電位側の電
源線の一例であって、電源線（Ｖss２）は第２の低電位
側の電源線の一例である。従って、例えば第１の回路と
してディジタル回路が接続され、第２の回路としてアナ
ログ回路が接続されたり、第１、第２の回路とも同じア
ナログ回路あるいはディジタル回路が接続されるもので
あっても構わない。
って、ディジタル部は第２の回路の一例である。また、
電源線（Ｖdd１）は第１の高電位側の電源線の一例であ
って電源線（Ｖss１）は第１の低電位側の電源線の一例
である。さらに電源線（Ｖdd２）は第２の高電位側の電
源線の一例であって、電源線（Ｖss２）は第２の低電位
側の電源線の一例である。従って、例えば第１の回路と
してディジタル回路が接続され、第２の回路としてアナ
ログ回路が接続されたり、第１、第２の回路とも同じア
ナログ回路あるいはディジタル回路が接続されるもので
あっても構わない。
【００１２】保護回路（ＨＫ１）は電源線（Ｖss１）と
電源線（Ｖss２）との電位差が一定量を超えると導通し
て、電源線（Ｖss１）と電源線（Ｖss２）とを強制的に
同電位にするスイッチング回路である。上記装置によれ
ば、アナログ回路（２１）から信号が出力回路（２３）
を介して出力され、信号線（Ｓ１１）を介してディジタ
ル部の、インバータからなる入力回路（２４）に入力さ
れ、ディジタル回路（２２）に伝達される。
電源線（Ｖss２）との電位差が一定量を超えると導通し
て、電源線（Ｖss１）と電源線（Ｖss２）とを強制的に
同電位にするスイッチング回路である。上記装置によれ
ば、アナログ回路（２１）から信号が出力回路（２３）
を介して出力され、信号線（Ｓ１１）を介してディジタ
ル部の、インバータからなる入力回路（２４）に入力さ
れ、ディジタル回路（２２）に伝達される。
【００１３】上記装置において、アナログ部の入力とな
る印加端子（ＮＴ）や電源端子（Ｖss１）からサージ入
力があった場合には、電源線（Ｖss１）と電源線（Ｖss
２）との電位差が大きくなろうとするが、その電位差が
所定の電位差を越えると保護回路（ＨＫ）が作動し、こ
れらの電源線（Ｖss１，Ｖss２）が導通してほぼ同電位
になる。
る印加端子（ＮＴ）や電源端子（Ｖss１）からサージ入
力があった場合には、電源線（Ｖss１）と電源線（Ｖss
２）との電位差が大きくなろうとするが、その電位差が
所定の電位差を越えると保護回路（ＨＫ）が作動し、こ
れらの電源線（Ｖss１，Ｖss２）が導通してほぼ同電位
になる。
【００１４】これにより、従来のように電源線（Ｖss
１）の電位上昇に伴って信号線（Ｓ１１）の電位が上昇
し、ディジタル部の入力回路（２４）を構成するＭＯＳ
トランジスタ（Ｑ１）のゲート電位が過度に上昇して、
このＭＯＳ型トランジスタ（Ｑ１）のゲート破壊が生じ
ることを極力抑止することができる。上述の保護回路
（ＨＫ１）の実際例を図２〜図１０に示す。図２〜図４
に示す保護回路は、ｎチャネルＭＯＳトランジスタから
なり、図５〜図７に示す保護回路は、ｐチャネルＭＯＳ
トランジスタからなり、図８〜図１０に示す保護回路は
ダイオードからなるものであって、いずれも電源線（Ｖ
ss１）と電源線（Ｖss２）の電位差が所定の一定量を超
えると電源線（Ｖss１）と電源線（Ｖss２）とを導通さ
せてほぼ同電位にすることができる。なお、上述した保
護回路は、図２〜図１０に示した回路構成だけに限ら
ず、これらの直列及び並列接続による組合せも可能であ
り、また、バイポーラトランジスタ（ＰＮＰ型でもＮＰ
Ｎ型でもよい）からなるものであってもよく、２つの電
源線の電位が所定の量を超えた時に導通してこれらをほ
ぼ同電位にするような回路であれば、どのようなもので
あってもよい。
１）の電位上昇に伴って信号線（Ｓ１１）の電位が上昇
し、ディジタル部の入力回路（２４）を構成するＭＯＳ
トランジスタ（Ｑ１）のゲート電位が過度に上昇して、
このＭＯＳ型トランジスタ（Ｑ１）のゲート破壊が生じ
ることを極力抑止することができる。上述の保護回路
（ＨＫ１）の実際例を図２〜図１０に示す。図２〜図４
に示す保護回路は、ｎチャネルＭＯＳトランジスタから
なり、図５〜図７に示す保護回路は、ｐチャネルＭＯＳ
トランジスタからなり、図８〜図１０に示す保護回路は
ダイオードからなるものであって、いずれも電源線（Ｖ
ss１）と電源線（Ｖss２）の電位差が所定の一定量を超
えると電源線（Ｖss１）と電源線（Ｖss２）とを導通さ
せてほぼ同電位にすることができる。なお、上述した保
護回路は、図２〜図１０に示した回路構成だけに限ら
ず、これらの直列及び並列接続による組合せも可能であ
り、また、バイポーラトランジスタ（ＰＮＰ型でもＮＰ
Ｎ型でもよい）からなるものであってもよく、２つの電
源線の電位が所定の量を超えた時に導通してこれらをほ
ぼ同電位にするような回路であれば、どのようなもので
あってもよい。
【００１５】ここでは一例として図８に示す保護回路に
ついて説明する。これは１個のダイオードのみからなる
回路である。この回路によると、電源線（Ｖss１）と電
源線（Ｖss２）の電位差が例えば、およそ０．６Ｖ以下
であればこれらの電源線（Ｖss１，Ｖss２）は導通しな
いが、何らかの原因で電源線（Ｖss１）の電位が上昇し
て、電源線（Ｖss１）と電源線（Ｖss２）の電位差が
０．６Ｖ以上になると、ダイオードが導通して電源線
（Ｖss１，Ｖss２）が導通し、ほぼ同電位になる。ま
た、比較的大きな逆方向電圧が電位差として生じた場合
でも、ブレークダウン等によりやはり同様の効果が得ら
れる。他の保護回路も、同様にして電源線（Ｖss１）と
電源線（Ｖss２）の電位差が所定の一定量を超えると電
源線（Ｖss１）と電源線（Ｖss２）とを導通させてほぼ
同電位にすることができる。
ついて説明する。これは１個のダイオードのみからなる
回路である。この回路によると、電源線（Ｖss１）と電
源線（Ｖss２）の電位差が例えば、およそ０．６Ｖ以下
であればこれらの電源線（Ｖss１，Ｖss２）は導通しな
いが、何らかの原因で電源線（Ｖss１）の電位が上昇し
て、電源線（Ｖss１）と電源線（Ｖss２）の電位差が
０．６Ｖ以上になると、ダイオードが導通して電源線
（Ｖss１，Ｖss２）が導通し、ほぼ同電位になる。ま
た、比較的大きな逆方向電圧が電位差として生じた場合
でも、ブレークダウン等によりやはり同様の効果が得ら
れる。他の保護回路も、同様にして電源線（Ｖss１）と
電源線（Ｖss２）の電位差が所定の一定量を超えると電
源線（Ｖss１）と電源線（Ｖss２）とを導通させてほぼ
同電位にすることができる。
【００１６】また、低電位側の電源線（Ｖss１，Ｖss
２）の間に保護回路（ＨＫ１）を設けた例について説明
しているが、本発明はこれに限らず、図１１に示すよう
に高電位側の電源線（Ｖdd１，Ｖdd２）の間に保護回路
（ＨＫ２）を設けたり、あるいは高電位側の電源線（Ｖ
dd１，Ｖdd２），低電位側の電源線（Ｖss１，Ｖss２）
の両方に保護回路（ＨＫ１，ＨＫ２）を設けた場合にお
いても、同様の効果を奏する。
２）の間に保護回路（ＨＫ１）を設けた例について説明
しているが、本発明はこれに限らず、図１１に示すよう
に高電位側の電源線（Ｖdd１，Ｖdd２）の間に保護回路
（ＨＫ２）を設けたり、あるいは高電位側の電源線（Ｖ
dd１，Ｖdd２），低電位側の電源線（Ｖss１，Ｖss２）
の両方に保護回路（ＨＫ１，ＨＫ２）を設けた場合にお
いても、同様の効果を奏する。
【００１７】（２）第２の実施形態 以下で、本発明の第２の実施形態について説明する。な
お、第１の実施形態と共通する事項については、重複を
避けるため説明を省略する。この装置は図１３に示すよ
うに、電源線（Ｖss，Ｖdd）が共通であるアナログ回路
（３１）、ディジタル回路（３２）を有し、アナログ回
路（３１）には入力保護回路（３５）と出力回路（３
３）が接続され、この出力回路（３３）とディジタル回
路（３２）の入力回路（３４）との間に信号線（Ｓ１
１）が接続されている。
お、第１の実施形態と共通する事項については、重複を
避けるため説明を省略する。この装置は図１３に示すよ
うに、電源線（Ｖss，Ｖdd）が共通であるアナログ回路
（３１）、ディジタル回路（３２）を有し、アナログ回
路（３１）には入力保護回路（３５）と出力回路（３
３）が接続され、この出力回路（３３）とディジタル回
路（３２）の入力回路（３４）との間に信号線（Ｓ１
１）が接続されている。
【００１８】電源線（Ｖss）はアナログ回路（３１）と
ディジタル回路（３２）のいずれにも共通であるが、設
計の都合上迂回して引き回さねばならないため、図１３
に示すように冗長になっている。上記装置によれば、ア
ナログ回路（３１）から何らかの信号が出力されると、
それは出力回路（３３）から出力されて信号線（Ｓ１
１）を介して入力回路（３４）を介してディジタル回路
（３２）に入力されることになる。
ディジタル回路（３２）のいずれにも共通であるが、設
計の都合上迂回して引き回さねばならないため、図１３
に示すように冗長になっている。上記装置によれば、ア
ナログ回路（３１）から何らかの信号が出力されると、
それは出力回路（３３）から出力されて信号線（Ｓ１
１）を介して入力回路（３４）を介してディジタル回路
（３２）に入力されることになる。
【００１９】従来では電源投入時に、アナログ回路（３
１）に接続される電源線（Ｖss）の電位は所定の電源電
圧まで達しているものの、電源線（Ｖss）が冗長である
がゆえにサージ電圧入力時に遅延が生じ、アナログ回路
（３１）に接続される電源線（Ｖss）とディジタル回路
（３２）に接続される電源線（Ｖss）との間に瞬間的に
大きな電位差が生じ、ディジタル回路（３２）の前段に
あり、インバータからなる入力回路（３４）を構成する
ＭＯＳトランジスタのゲート絶縁膜が破壊してしまって
いた。
１）に接続される電源線（Ｖss）の電位は所定の電源電
圧まで達しているものの、電源線（Ｖss）が冗長である
がゆえにサージ電圧入力時に遅延が生じ、アナログ回路
（３１）に接続される電源線（Ｖss）とディジタル回路
（３２）に接続される電源線（Ｖss）との間に瞬間的に
大きな電位差が生じ、ディジタル回路（３２）の前段に
あり、インバータからなる入力回路（３４）を構成する
ＭＯＳトランジスタのゲート絶縁膜が破壊してしまって
いた。
【００２０】しかし、本実施形態に係る半導体装置によ
れば、第１の実施形態と同様にして、アナログ回路（３
１）に接続される電源線（Ｖss）とディジタル回路（３
２）に接続される電源線（Ｖss）との間に瞬間的に電位
差が生じて所定の電位差を超えた場合には、保護回路
（ＨＫ１）が動作してこれらが導通して同電位になるの
で、ディジタル回路（３２）に接続された電源線（Ｖs
s）の電位も電源電圧まで速やかに上昇するので、上述
の問題を回避することが可能になる。
れば、第１の実施形態と同様にして、アナログ回路（３
１）に接続される電源線（Ｖss）とディジタル回路（３
２）に接続される電源線（Ｖss）との間に瞬間的に電位
差が生じて所定の電位差を超えた場合には、保護回路
（ＨＫ１）が動作してこれらが導通して同電位になるの
で、ディジタル回路（３２）に接続された電源線（Ｖs
s）の電位も電源電圧まで速やかに上昇するので、上述
の問題を回避することが可能になる。
【００２１】なお、本実施形態では電源線（Ｖss）側に
保護回路（ＨＫ１）を設けた例について説明している
が、本発明はこれに限らず、電源線（Ｖdd）側に設けた
り、図１４に示すように電源線（Ｖdd），電源線（Ｖs
s）の両側に保護回路（ＨＫ１，ＨＫ２）を設けた場合
においても、同様の効果を奏する。なお、本実施形態に
おける保護回路（ＨＫ１，ＨＫ２）については第１の実
施形態と同様に、図２〜図１０に示すような回路を用い
ればよい。
保護回路（ＨＫ１）を設けた例について説明している
が、本発明はこれに限らず、電源線（Ｖdd）側に設けた
り、図１４に示すように電源線（Ｖdd），電源線（Ｖs
s）の両側に保護回路（ＨＫ１，ＨＫ２）を設けた場合
においても、同様の効果を奏する。なお、本実施形態に
おける保護回路（ＨＫ１，ＨＫ２）については第１の実
施形態と同様に、図２〜図１０に示すような回路を用い
ればよい。
【００２２】（３）第３の実施形態 以下で、本発明の第３の実施形態に係る半導体装置につ
いて図面を参照しながら説明する。本実施形態に係る半
導体装置は、半導体メモリなどのように一つの装置内に
ディジタル部とアナログ部とが搭載されているものであ
る。なお第１，第２の実施形態と共通する事項について
は重複を避ける為、説明を省略する。
いて図面を参照しながら説明する。本実施形態に係る半
導体装置は、半導体メモリなどのように一つの装置内に
ディジタル部とアナログ部とが搭載されているものであ
る。なお第１，第２の実施形態と共通する事項について
は重複を避ける為、説明を省略する。
【００２３】本実施形態に係る半導体装置は図１５に示
すようにアナログ回路（４１），出力回路（４３），入
力保護回路（４５）からなるアナログ部と、ディジタル
回路（４２）と入力回路（４４）とからなるディジタル
部を有し、両者は信号線（Ｓ１１）で接続されている。
アナログ部の電源電圧は電源線（Ｖdd１，Ｖss１）から
供給され、ディジタル部の電源電圧は電源線（Ｖdd２，
Ｖss２）から供給される。電源線（Ｖdd１）と電源線
（Ｖdd２）とは分離されており、電源線（Ｖss１）と電
源線（Ｖss２）とは分離されている。
すようにアナログ回路（４１），出力回路（４３），入
力保護回路（４５）からなるアナログ部と、ディジタル
回路（４２）と入力回路（４４）とからなるディジタル
部を有し、両者は信号線（Ｓ１１）で接続されている。
アナログ部の電源電圧は電源線（Ｖdd１，Ｖss１）から
供給され、ディジタル部の電源電圧は電源線（Ｖdd２，
Ｖss２）から供給される。電源線（Ｖdd１）と電源線
（Ｖdd２）とは分離されており、電源線（Ｖss１）と電
源線（Ｖss２）とは分離されている。
【００２４】なお、上記実施形態と同様にアナログ部は
第１の回路の一例であって、ディジタル部は第２の回路
の一例である。また、電源線（Ｖdd１）は第１の高電位
側の電源線の一例であって電源線（Ｖss１）は第１の低
電位側の電源線の一例である。さらに電源線（Ｖdd２）
は第２の高電位側の電源線の一例であって電源線（Ｖss
２）は第２の低電位側の電源線の一例である。
第１の回路の一例であって、ディジタル部は第２の回路
の一例である。また、電源線（Ｖdd１）は第１の高電位
側の電源線の一例であって電源線（Ｖss１）は第１の低
電位側の電源線の一例である。さらに電源線（Ｖdd２）
は第２の高電位側の電源線の一例であって電源線（Ｖss
２）は第２の低電位側の電源線の一例である。
【００２５】保護回路（ＨＫ３）は、図１５に示すよう
に電源線（Ｖss２）と信号線（Ｓ１１）との間に接続さ
れており、これらの電位差が一定量を超えると導通し
て、電源線（Ｖss２）と信号線（Ｓ１１）とを強制的に
ほぼ同電位にするスイッチング回路である。上記装置に
よれば、アナログ回路（４１）から信号が出力回路（４
３）を介して出力され、信号線（Ｓ１１）を介してディ
ジタル部の、インバータからなる入力回路（４４）に入
力され、ディジタル回路（４２）に伝達される。
に電源線（Ｖss２）と信号線（Ｓ１１）との間に接続さ
れており、これらの電位差が一定量を超えると導通し
て、電源線（Ｖss２）と信号線（Ｓ１１）とを強制的に
ほぼ同電位にするスイッチング回路である。上記装置に
よれば、アナログ回路（４１）から信号が出力回路（４
３）を介して出力され、信号線（Ｓ１１）を介してディ
ジタル部の、インバータからなる入力回路（４４）に入
力され、ディジタル回路（４２）に伝達される。
【００２６】上記装置において、印加端子（ＮＴ）や電
源端子（Ｖss１）からサージ入力があった場合には、電
源線（Ｖss１）の電位が急激に上昇し、この上昇に追従
して信号線（Ｓ１１）の電位もまた上昇するが、その電
位差が所定の電位差を越えると保護回路（ＨＫ３）が作
動し、信号線（Ｓ１１）と電源線（Ｖss２）とが導通し
てほぼ同電位になるので、入力回路（４４）のインバー
タを構成するＭＯＳトランジスタ（Ｑ１）のゲート−ソ
ース間の電位が過度に上昇して、このＭＯＳトランジス
タ（Ｑ１）のゲート酸化膜が破壊することを極力抑止す
ることができる。
源端子（Ｖss１）からサージ入力があった場合には、電
源線（Ｖss１）の電位が急激に上昇し、この上昇に追従
して信号線（Ｓ１１）の電位もまた上昇するが、その電
位差が所定の電位差を越えると保護回路（ＨＫ３）が作
動し、信号線（Ｓ１１）と電源線（Ｖss２）とが導通し
てほぼ同電位になるので、入力回路（４４）のインバー
タを構成するＭＯＳトランジスタ（Ｑ１）のゲート−ソ
ース間の電位が過度に上昇して、このＭＯＳトランジス
タ（Ｑ１）のゲート酸化膜が破壊することを極力抑止す
ることができる。
【００２７】上述の保護回路（ＨＫ３）については、図
１６〜図１８に示す回路等を用いればよく、また、これ
らの直列及び並列接続による組合せも可能であり、さら
には、バイポーラトランジスタ（ＰＮＰ型でもＮＰＮ型
でもよい）からなるものであってもよく、２つの電源線
の電位が所定の量を超えた時に導通してこれらをほぼ同
電位にするような回路であれば、どのようなものであっ
てもよい。
１６〜図１８に示す回路等を用いればよく、また、これ
らの直列及び並列接続による組合せも可能であり、さら
には、バイポーラトランジスタ（ＰＮＰ型でもＮＰＮ型
でもよい）からなるものであってもよく、２つの電源線
の電位が所定の量を超えた時に導通してこれらをほぼ同
電位にするような回路であれば、どのようなものであっ
てもよい。
【００２８】なお、本実施形態では信号線（Ｓ１１）と
低電位側の電源線（Ｖss２）との間に保護回路（ＨＫ
３）を設けた例について説明しているが、本発明はこれ
に限らず、図１９に示すように高電位側の電源線（Ｖdd
１）と信号線（Ｓ１１）との間に保護回路（ＨＫ４）を
設けたり、図２３に示すように高電位側の電源線（Ｖdd
２）と信号線（Ｓ１１）との間，低電位側の電源線（Ｖ
ss２）と信号線（Ｓ１１）との間の両方に保護回路（Ｈ
Ｋ３，ＨＫ４）を設けた場合においても、同様の効果を
奏する。
低電位側の電源線（Ｖss２）との間に保護回路（ＨＫ
３）を設けた例について説明しているが、本発明はこれ
に限らず、図１９に示すように高電位側の電源線（Ｖdd
１）と信号線（Ｓ１１）との間に保護回路（ＨＫ４）を
設けたり、図２３に示すように高電位側の電源線（Ｖdd
２）と信号線（Ｓ１１）との間，低電位側の電源線（Ｖ
ss２）と信号線（Ｓ１１）との間の両方に保護回路（Ｈ
Ｋ３，ＨＫ４）を設けた場合においても、同様の効果を
奏する。
【００２９】上述の保護回路（ＨＫ４）については、図
２０〜図２２に示す回路等を用いればよく、また、これ
らの直列及び並列接続による組合せも可能であり、さら
には、バイポーラトランジスタ（ＰＮＰ型でもＮＰＮ型
でもよい）からなるものであってもよく、２つの電源線
の電位が所定の量を超えた時に導通してこれらをほぼ同
電位にするような回路であれば、どのようなものであっ
てもよい。
２０〜図２２に示す回路等を用いればよく、また、これ
らの直列及び並列接続による組合せも可能であり、さら
には、バイポーラトランジスタ（ＰＮＰ型でもＮＰＮ型
でもよい）からなるものであってもよく、２つの電源線
の電位が所定の量を超えた時に導通してこれらをほぼ同
電位にするような回路であれば、どのようなものであっ
てもよい。
【００３０】（４）第４の実施形態 以下で、本発明の第４の実施形態について説明する。な
お、第１〜第３の実施形態と共通する事項については、
重複を避けるため説明を省略する。この装置は図２４に
示すように、電源線（Ｖss，Ｖdd）が共通であるアナロ
グ回路（５１）、ディジタル回路（５２）を有し、アナ
ログ回路（５１）には入力保護回路（５５）と出力回路
（５３）が接続され、この出力回路（５３）とディジタ
ル回路（５２）の入力回路（５４）との間に信号線（Ｓ
１１）が接続されている。
お、第１〜第３の実施形態と共通する事項については、
重複を避けるため説明を省略する。この装置は図２４に
示すように、電源線（Ｖss，Ｖdd）が共通であるアナロ
グ回路（５１）、ディジタル回路（５２）を有し、アナ
ログ回路（５１）には入力保護回路（５５）と出力回路
（５３）が接続され、この出力回路（５３）とディジタ
ル回路（５２）の入力回路（５４）との間に信号線（Ｓ
１１）が接続されている。
【００３１】電源線（Ｖss）はアナログ回路（５１）と
ディジタル回路（５２）のいずれにも共通であるが、設
計の都合上迂回して引き回さねばならないため、図２４
に示すように冗長になっている。上記装置によれば、ア
ナログ回路（５１）から何らかの信号が出力されると、
それは出力回路（５３）から出力されて信号線（Ｓ１
１）を介して入力回路（５４）を介してディジタル回路
（５２）に入力されることになる。
ディジタル回路（５２）のいずれにも共通であるが、設
計の都合上迂回して引き回さねばならないため、図２４
に示すように冗長になっている。上記装置によれば、ア
ナログ回路（５１）から何らかの信号が出力されると、
それは出力回路（５３）から出力されて信号線（Ｓ１
１）を介して入力回路（５４）を介してディジタル回路
（５２）に入力されることになる。
【００３２】従来ではサージ入力時に電源線（Ｖss）が
冗長であるがゆえに遅延が生じ、アナログ回路（５１）
に接続される電源線（Ｖss）とディジタル回路（５２）
に接続される電源線（Ｖss）との間に瞬間的に大きな電
位差が生じ、信号線（Ｓ１１）の電位が過度に上昇する
ことで、ディジタル回路（５２）の前段にあり、インバ
ータからなる入力回路（３４）を構成するＭＯＳトラン
ジスタのゲート絶縁膜が破壊してしまうという問題があ
った。
冗長であるがゆえに遅延が生じ、アナログ回路（５１）
に接続される電源線（Ｖss）とディジタル回路（５２）
に接続される電源線（Ｖss）との間に瞬間的に大きな電
位差が生じ、信号線（Ｓ１１）の電位が過度に上昇する
ことで、ディジタル回路（５２）の前段にあり、インバ
ータからなる入力回路（３４）を構成するＭＯＳトラン
ジスタのゲート絶縁膜が破壊してしまうという問題があ
った。
【００３３】しかし、本実施形態に係る半導体装置によ
れば、第３の実施形態と同様にして、信号線（Ｓ１１）
と電源線（Ｖss２）との間に瞬間的に電位差が生じて所
定の電位差を超えた場合には、保護回路（ＨＫ３）が動
作してこれらが導通し、信号線（Ｓ１１）と電源線（Ｖ
ss２）とが導通してほぼ同電位になるので、入力回路
（５４）のインバータを構成するＭＯＳトランジスタ
（Ｑ１）のゲート−ソース間の電位が過度に上昇して、
このＭＯＳトランジスタ（Ｑ１）のゲート酸化膜が破壊
することを極力抑止することができる。
れば、第３の実施形態と同様にして、信号線（Ｓ１１）
と電源線（Ｖss２）との間に瞬間的に電位差が生じて所
定の電位差を超えた場合には、保護回路（ＨＫ３）が動
作してこれらが導通し、信号線（Ｓ１１）と電源線（Ｖ
ss２）とが導通してほぼ同電位になるので、入力回路
（５４）のインバータを構成するＭＯＳトランジスタ
（Ｑ１）のゲート−ソース間の電位が過度に上昇して、
このＭＯＳトランジスタ（Ｑ１）のゲート酸化膜が破壊
することを極力抑止することができる。
【００３４】なお、本実施形態では、信号線（Ｓ１１）
と電源線（Ｖss）との間に保護回路（ＨＫ３）を設けた
例について説明しているが、本発明はこれに限らず、電
源線（Ｖdd）と信号線（Ｓ１１）との間に保護回路を設
けたり、図２５に示すように電源線（Ｖdd）と信号線
（Ｓ１１）との間，電源線（Ｖss）と信号線（Ｓ１１）
との間の両方に保護回路（ＨＫ３，ＨＫ４）を設けた場
合においても、同様の効果を奏する。
と電源線（Ｖss）との間に保護回路（ＨＫ３）を設けた
例について説明しているが、本発明はこれに限らず、電
源線（Ｖdd）と信号線（Ｓ１１）との間に保護回路を設
けたり、図２５に示すように電源線（Ｖdd）と信号線
（Ｓ１１）との間，電源線（Ｖss）と信号線（Ｓ１１）
との間の両方に保護回路（ＨＫ３，ＨＫ４）を設けた場
合においても、同様の効果を奏する。
【００３５】（５）第５の実施形態 以下で、本発明の第５の実施形態に係る半導体装置につ
いて説明する。なお第１〜第４の実施形態と共通する事
項については重複を避ける為説明を省略する。このよう
な半導体装置の一例を図２６に示す。図２６に示すよう
にこの装置はアナログ回路（６１），出力回路（６
３），入力保護回路（６５）からなるアナログ部と、デ
ィジタル回路（６２）と入力回路（６４）とからなるデ
ィジタル部を有し、両者は信号線（Ｓ１１）で接続され
ている。
いて説明する。なお第１〜第４の実施形態と共通する事
項については重複を避ける為説明を省略する。このよう
な半導体装置の一例を図２６に示す。図２６に示すよう
にこの装置はアナログ回路（６１），出力回路（６
３），入力保護回路（６５）からなるアナログ部と、デ
ィジタル回路（６２）と入力回路（６４）とからなるデ
ィジタル部を有し、両者は信号線（Ｓ１１）で接続され
ている。
【００３６】アナログ部の電源電圧は第１の電源線（Ｖ
dd１，Ｖss１）から供給され、ディジタル部の電源電圧
は第２の電源線（Ｖdd２，Ｖss２）から供給される。こ
れらは保護回路（ＨＫ５）を介して接続されている。な
お、アナログ部は第１の回路の一例であって、ディジタ
ル部は第２の回路の一例である。また、電源線（Ｖdd
１）は第１の高電位側の電源線の一例であって電源線
（Ｖss１）は第１の低電位側の電源線の一例である。さ
らに電源線（Ｖdd２）は第２の高電位側の電源線の一例
であって、電源線（Ｖss２）は第２の低電位側の電源線
の一例である。
dd１，Ｖss１）から供給され、ディジタル部の電源電圧
は第２の電源線（Ｖdd２，Ｖss２）から供給される。こ
れらは保護回路（ＨＫ５）を介して接続されている。な
お、アナログ部は第１の回路の一例であって、ディジタ
ル部は第２の回路の一例である。また、電源線（Ｖdd
１）は第１の高電位側の電源線の一例であって電源線
（Ｖss１）は第１の低電位側の電源線の一例である。さ
らに電源線（Ｖdd２）は第２の高電位側の電源線の一例
であって、電源線（Ｖss２）は第２の低電位側の電源線
の一例である。
【００３７】保護回路（ＨＫ５）は、電源線（Ｖdd１）
にそのドレインが接続され、電源線（Ｖss２）にそのソ
ースが接続され、ゲートとドレインが導通している第１
のＭＯＳトランジスタ（Ｔ１）と、電源線（Ｖss１）に
そのソースが接続され、電源線（Ｖdd２）にそのドレイ
ンが接続され、ゲートとドレインが導通している第２の
ＭＯＳトランジスタ（Ｔ２）と、電源線（Ｖdd１）にそ
のドレインが接続され、電源線（Ｖss１）にそのソース
が接続され、ゲートとドレインが導通している第３のＭ
ＯＳトランジスタ（Ｔ３）と、電源線（Ｖdd２）にその
ドレインが接続され、電源線（Ｖss２）にそのソースが
接続され、ゲートとドレインが導通している第４のＭＯ
Ｓトランジスタ（Ｔ４）とを有し、印加端子（ＮＴ）か
らサージ電流が入力された場合に、このサージ電流を分
岐させることで、信号線（Ｓ１１）に流れる電流を低減
するための回路である。
にそのドレインが接続され、電源線（Ｖss２）にそのソ
ースが接続され、ゲートとドレインが導通している第１
のＭＯＳトランジスタ（Ｔ１）と、電源線（Ｖss１）に
そのソースが接続され、電源線（Ｖdd２）にそのドレイ
ンが接続され、ゲートとドレインが導通している第２の
ＭＯＳトランジスタ（Ｔ２）と、電源線（Ｖdd１）にそ
のドレインが接続され、電源線（Ｖss１）にそのソース
が接続され、ゲートとドレインが導通している第３のＭ
ＯＳトランジスタ（Ｔ３）と、電源線（Ｖdd２）にその
ドレインが接続され、電源線（Ｖss２）にそのソースが
接続され、ゲートとドレインが導通している第４のＭＯ
Ｓトランジスタ（Ｔ４）とを有し、印加端子（ＮＴ）か
らサージ電流が入力された場合に、このサージ電流を分
岐させることで、信号線（Ｓ１１）に流れる電流を低減
するための回路である。
【００３８】なお、これら第１〜第４のＭＯＳトランジ
スタ（Ｔ１〜Ｔ４）は何れもｐチャネル型のＭＯＳトラ
ンジスタである。上記装置によれば、アナログ回路（６
１）から信号が出力回路（６３）を介して出力され、信
号線（Ｓ１１）を介してディジタル部の、インバータか
らなる入力回路（６４）に入力され、ディジタル回路
（６２）に伝達される。
スタ（Ｔ１〜Ｔ４）は何れもｐチャネル型のＭＯＳトラ
ンジスタである。上記装置によれば、アナログ回路（６
１）から信号が出力回路（６３）を介して出力され、信
号線（Ｓ１１）を介してディジタル部の、インバータか
らなる入力回路（６４）に入力され、ディジタル回路
（６２）に伝達される。
【００３９】このとき、保護回路（ＨＫ５）は図２８に
示すようなダイオードによる回路と等価な回路になって
おり、通常動作においてはこれら第１〜第４のＭＯＳト
ランジスタ（Ｔ１〜Ｔ４）は導通することなく、電源線
（Ｖdd１）と電源線（Ｖss２），電源線（Ｖss１）と電
源線（Ｖdd２），電源線（Ｖdd１）と電源線（Ｖss
１），電源線（Ｖdd２）と電源線（Ｖss２）とは全て電
気的に分離されている。
示すようなダイオードによる回路と等価な回路になって
おり、通常動作においてはこれら第１〜第４のＭＯＳト
ランジスタ（Ｔ１〜Ｔ４）は導通することなく、電源線
（Ｖdd１）と電源線（Ｖss２），電源線（Ｖss１）と電
源線（Ｖdd２），電源線（Ｖdd１）と電源線（Ｖss
１），電源線（Ｖdd２）と電源線（Ｖss２）とは全て電
気的に分離されている。
【００４０】しかし上記装置において、印加端子（Ｎ
Ｔ）や電源端子（Ｖss１）から図２６に示すようなサー
ジ電流（ＳＲ）が入力された場合には、第１〜第４のＭ
ＯＳトランジスタ（Ｔ１〜Ｔ４）に高電圧の逆バイアス
がかかってこれらが全て導通し、図２６に示すように電
源線（Ｖss１）→第２のＭＯＳトランジスタ（Ｔ２）→
第４のＭＯＳトランジスタ（Ｔ４）→電源線（Ｖss２）
という経路で、または第３のＭＯＳトランジスタ（Ｔ
３）→電源線（Ｖdd１）→第１のＭＯＳトランジスタ
（Ｔ１）→電源線（Ｖss２）という経路で、電源線（Ｖ
ss１）と電源線（Ｖss２）がほぼ同電位となり、ＭＯＳ
トランジスタ（Ｑ１）のゲート破壊が生じることを極力
抑止することが可能になる。また、電源線（Ｖdd１）に
サージ入力が発生した場合も同様である。
Ｔ）や電源端子（Ｖss１）から図２６に示すようなサー
ジ電流（ＳＲ）が入力された場合には、第１〜第４のＭ
ＯＳトランジスタ（Ｔ１〜Ｔ４）に高電圧の逆バイアス
がかかってこれらが全て導通し、図２６に示すように電
源線（Ｖss１）→第２のＭＯＳトランジスタ（Ｔ２）→
第４のＭＯＳトランジスタ（Ｔ４）→電源線（Ｖss２）
という経路で、または第３のＭＯＳトランジスタ（Ｔ
３）→電源線（Ｖdd１）→第１のＭＯＳトランジスタ
（Ｔ１）→電源線（Ｖss２）という経路で、電源線（Ｖ
ss１）と電源線（Ｖss２）がほぼ同電位となり、ＭＯＳ
トランジスタ（Ｑ１）のゲート破壊が生じることを極力
抑止することが可能になる。また、電源線（Ｖdd１）に
サージ入力が発生した場合も同様である。
【００４１】さらに、図２６〜図２８に示すようなＭＯ
Ｓトランジスタ（Ｑ１）のゲート破壊を防止する場合
に、第３のＭＯＳトランジスタ（Ｔ３）あるいは第４の
ＭＯＳトランジスタ（Ｔ４）を省略した回路構成でも十
分な効果が得られる。なお、本実施形態に係る保護回路
（ＨＫ５）として、図２６にはｐチャネル型のＭＯＳト
ランジスタを用いているが、図２７に示すようにｎチャ
ネル型のＭＯＳ型トランジスタを用いても良い。この場
合には、各トランジスタ（Ｔ１１）、（Ｔ１２）、（Ｔ
１３）、（Ｔ１４）のゲートと低電位側のソース／ドレ
インを導通している点のみが図２６に示すｐチャネル型
のＭＯＳトランジスタを用いた保護回路と異なる。この
回路では、サージ入力時には図２７に示すような経路で
導通する。
Ｓトランジスタ（Ｑ１）のゲート破壊を防止する場合
に、第３のＭＯＳトランジスタ（Ｔ３）あるいは第４の
ＭＯＳトランジスタ（Ｔ４）を省略した回路構成でも十
分な効果が得られる。なお、本実施形態に係る保護回路
（ＨＫ５）として、図２６にはｐチャネル型のＭＯＳト
ランジスタを用いているが、図２７に示すようにｎチャ
ネル型のＭＯＳ型トランジスタを用いても良い。この場
合には、各トランジスタ（Ｔ１１）、（Ｔ１２）、（Ｔ
１３）、（Ｔ１４）のゲートと低電位側のソース／ドレ
インを導通している点のみが図２６に示すｐチャネル型
のＭＯＳトランジスタを用いた保護回路と異なる。この
回路では、サージ入力時には図２７に示すような経路で
導通する。
【００４２】また、図２８に示すように、ＭＯＳトラン
ジスタのかわりにダイオード（Ｄ１）、（Ｄ２）、（Ｄ
３）、（Ｄ４）を用いても同様の効果を奏する。
ジスタのかわりにダイオード（Ｄ１）、（Ｄ２）、（Ｄ
３）、（Ｄ４）を用いても同様の効果を奏する。
【００４３】
【発明の効果】以上説明したように本発明に係る半導体
装置によれば、第１の回路と、第２の回路と、信号線
と、第１の低電位側／高電位側の電源線と第２の低電位
側／高電位側の電源線との電位差が所定の値を超えた時
に第１の低電位側／高電位側の電源線と第２の低電位側
／高電位側の電源線とを導通させる保護回路が設けられ
てなるので、サージ入力など何らかの原因で第１の低電
位側／高電位側の電源線と第２の低電位側／高電位側の
電源線との電位差が大きくなろうとしても、その電位差
が所定の電位差を越えると保護回路が導通して、ほぼ同
電位になるので従来のように信号線の電位が追従して上
昇し、ディジタル部の入力回路を構成するＭＯＳトラン
ジスタのゲート電位が過度に上昇して、入力回路を構成
するＭＯＳ型トランジスタのゲート破壊が生じることを
極力抑止することができる。
装置によれば、第１の回路と、第２の回路と、信号線
と、第１の低電位側／高電位側の電源線と第２の低電位
側／高電位側の電源線との電位差が所定の値を超えた時
に第１の低電位側／高電位側の電源線と第２の低電位側
／高電位側の電源線とを導通させる保護回路が設けられ
てなるので、サージ入力など何らかの原因で第１の低電
位側／高電位側の電源線と第２の低電位側／高電位側の
電源線との電位差が大きくなろうとしても、その電位差
が所定の電位差を越えると保護回路が導通して、ほぼ同
電位になるので従来のように信号線の電位が追従して上
昇し、ディジタル部の入力回路を構成するＭＯＳトラン
ジスタのゲート電位が過度に上昇して、入力回路を構成
するＭＯＳ型トランジスタのゲート破壊が生じることを
極力抑止することができる。
【００４４】また、本発明に係る半導体装置によれば、
第１の回路と、第２の回路と、信号線と、信号線と第２
の低電位／高電位側の電源線との電位差が所定の値を超
えた時に信号線と第２の低電位側／高電位側の電源線と
を導通させる保護回路が設けられている。このため、サ
ージ入力など何らかの原因で信号線と第２の低電位側／
高電位側の電源線との電位差が大きくなろうとしても、
その電位差が所定の電位差を越えると保護回路が導通し
て、ほぼ同電位になるので従来のように信号線の電位が
追従して上昇し、ディジタル部の入力回路を構成するＭ
ＯＳトランジスタのゲート電位が過度に上昇して、入力
回路を構成するＭＯＳ型トランジスタのゲート破壊が生
じることを極力抑止することができる。
第１の回路と、第２の回路と、信号線と、信号線と第２
の低電位／高電位側の電源線との電位差が所定の値を超
えた時に信号線と第２の低電位側／高電位側の電源線と
を導通させる保護回路が設けられている。このため、サ
ージ入力など何らかの原因で信号線と第２の低電位側／
高電位側の電源線との電位差が大きくなろうとしても、
その電位差が所定の電位差を越えると保護回路が導通し
て、ほぼ同電位になるので従来のように信号線の電位が
追従して上昇し、ディジタル部の入力回路を構成するＭ
ＯＳトランジスタのゲート電位が過度に上昇して、入力
回路を構成するＭＯＳ型トランジスタのゲート破壊が生
じることを極力抑止することができる。
【００４５】さらに、本発明に係る半導体装置によれば
保護回路を有するので、信号線に大電流が流れそうにな
る異常動作時に、信号線に流れようとする電流が分岐さ
れて、大電流が信号線に流れないので、信号線に大電流
が流れる事によって信号線に接続された入出力回路など
の破壊を抑止する事が可能になる。
保護回路を有するので、信号線に大電流が流れそうにな
る異常動作時に、信号線に流れようとする電流が分岐さ
れて、大電流が信号線に流れないので、信号線に大電流
が流れる事によって信号線に接続された入出力回路など
の破壊を抑止する事が可能になる。
【図１】本発明の第１の実施形態に係る半導体装置を説
明する第１の図である。
明する第１の図である。
【図２】本発明の第１の実施形態に係る保護回路（ＨＫ
１，ＨＫ２）を説明する第１の回路図である。
１，ＨＫ２）を説明する第１の回路図である。
【図３】同じく保護回路（ＨＫ１，ＨＫ２）を説明する
第２の回路図である。
第２の回路図である。
【図４】同じく保護回路（ＨＫ１，ＨＫ２）を説明する
第３の回路図である。
第３の回路図である。
【図５】同じく保護回路（ＨＫ１，ＨＫ２）を説明する
第４の回路図である。
第４の回路図である。
【図６】同じく保護回路（ＨＫ１，ＨＫ２）を説明する
第５の回路図である。
第５の回路図である。
【図７】同じく保護回路（ＨＫ１，ＨＫ２）を説明する
第６の回路図である。
第６の回路図である。
【図８】同じく保護回路（ＨＫ１，ＨＫ２）を説明する
第７の回路図である。
第７の回路図である。
【図９】同じく保護回路（ＨＫ１，ＨＫ２）を説明する
第８の回路図である。
第８の回路図である。
【図１０】同じく保護回路（ＨＫ１，ＨＫ２）を説明す
る第９の回路図である。
る第９の回路図である。
【図１１】本発明の第１の実施形態に係る半導体装置を
説明する第２の図である。
説明する第２の図である。
【図１２】本発明の第１の実施形態に係る半導体装置を
説明する第３の図である。
説明する第３の図である。
【図１３】本発明の第２の実施形態に係る半導体装置を
説明する第１の図である。
説明する第１の図である。
【図１４】本発明の第２の実施形態に係る半導体装置を
説明する第２の図である。
説明する第２の図である。
【図１５】本発明の第３の実施形態に係る半導体装置を
説明する第１の図である。
説明する第１の図である。
【図１６】本発明の第３の実施形態に係る保護回路（Ｈ
Ｋ３）を説明する第１の回路図である。
Ｋ３）を説明する第１の回路図である。
【図１７】同じく保護回路（ＨＫ３）を説明する第２の
回路図である。
回路図である。
【図１８】同じく保護回路（ＨＫ３）を説明する第３の
回路図である。
回路図である。
【図１９】本発明の第３の実施形態に係る半導体装置を
説明する第２の図である。
説明する第２の図である。
【図２０】本発明の第３の実施形態に係る保護回路（Ｈ
Ｋ４）を説明する第１の回路図である。
Ｋ４）を説明する第１の回路図である。
【図２１】同じく保護回路（ＨＫ４）を説明する第２の
回路図である。
回路図である。
【図２２】同じく保護回路（ＨＫ４）を説明する第３の
回路図である。
回路図である。
【図２３】本発明の第３の実施形態に係る半導体装置を
説明する第３の図である。
説明する第３の図である。
【図２４】本発明の第４の実施形態に係る半導体装置を
説明する第１の図である。
説明する第１の図である。
【図２５】本発明の第４の実施形態に係る半導体装置を
説明する第２の図である。
説明する第２の図である。
【図２６】本発明の第５の実施形態に係る半導体装置を
説明する第１の図である。
説明する第１の図である。
【図２７】本発明の第５の実施形態に係る半導体装置を
説明する第２の図である。
説明する第２の図である。
【図２８】本発明の第５の実施形態に係る半導体装置を
説明する第３の図である。
説明する第３の図である。
【図２９】従来の問題を説明する第１の図である。
【図３０】従来の問題を説明する第２の図である。
フロントページの続き (56)参考文献 特開 平２−111063（ＪＰ，Ａ) 特開 平３−234063（ＪＰ，Ａ) 特開 昭63−36557（ＪＰ，Ａ) 特開 平１−196156（ＪＰ，Ａ) 特開 平３−72666（ＪＰ，Ａ) 特開 平２−28362（ＪＰ，Ａ) 特開 平４−111350（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822 H01L 29/78
Claims (6)
- 【請求項１】 ２種類の電源系と、異なる電源電圧がそ
れぞれ供給される第１の回路と第２の回路とを１つの装
置内に有し、前記第１の回路と前記第２の回路とが信号
線を介して接続された半導体装置であって、 第１の低電位側の電源線と第１の高電位側の電源線とに
接続された第１の回路と、 第２の低電位側の電源線と第２の高電位側の電源線とに
接続された第２の回路と、 前記信号線がそのゲートに接続され、かつ前記第２の低
電位側の電源線にそのソースあるいはドレインが接続さ
れた前記第２の回路の入力回路を構成するＭＯＳ型トラ
ンジスタと、 前記第２の低電位側の電源線と前記信号線との間に設け
られ、前記第２の低電位側の電源線と前記信号線との電
位差が所定の値を超えた時に導通して、前記ＭＯＳ型ト
ランジスタのゲートとソースあるいはドレイン間の電位
をほぼ同電位とする保護回路とを有することを特徴とす
る半導体装置。 - 【請求項２】 ２種類の電源系と、異なる電源電圧がそ
れぞれ供給される第１の回路と第２の回路とを１つの装
置内に有し、前記第１の回路と前記第２の回路とが信号
線を介して接続された半導体装置であって、 第１の低電位側の電源線と第１の高電位側の電源線とに
接続された第１の回路と、 第２の低電位側の電源線と第２の高電位側の電源線とに
接続された第２の回路と、 前記信号線がそのゲートに接続され、かつ前記第２の低
電位側の電源線または前記第２の高電位側の電源線にそ
のソースあるいはドレインが接続された前記第２の回路
の入力回路を構成するＭＯＳ型トランジスタと、 前記第２の高電位側の電源線と前記信号線との間に設け
られ、前記第２の高電位側の電源線と前記信号線との電
位差が所定の値を超えた時に導通して、前記ＭＯＳ型ト
ランジスタのゲートとソースあるいはドレイン間の電位
をほぼ同電位とする保護回路とを有することを特徴とす
る半導体装置。 - 【請求項３】 ２種類の電源系と、異なる電源電圧がそ
れぞれ供給される第１の回路と第２の回路とを１つの装
置内に有し、前記第１の回路と前記第２の回路とが信号
線を介して接続された半導体装置であって、 第１の低電位側の電源線と第１の高電位側の電源線とに
接続された第１の回路と、 第２の低電位側の電源線と第２の高電位側の電源線とに
接続された第２の回路と、 前記信号線がそのゲートに接続され、かつ前記第２の低
電位側の電源線または前記第２の高電位側の電源線にそ
のソースあるいはドレインが接続された前記第２の回路
の入力回路を構成する第１または第２のＭＯＳ型トラン
ジスタと、 前記第２の低電位側の電源線と前記信号線との間に、前
記第２の低電位側の電源線と前記信号線との電位差が所
定の値を超えた時に導通して、前記第１のＭＯＳ型トラ
ンジスタのゲートとソースあるいはドレイン間の電位を
ほぼ同電位とする第１の保護回路と 、前記第２の高電位側の電源線と前記信号線との間に、前
記第２の高電位側の電源線と前記信号線との電位差が所
定の値を超えた時に導通して、前記第２のＭＯＳ型トラ
ンジスタのゲートとソースあるいはドレイン間の電位を
ほぼ同電位とする第２の保護回路とを有することを特徴
とする半導体装置。 - 【請求項４】 ２種類の電源系と、異なる電源電圧がそ
れぞれ供給される第１の回路と第２の回路とを１つの装
置内に有し、前記第１の回路と前記第２の回路とが信号
線を介して接続された半導体装置であって、 第１の低電位側の電源線と第１の高電位側の電源線とに
接続された第１の回路と、 第２の低電位側の電源線と第２の高電位側の電源線とに
接続された第２の回路と、 前記信号線がそのゲートに接続され、かつ前記第２の低
電位側の電源線にそのソースあるいはドレインが接続さ
れた前記第２の回路の入力回路を構成するＭＯＳ型トラ
ンジスタと、 前記信号線と冗長な前記低電位側の電源線との間に接続
され、前記信号線の電 位と前記冗長な低電位側の電源線
の前記第２の回路近傍での電位との電位差が所定の値を
超えた時に導通して、前記ＭＯＳ型トランジスタのゲー
トとソースあるいはドレイン間の電位をほぼ同電位とす
る保護回路とを有することを特徴とする半導体装置。 - 【請求項５】 ２種類の電源系と、異なる電源電圧がそ
れぞれ供給される第１の回路と第２の回路とを１つの装
置内に有し、前記第１の回路と前記第２の回路とが信号
線を介して接続された半導体装置であって、 第１の低電位側の電源線と第１の高電位側の電源線とに
接続された第１の回路と、 第２の低電位側の電源線と第２の高電立側の電源線とに
接続された第２の回路と、 前記信号線がそのゲートに接続され、かつ前記第２の高
電位側の電源線にそのソースあるいはドレインが接続さ
れた前記第２の回路の入力回路を構成するＭＯＳ型トラ
ンジスタと、 前記信号線と冗長な前記高電立側の電源線との間に接続
され、前記信号線の電位と前記冗長な高電位側の電源線
の前記第２の回路近傍での電位との電位差が所定の値を
超えた時に導通して、前記ＭＯＳ型トランジスタのゲー
トとソースあるいはドレイン間の電位をほぼ同電位とす
る保護回路とを有することを特徴とする半導体装置。 - 【請求項６】 前記保護回路が、ＭＯＳ型トランジス
タ，ダイオード，バイポーラトランジスタのいずれかか
ら構成されていることを特徴とする請求項１から請求項
５のいずれかに記載の半導体装置。
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