JP3106593B2 - 差動増幅回路 - Google Patents
差動増幅回路Info
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Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型電界効果トラン
ジスタで構成された差動増幅回路に関する。
ジスタで構成された差動増幅回路に関する。
【０００２】
【従来の技術】図３は従来の差動増幅回路を示す回路図
である。負荷素子３はその一端が電源ＶDDに接続されて
いる。ＮチャネルＭＯＳ型電界効果トランジスタ（以
下、ＮｃｈＭＯＳＦＥＴという）Ｑ1 はそのドレインが
負荷素子３の他端に接続され、そのゲートが第１の入力
端子（電位ＶA）に接続され、そのソースが節点２に接
続されている。負荷素子４は電源ＶDDと出力端子ＯＵＴ
との間に接続されている。ＮｃｈＭＯＳＦＥＴＱ2 はそ
のドレインが出力端子ＯＵＴに接続され、そのゲートが
第２の入力端子（電位ＶB ）に接続され、そのソースが
節点２に接続されている。ＰチャネルＭＯＳ型電界効果
トランジスタ（以下、ＰｃｈＭＯＳＦＥＴという）Ｑ3
はそのソースが電源ＶDDに接続され、そのゲートがスタ
ンバイ信号の入力端子ＳＴＢに接続され、そのドレイン
が出力端子ＯＵＴに接続されている。定電流源５は節点
２と接地ＧＮＤとの間に接続されている。なお、負荷素
子３と負荷素子４及びＮｃｈＭＯＳＦＥＴＱ1 とＮｃｈ
ＭＯＳＦＥＴＱ2 は夫々等価な特性を有している。
である。負荷素子３はその一端が電源ＶDDに接続されて
いる。ＮチャネルＭＯＳ型電界効果トランジスタ（以
下、ＮｃｈＭＯＳＦＥＴという）Ｑ1 はそのドレインが
負荷素子３の他端に接続され、そのゲートが第１の入力
端子（電位ＶA）に接続され、そのソースが節点２に接
続されている。負荷素子４は電源ＶDDと出力端子ＯＵＴ
との間に接続されている。ＮｃｈＭＯＳＦＥＴＱ2 はそ
のドレインが出力端子ＯＵＴに接続され、そのゲートが
第２の入力端子（電位ＶB ）に接続され、そのソースが
節点２に接続されている。ＰチャネルＭＯＳ型電界効果
トランジスタ（以下、ＰｃｈＭＯＳＦＥＴという）Ｑ3
はそのソースが電源ＶDDに接続され、そのゲートがスタ
ンバイ信号の入力端子ＳＴＢに接続され、そのドレイン
が出力端子ＯＵＴに接続されている。定電流源５は節点
２と接地ＧＮＤとの間に接続されている。なお、負荷素
子３と負荷素子４及びＮｃｈＭＯＳＦＥＴＱ1 とＮｃｈ
ＭＯＳＦＥＴＱ2 は夫々等価な特性を有している。
【０００３】このように構成される差動増幅回路におい
ては、通常動作時、即ちスタンバイ信号に基づいて電流
カット用のＰｃｈＭＯＳＦＥＴＱ3 がオフ状態であると
きに、第１の入力端子の電位ＶA 及び第２の入力端子の
電位ＶB に基づいて、出力端子ＯＵＴに所定の出力信号
が出力される。
ては、通常動作時、即ちスタンバイ信号に基づいて電流
カット用のＰｃｈＭＯＳＦＥＴＱ3 がオフ状態であると
きに、第１の入力端子の電位ＶA 及び第２の入力端子の
電位ＶB に基づいて、出力端子ＯＵＴに所定の出力信号
が出力される。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の差動増幅回路においては、通常動作時にＰｃｈ
ＭＯＳＦＥＴＱ3 のドレインから出力端子ＯＵＴに拡散
層リーク電流が流れ込む。一方、ＮｃｈＭＯＳＦＥＴＱ
2 に流れるドレイン電流はそのゲート電圧により決定さ
れるので変化しない。このため、負荷素子４に流れる電
流が減少する。そこで、負荷素子４に負荷素子３と等し
い電流を流すには、ＮｃｈＭＯＳＦＥＴＱ2 のゲート電
圧を低くしなければならい。この場合、入力オフセット
が生じ、差動増幅回路が誤動作するという問題点があ
る。
た従来の差動増幅回路においては、通常動作時にＰｃｈ
ＭＯＳＦＥＴＱ3 のドレインから出力端子ＯＵＴに拡散
層リーク電流が流れ込む。一方、ＮｃｈＭＯＳＦＥＴＱ
2 に流れるドレイン電流はそのゲート電圧により決定さ
れるので変化しない。このため、負荷素子４に流れる電
流が減少する。そこで、負荷素子４に負荷素子３と等し
い電流を流すには、ＮｃｈＭＯＳＦＥＴＱ2 のゲート電
圧を低くしなければならい。この場合、入力オフセット
が生じ、差動増幅回路が誤動作するという問題点があ
る。
【０００５】例えば、図３において、ＰｃｈＭＯＳＦＥ
ＴＱ3 のドレインから出力端子ＯＵＴに０．１μＡの拡
散層リーク電流Ｉ3 が流れ込むことを考慮し、高温で定
電流源５の駆動能力が低いときに定電流源５に流れる電
流を２μＡとし、負荷素子３，４の負荷を１．５ＭΩと
すると、ＮｃｈＭＯＳＦＥＴＱ1 のドレインと出力端子
ＯＵＴとを同電位にするには、約１０ｍＶの入力オフセ
ットが生じ、差動増幅回路が誤動作を起こす原因になっ
ている。
ＴＱ3 のドレインから出力端子ＯＵＴに０．１μＡの拡
散層リーク電流Ｉ3 が流れ込むことを考慮し、高温で定
電流源５の駆動能力が低いときに定電流源５に流れる電
流を２μＡとし、負荷素子３，４の負荷を１．５ＭΩと
すると、ＮｃｈＭＯＳＦＥＴＱ1 のドレインと出力端子
ＯＵＴとを同電位にするには、約１０ｍＶの入力オフセ
ットが生じ、差動増幅回路が誤動作を起こす原因になっ
ている。
【０００６】本発明はかかる問題点に鑑みてなされたも
のであって、スタンバイ動作を行うために設けられたＭ
ＯＳ型電界効果トランジスタを構成する第１の拡散層の
拡散層リーク電流による誤動作を防止することができる
差動増幅回路を提供することを目的とする。
のであって、スタンバイ動作を行うために設けられたＭ
ＯＳ型電界効果トランジスタを構成する第１の拡散層の
拡散層リーク電流による誤動作を防止することができる
差動増幅回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る差動増幅回
路は、第１の電源と第１の節点との間に接続された第１
の負荷素子と、ドレインが前記第１の節点に接続されゲ
ートが第１の入力端子に接続されソースが第２の節点に
接続された第１導電型の第１のＭＯＳ型電界効果トラン
ジスタと、前記第１の電源と出力端子との間に接続され
た第２の負荷素子と、ドレインが前記出力端子に接続さ
れゲートが第２の入力端子に接続されソースが前記第２
の節点に接続された第１導電型の第２のＭＯＳ型電界効
果トランジスタと、前記出力端子に接続された第１の拡
散層と、前記第１の節点に接続された第２の拡散層と、
前記第２の節点と第２の電源との間に接続された定電流
源とを有することを特徴とする。
路は、第１の電源と第１の節点との間に接続された第１
の負荷素子と、ドレインが前記第１の節点に接続されゲ
ートが第１の入力端子に接続されソースが第２の節点に
接続された第１導電型の第１のＭＯＳ型電界効果トラン
ジスタと、前記第１の電源と出力端子との間に接続され
た第２の負荷素子と、ドレインが前記出力端子に接続さ
れゲートが第２の入力端子に接続されソースが前記第２
の節点に接続された第１導電型の第２のＭＯＳ型電界効
果トランジスタと、前記出力端子に接続された第１の拡
散層と、前記第１の節点に接続された第２の拡散層と、
前記第２の節点と第２の電源との間に接続された定電流
源とを有することを特徴とする。
【０００８】
【作用】本発明においては、第１及び第２の負荷素子、
第１及び第２のＭＯＳＦＥＴ及び定電流源により差動増
幅回路が構成されており、第１の入力端子の電位及び第
２の入力端子の電位に基づいて出力端子に所定の出力信
号が出力される。ここで、電流カット用のＭＯＳＦＥＴ
を前記出力端子に接続した場合、通常動作時に前記電流
カット用のＭＯＳＦＥＴがオフ状態であっても、そのド
レイン領域をなす第１の拡散層から前記出力端子に拡散
層リーク電流が流れ込む。そこで、第１の拡散層と等価
な特性を有する第２の拡散層を前記第１の節点に接続す
る。これにより、前記第２の拡散層から前記第１の節点
に拡散層リーク電流が流れ込むので、前記第１の節点の
電位と前記出力端子の電位とが等しくなる。従って、入
力オフセットの発生を防止することができ、拡散層リー
ク電流による誤動作を防止することができる。
第１及び第２のＭＯＳＦＥＴ及び定電流源により差動増
幅回路が構成されており、第１の入力端子の電位及び第
２の入力端子の電位に基づいて出力端子に所定の出力信
号が出力される。ここで、電流カット用のＭＯＳＦＥＴ
を前記出力端子に接続した場合、通常動作時に前記電流
カット用のＭＯＳＦＥＴがオフ状態であっても、そのド
レイン領域をなす第１の拡散層から前記出力端子に拡散
層リーク電流が流れ込む。そこで、第１の拡散層と等価
な特性を有する第２の拡散層を前記第１の節点に接続す
る。これにより、前記第２の拡散層から前記第１の節点
に拡散層リーク電流が流れ込むので、前記第１の節点の
電位と前記出力端子の電位とが等しくなる。従って、入
力オフセットの発生を防止することができ、拡散層リー
ク電流による誤動作を防止することができる。
【０００９】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１０】図１は本発明の第１の実施例に係る差動増
幅回路を示す回路図である。負荷素子３は電源ＶDDと節
点１との間に接続されている。ＮｃｈＭＯＳＦＥＴＱ1
はそのドレインが節点１に接続され、そのゲートが第１
の入力端子（電位ＶA ）に接続され、そのソースが節点
２に接続されている。負荷素子４は電源ＶDDと出力端子
ＯＵＴとの間に接続されている。ＮｃｈＭＯＳＦＥＴＱ
2 はそのドレインが出力端子ＯＵＴに接続され、そのゲ
ートが第２の入力端子（電位ＶB ）に接続され、そのソ
ースが節点２に接続されている。ＰｃｈＭＯＳＦＥＴＱ
3 はそのソースが電源ＶDDに接続され、そのゲートがス
タンバイ信号の入力端子ＳＴＢに接続され、そのドレイ
ンが出力端子ＯＵＴに接続されている。ＰｃｈＭＯＳＦ
ＥＴＱ4はそのソースが電源ＶDDに接続され、そのゲー
トがスタンバイ信号の入力端子ＳＴＢに接続され、その
ドレインが節点１に接続されている。ＮｃｈＭＯＳＦＥ
ＴＱ5 はそのソースが接地ＧＮＤに接続され、そのゲー
トが第３の入力端子（電位ＶC ）に接続され、そのドレ
インが節点２に接続されている。なお、ＮｃｈＭＯＳＦ
ＥＴＱ5 は電位ＶC に基づいて飽和領域で駆動する定電
流源である。また、負荷素子３と負荷素子４、ＮｃｈＭ
ＯＳＦＥＴＱ1 とＮｃｈＭＯＳＦＥＴＱ2 及びＰｃｈＭ
ＯＳＦＥＴＱ3 とＰｃｈＭＯＳＦＥＴＱ4 は夫々等価な
特性を有している。
幅回路を示す回路図である。負荷素子３は電源ＶDDと節
点１との間に接続されている。ＮｃｈＭＯＳＦＥＴＱ1
はそのドレインが節点１に接続され、そのゲートが第１
の入力端子（電位ＶA ）に接続され、そのソースが節点
２に接続されている。負荷素子４は電源ＶDDと出力端子
ＯＵＴとの間に接続されている。ＮｃｈＭＯＳＦＥＴＱ
2 はそのドレインが出力端子ＯＵＴに接続され、そのゲ
ートが第２の入力端子（電位ＶB ）に接続され、そのソ
ースが節点２に接続されている。ＰｃｈＭＯＳＦＥＴＱ
3 はそのソースが電源ＶDDに接続され、そのゲートがス
タンバイ信号の入力端子ＳＴＢに接続され、そのドレイ
ンが出力端子ＯＵＴに接続されている。ＰｃｈＭＯＳＦ
ＥＴＱ4はそのソースが電源ＶDDに接続され、そのゲー
トがスタンバイ信号の入力端子ＳＴＢに接続され、その
ドレインが節点１に接続されている。ＮｃｈＭＯＳＦＥ
ＴＱ5 はそのソースが接地ＧＮＤに接続され、そのゲー
トが第３の入力端子（電位ＶC ）に接続され、そのドレ
インが節点２に接続されている。なお、ＮｃｈＭＯＳＦ
ＥＴＱ5 は電位ＶC に基づいて飽和領域で駆動する定電
流源である。また、負荷素子３と負荷素子４、ＮｃｈＭ
ＯＳＦＥＴＱ1 とＮｃｈＭＯＳＦＥＴＱ2 及びＰｃｈＭ
ＯＳＦＥＴＱ3 とＰｃｈＭＯＳＦＥＴＱ4 は夫々等価な
特性を有している。
【００１１】このように構成される差動増幅回路におい
ては、通常動作時、即ちスタンバイ信号に基づいて電流
カット用のＰｃｈＭＯＳＦＥＴＱ3 がオフ状態であると
きに、第１の入力端子の電位ＶA 及び第２の入力端子の
電位ＶB に基づいて、出力端子ＯＵＴに所定の出力信号
が出力される。
ては、通常動作時、即ちスタンバイ信号に基づいて電流
カット用のＰｃｈＭＯＳＦＥＴＱ3 がオフ状態であると
きに、第１の入力端子の電位ＶA 及び第２の入力端子の
電位ＶB に基づいて、出力端子ＯＵＴに所定の出力信号
が出力される。
【００１２】本実施例においては、ＰｃｈＭＯＳＦＥＴ
Ｑ3 のドレイン領域（第１の拡散層）から出力端子ＯＵ
Ｔに流れ込む拡散層リーク電流をＩ3 とすると、Ｐｃｈ
ＭＯＳＦＥＴＱ3 と対称的にこれと全く等価な特性を有
するＰｃｈＭＯＳＦＥＴＱ4を接続することにより、Ｐ
ｃｈＭＯＳＦＥＴＱ4 のドレイン領域（第２の拡散層）
から節点１に流れ込む拡散層リーク電流Ｉ4 は拡散層リ
ーク電流Ｉ3 と等しくなる。このため、ＮｃｈＭＯＳＦ
ＥＴＱ1 ，Ｑ2 のゲートの電位ＶA ，ＶB を等しくする
と、夫々のドレイン電流Ｉ1 ，Ｉ2 は等しくなる。しか
も、負荷素子３，４は等価な特性を有しているため、負
荷素子３，４に流れる電流Ｉ3 −Ｉ2 及びＩ4 −Ｉ1 は
等しくなり、節点１の電位と出力端子ＯＵＴの電位とが
等しくなる。これにより、入力オフセットの発生を防止
することができ、拡散層リーク電流による誤動作を防止
することができる。
Ｑ3 のドレイン領域（第１の拡散層）から出力端子ＯＵ
Ｔに流れ込む拡散層リーク電流をＩ3 とすると、Ｐｃｈ
ＭＯＳＦＥＴＱ3 と対称的にこれと全く等価な特性を有
するＰｃｈＭＯＳＦＥＴＱ4を接続することにより、Ｐ
ｃｈＭＯＳＦＥＴＱ4 のドレイン領域（第２の拡散層）
から節点１に流れ込む拡散層リーク電流Ｉ4 は拡散層リ
ーク電流Ｉ3 と等しくなる。このため、ＮｃｈＭＯＳＦ
ＥＴＱ1 ，Ｑ2 のゲートの電位ＶA ，ＶB を等しくする
と、夫々のドレイン電流Ｉ1 ，Ｉ2 は等しくなる。しか
も、負荷素子３，４は等価な特性を有しているため、負
荷素子３，４に流れる電流Ｉ3 −Ｉ2 及びＩ4 −Ｉ1 は
等しくなり、節点１の電位と出力端子ＯＵＴの電位とが
等しくなる。これにより、入力オフセットの発生を防止
することができ、拡散層リーク電流による誤動作を防止
することができる。
【００１３】図２は本発明の第２の実施例に係る差動増
幅回路を示す平面図である。なお、本実施例は第１の実
施例におけるＰｃｈＭＯＳＦＥＴＱ4 をＰ型半導体領域
６に置き換えてレイアウトしたものであるので、図１に
対応して説明する。負荷素子３としての抵抗７及び負荷
素子４としての抵抗８は、夫々電源ＶDDと節点１及び出
力端子ＯＵＴとの間に接続されている。ＮｃｈＭＯＳＦ
ＥＴＱ1 ，Ｑ2 を構成するＮ型半導体領域１０は節点１
及び出力端子ＯＵＴと節点２との間に共通接続されてお
り、このＮ型半導体領域１０上に設けられたＮｃｈＭＯ
ＳＦＥＴＱ1 ，Ｑ2 のゲートには夫々電位ＶA ，ＶB が
印加される。ＰｃｈＭＯＳＦＥＴＱ3 を構成するＰ型半
導体領域９は電源ＶDDと出力端子ＯＵＴとの間に接続さ
れており、このＰ型半導体領域９上に設けられたゲート
は入力端子ＳＴＢに接続されている。Ｐ型半導体領域６
は節点１に接続されている。ＮｃｈＭＯＳＦＥＴＱ5 を
構成するＮ型半導体領域１１は節点２と接地ＧＮＤとの
間に接続されており、このＮ型半導体領域１１上に設け
られたＮｃｈＭＯＳＦＥＴＱ5 のゲートには電位ＶC が
印加されている。この場合、Ｐ型半導体領域６とＰ型半
導体領域９のドレイン領域とは等価な特性を有してお
り、Ｎ型半導体領域１０の２つのドレイン領域は等価な
特性を有している。
幅回路を示す平面図である。なお、本実施例は第１の実
施例におけるＰｃｈＭＯＳＦＥＴＱ4 をＰ型半導体領域
６に置き換えてレイアウトしたものであるので、図１に
対応して説明する。負荷素子３としての抵抗７及び負荷
素子４としての抵抗８は、夫々電源ＶDDと節点１及び出
力端子ＯＵＴとの間に接続されている。ＮｃｈＭＯＳＦ
ＥＴＱ1 ，Ｑ2 を構成するＮ型半導体領域１０は節点１
及び出力端子ＯＵＴと節点２との間に共通接続されてお
り、このＮ型半導体領域１０上に設けられたＮｃｈＭＯ
ＳＦＥＴＱ1 ，Ｑ2 のゲートには夫々電位ＶA ，ＶB が
印加される。ＰｃｈＭＯＳＦＥＴＱ3 を構成するＰ型半
導体領域９は電源ＶDDと出力端子ＯＵＴとの間に接続さ
れており、このＰ型半導体領域９上に設けられたゲート
は入力端子ＳＴＢに接続されている。Ｐ型半導体領域６
は節点１に接続されている。ＮｃｈＭＯＳＦＥＴＱ5 を
構成するＮ型半導体領域１１は節点２と接地ＧＮＤとの
間に接続されており、このＮ型半導体領域１１上に設け
られたＮｃｈＭＯＳＦＥＴＱ5 のゲートには電位ＶC が
印加されている。この場合、Ｐ型半導体領域６とＰ型半
導体領域９のドレイン領域とは等価な特性を有してお
り、Ｎ型半導体領域１０の２つのドレイン領域は等価な
特性を有している。
【００１４】本実施例によれば、第１の実施例と同様
に、Ｐ型半導体領域６から節点１に流れ込む拡散層リー
ク電流と、Ｐ型半導体領域９のドレイン領域から出力端
子ＯＵＴに流れ込む拡散層リーク電流とを等しくするこ
とにより、入力オフセットの発生を防止することがで
き、拡散層リーク電流による誤動作を防止することがで
きる。
に、Ｐ型半導体領域６から節点１に流れ込む拡散層リー
ク電流と、Ｐ型半導体領域９のドレイン領域から出力端
子ＯＵＴに流れ込む拡散層リーク電流とを等しくするこ
とにより、入力オフセットの発生を防止することがで
き、拡散層リーク電流による誤動作を防止することがで
きる。
【００１５】
【発明の効果】以上説明したように本発明によれば、差
動対の負荷回路に並列に、夫々前記第１の拡散層及び前
記第１の拡散層と等価なリーク電流特性を有する第２の
拡散層を設け、スタンバイ動作を行う第１の拡散層で構
成されるＭＯＳ型電界トランジスタの第１の拡散層から
流れる拡散層リーク電流と第２の拡散層から流れる拡散
層リーク電流を等しくするから、入力オフセットの発生
を防止することができ、拡散層リーク電流による誤動作
を防止することができる。
動対の負荷回路に並列に、夫々前記第１の拡散層及び前
記第１の拡散層と等価なリーク電流特性を有する第２の
拡散層を設け、スタンバイ動作を行う第１の拡散層で構
成されるＭＯＳ型電界トランジスタの第１の拡散層から
流れる拡散層リーク電流と第２の拡散層から流れる拡散
層リーク電流を等しくするから、入力オフセットの発生
を防止することができ、拡散層リーク電流による誤動作
を防止することができる。
【図１】本発明の第１の実施例に係る差動増幅回路を示
す回路図である。
す回路図である。
【図２】本発明の第２の実施例に係る差動増幅回路を示
す平面図である。
す平面図である。
【図３】従来の差動増幅回路を示す回路図である。
１，２；節点 ３，４；負荷素子 ５；定電流源 ６，９；Ｐ型半導体領域 ７，８；抵抗 １０，１１；Ｎ型半導体領域 Ｑ1 ，Ｑ2 ，Ｑ5 ；ＮｃｈＭＯＳＦＥＴ Ｑ3 ，Ｑ4 ；ＰｃｈＭＯＳＦＥＴ ＯＵＴ；出力端子
Claims (2)
- 【請求項１】 出力端子に接続された第１の拡散層で構
成されるＭＯＳ型電界トランジスタによりスタンバイ動
作を行う差動増幅回路において、差動対の負荷回路に並
列に、夫々前記第１の拡散層及び前記第１の拡散層と等
価なリーク電流特性を有する第２の拡散層を設け、前記
第１の拡散層から流れる拡散層リーク電流と前記第２の
拡散層から流れる拡散層リーク電流とを等しくすること
を特徴とする差動増幅回路。 - 【請求項２】 ドレインが第１の節点に接続されゲート
が第１の入力端子に接続されソースが第２の節点に接続
された第１導電型の第１のＭＯＳ型電界効果トランジス
タと、ドレインが出力端子に接続されゲートが第２の入
力端子に接続されソースが前記第２の節点に接続された
第１導電型の第２のＭＯＳ型電界効果トランジスタと、
前記第２の節点と第２の電源との間に接続された定電流
源と、を有し、前記負荷回路は、第１の電源と前記第１
の節点との間に接続された第１の負荷素子と、前記第１
の電源と前記出力端子との間に接続された第２の負荷素
子とを有し、前記第１の拡散層が前記出力端子に接続さ
れ、前記第２の拡散層が前記第１の節点に接続されてい
ることを特徴とする請求項１に記載の差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03246693A JP3106593B2 (ja) | 1991-08-31 | 1991-08-31 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03246693A JP3106593B2 (ja) | 1991-08-31 | 1991-08-31 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563461A JPH0563461A (ja) | 1993-03-12 |
| JP3106593B2 true JP3106593B2 (ja) | 2000-11-06 |
Family
ID=17152225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03246693A Expired - Fee Related JP3106593B2 (ja) | 1991-08-31 | 1991-08-31 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3106593B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472388U (ja) * | 1990-10-30 | 1992-06-25 |
-
1991
- 1991-08-31 JP JP03246693A patent/JP3106593B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472388U (ja) * | 1990-10-30 | 1992-06-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0563461A (ja) | 1993-03-12 |
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