JPH01318413A - 半導体回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果トランジスタ（以下ＦＥＴと言う）に
より構成された半導体回路に係わり、特に半導体回路の
電気的特性を集積回路（以下ＩＣと言う）内に構成され
たＦＥＴのしきい値電圧と無関係にするのに好適であり
、またこの半導体回路を用いた信号処理システムに関す
る。

〔従来の技術〕

ＦＥＴを用いた電流源回路については、アナリシス　ア
ンド　デザイン　オブ　アナログ　インテグレーテッド
　サーキット　セカンドエデイジョン（１９８４年）（
ジョン　ウィリー　アンドサンズ社刊）第７０９頁から
第７１８頁（Ａｎａｌｙｓｉｓｏｆ　Ｄｅｓｉｇｎ　ｏ
ｆ　Ａｎａｌｏｇ　Ｉｎｔｅｇｒａｔｅｄ　Ｃ１ｒｃｕ
ｉｔ　５ｅｃｏｎｄＥｄｉｔｉｏｎ（１９８４）Ｊｏｈ
ｎ　ｖｉｌｅｙ　＆　５ｏｎｓ、Ｉｎｃ、ＰＰ７０９−
７１８）において説明されている。

この種の電流源回路はカレントミラー回路と呼ばれ、入
カノード、共通ノード、出力ノードを有し、該入力ノー
ドと該共通ノードとの間には第１のＦＥＴのドレイン・
ソース電流通路が接続され、該出力ノードと該共通ノー
ドとの間には第２のＦＥＴのドレイン・ソース電流通路
が接続され、第１のＦＥＴのゲートと第２のＦＥＴのゲ
ートとは共通接続されるとともに第１のＦＥＴのドレイ
ンに短絡されている。

第１と第２のＦＥＴはともにエンハンスメント型のトラ
ンジスタであり、ゲートとドレインとが短絡された第１
のＦＥＴはそのゲート・ソース間電圧がしきい値電圧以
上である場合に飽和領域で動作し、出力ノードと共通ノ
ードとの間の電圧が充分な値である場合に第２のＦＥＴ
は飽和領域で動作する。

カレントミラー回路の入力電流がゲート・ドレイン短絡
接続された第１のＦＥＴのドレイン・ソース電流通路に
流れることによりゲート・ソース間電圧が発生し、この
ゲート・ソース間電圧が第２のＦＥＴのゲート・ソース
間に印加される。第１と第２のＦＥＴのしきい値電圧お
よび実効素子面積が互いに同一である場合は入力電流の
値と等しい出力電流が第２のＦ’ＥＴのドレイン・ソー
ス電流通路に流れる。

第２のＦＥＴの実効素子面積が第１のＦＥＴの２倍であ
る場合は、出力電流は入力電流の２倍となる。

このように、カレントミラー回路の入力ノードに所定値
の入力電流を供給すると、この入力電流の値に比例する
出力電流を出力ノードに流すので、鏡による反射からの
アナロジ−によってこの種の回路はカレントミラー回路
と呼ばれている。

〔発明が解決しようとする課題〕

最近ＧａＡｓＦＥＴによる高速デバイスにおいてはデプ
レッション型のＦＥＴを用いた回路が多く見られている
。

一方、このようなデプレッション型のＦＥＴのゲートと
ドレインとを短絡すると、このゲート・ドレイン短絡接
続されたデプレッション型ＦＥＴはエンハンスメント型
の場合のように飽和領域で動作せず線形領域で動作する
ため、上述のようなカレントミラー回路等の半導体回路
をデプレッション型ＦＥＴで構成するとこの半導体回路
の電気的特性がデプレッション型ＦＥＴのしきい値電圧
に大きく依存すると言う問題が本願発明者等の検討によ
り明らかとなった。

例えば、デプレッション型ＦＥＴにより構成されたカレ
ントミラー回路においては、出力電流は入力電流に依存
するばかりではなくしきい値電圧にも依存する。ＩＣの
製造条件もしくは温度変動等の影響によって、ＦＥＴの
しきい値電圧はその設計目標値から大きな逸脱（バラツ
キ）を示す。

このように、ＦＥＴのしきい値電圧がその設計目標値か
ら逸脱すると、カレントミラー回路の出力電流もその設
計目標値から逸脱する結果となり、カレントミラー回路
を含むＩＣの消費電力等の種種の電気的特性もそれらの
設計目標値から逸脱する。

本発明は上述した本願発明者による検討結果を基礎とし
てなされたものであり、その基本的な目的とするところ
はＦＥＴのしきい値電圧の変化に対してその電気的特性
の変化依存性が極めて小さな半導体回路を提供すること
にある。

さらに本発明の他の目的とするところは差動対トランジ
スタとカレントミラー回路とを具備する信号処理システ
ムにおいて、差動対トランジスタの出力信号電流さらに
は消費電力をＦＥＴのしきい値電圧の変化に対して実質
的に無関係とすることにある。

〔課題を解決するための手段〕

本発明の半導体回路の一実施形態によれば上述した基本
的な目的を達成するため、ゲートとドレインとが短絡接
続された第１のＦＥＴのドレイン・ソース電流通路と並
列にゲート・ソースとが短絡接続された他のＦＥＴのド
レイン・ソース電流通路が接続される。

本発明の半導体回路の他の実施形態によれば上述した基
本的な目的を達成するため、第１のＦＥＴのドレイン・
ソース電流通路と並列に分圧回路が接続され、この分圧
回路の分圧出力電圧が第１のＦＥＴおよび第２のＦＥＴ
のゲート・ソース間に供給される。

本発明の信号処理システムの実施形態によれば上記他の
目的を達成するため、差動対トランジスタの動作電流を
カレントミラー回路が設定し、このカレントミラー回路
は上記半導体回路の一実施形態もしくは上記半導体回路
の他の実施形態に構成されている。

〔作用〕

本発明の半導体回路の一実施形態において、第１のＦＥ
Ｔと他のＦＥＴとがデプレッション型の場合を想定する
。

ゲートとドレインとが短絡接続された第１のＦＥＴのド
レイン・ソース電流通路に流れる電流は線型領域の特性
で決定され、ゲートとソースとが短絡接続されることに
よりそのゲート・ソース間電圧Ｖｃｓ＝Ｏである他のＦ
ＥＴのドレイン・ソース電流通路に流れる電流はＶＧＳ
＝Ｏにおける飽和領域の特性で決定される。

従って、第１のＦＥＴと他のＦＥＴとの並列接続通路に
流れる電流は、第１のＦＥＴに流れる電流と他のＦＥＴ
に流れる電流との和となり、この和の電流はゲートとド
レインとの短絡接続にもかかわらず飽和領域で動作する
ともにゲート・ソース間電圧がこの和の電流としきい値
電圧とに依存するデプレッション型ＦＥＴのドレイン・
ソース電流通路に流れる電流と等しい値となる。

このようにして、第１のＦＥＴと他のＦＥＴとの並列接
続の電圧−電流特性は同じしきい値電圧を有するととも
に飽和領域で動作するデプレッシヨン型の第２のＦＥＴ
の電圧−電流特性と整合するため、ＦＥＴのしきい値電
圧の変化に対してその電気的特性の変化の少ない半導体
回路を提供することが可能となる。

本発明の半導体回路の他の実施形態において、第１と第
２のＦＥＴがともにデプレッション型の場合を想定する
。

分圧回路の両端の間の比較的大きな電圧が第１のＦＥＴ
のドレイン・ソース間に供給され、分圧回路の比較小さ
な分圧出力電圧が第１のＦＥＴのゲート・ソース間に供
給されるので、第１のＦＥＴが負の値のしきい値電圧Ｖ
ｔｈを有していたとしても、第１のＦＥＴは飽和領域で
動作する。

一方、分圧回路の上記分圧出力電圧がそのゲート・ソー
ス間に供給される第２のＦＥＴも飽和領域で動作するの
で、第２のＦＥＴのしきい値電圧が第１のＦＥＴのしき
い値電圧と等しい場合は、第１のＦＥＴの電圧−電流特
性は第２のＦＥＴの電圧−電流特性と整合するため、Ｆ
ＥＴのしきい値電圧の変化に対してその電気的特性の変
化の少ない半導体回路を提供することが可能となる。

本発明の信号処理システムの実施形態において、カレン
トミラー回路の入力電流が高精度に設定されている場合
はカレントミラー回路の出力電流はＦＥＴのしきい値電
圧の変化にもかかわらず高精度に設定される。カレント
ミラー回路の出力電流は差動対トランジスタのソース結
合ノード又はエミッタ結合ノードに流れる差動対トラン
ジスタの動作電流となるので、差動対トランジスタのド
レインまたはコレクタに流れる出力信号電流さらには消
費電力をＦＥＴのしきい値電圧の変化に対して実質的に
無関係とすることが可能である。

〔実施例〕

［実施例１コ 第１図は本発明の実施例によるカレントミラー回路の回
路図を示し、この回路は入力ノード１゜出力ノード２．
共通ノード３を有するとともにＮチャンネルのデプレッ
ション型Ｆ　Ｅ　Ｔ　Ｑｌｌｌ　Ｑ１２１Ｑ２を有する
。

これらのＦ　Ｅ　Ｔ　Ｑ　１工＋　Ｑｓｘ＋　Ｑ２は例
えばＧａＡｓＩＣ内部に互いに近接した場所に形成され
たＭＥＳＦＥＴ（Ｍｅｔａｌ　Ｓｅｍ１ｃｏｎｄｕｃｔ
ｏｒ　Ｆｉｅｌｄ−ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ
）であるが、シリコンチップ中に形成されたＭＯＳＦＥ
Ｔも全く同゛様に動作可能である。これらのＦＥＴは互
いに等しいしきい値電圧ｖｔｈ（負の値）、ゲート長Ｌ
ａ　、ゲート幅ＷＯを有する。

入力ノード１には第１のＦＥＴＱｚｔのゲートとドレイ
ン、第２のＦ　Ｅ　Ｔ　Ｑ２のゲート、他のＦＥＴＱｌ
ｌのドレインが接続され、出力ノード２には第２のＦ　
Ｅ　Ｔ　Ｑ　ｚのドレインが接続され、共通ノード３に
は第１のＦＥＴＱｌｔのソース、第２のＦＥＴＱｚのソ
ース、他のＦＥＴＱｚｚのゲートとソースとが接続され
ている。

共通ノード３は接地電位点ＧＮＤに接続され、入力ノー
ド１は入力電流供給用の定電流源４を介して正の電源電
圧ＶＤＤに接続され、出力ノード２は負荷としての抵抗
５を介して電源電圧ｖＤＤに接続されている。尚、定電
流源４は抵抗によって置換されることも可能である。

従来より公知のカレントミラー回路と比較すると、ゲー
ト・ソース短絡接続の他のＦＥＴＱｌｌを入力ノード１
と共通ノード３との間に接続したことが本実施例の回路
接続上の大きな特徴である。

以下、本実施例によるカレントミラー回路の回路動作に
ついて詳細に説明する。

まず、共通ノード３と入力ノード１との間の電圧をｖｌ
、入力ノード１に流れる電流をＩＩ、出力ノード２に流
れる電流を工２とする。

ゲート・ドレイン短絡接続されたデプレッション型の第
１のＦＥＴＱｚｚのゲート・ソース間電圧Ｖａｓｚｔ＝
Ｖｚ　、　ドレイン・ソース間電圧ＶＤＳ１１＝Ｖｚ、
負の値のしきい値電圧Ｖｔｈの間には、Ｖａｓｌｚ　−
Ｖｔｈ＞Ｖｏｓｌｚ の関係が成立するので、この第１のＦＥＴＱｌｌは線形
領域（三極管領域）で動作する。

従って、この第１のＦＥＴＱｚｔのドレイン・ソース電
流通路に流れる電流Ｔｌｌは、次式で与えられる。

Ｉ　ｓｘ＝　Ｋ　Ｖｎｓｔｚ（２（Ｖａｓｌｚ　−Ｖｔ
ｈ）　−Ｖｏｓｚｚ）＝ＫＶ１（Ｖｔ−２Ｖｔｈ） ”　Ｋ　（Ｖｚ”　　２　ＶｔｈＶｌ）　　　　　　　
　”’　（１）ここで、チャンネル定数にはＱｌｌのゲ
ート幅Ｗａに比例し、ゲート長Ｌｏに逆比例する定数で
ある。

一方、充分大きな入力電流１１が供給されるとすると、
共通ノード３と入力ノード１との間の電圧Ｖ１も充分大
きな値となり、ゲート・ソース短絡接続されたデプレッ
ション型の他のＦＥＴＱｌｌのゲート・ソース間電圧Ｖ
ａｓｚｚ＝Ｏ１負のしきい値電圧、ゲート・ドレイン間
電圧Ｖ　ｏｓ１２＝　Ｖ　１の間には、 ＶＧＳ１２−Ｖｔｈ＜Ｖｏｓｓｚ の関係が成立するので、この他のＦＥＴＱｌｌは飽和領
域（三極管領域）で動作する。

従って、この他のＦ　Ｅ　Ｔ　Ｑ’ｚｍのドレイン・ソ
ース電流通路に流れる電流Ｉｚｚは、次式で与えられる
。

Ｉｚｘ＝Ｋ（Ｖｎｓｔｚ−Ｖｔｈ）” ＝ＫＶｔｈ２　　　　　　　　　　　　　　　−（２）
従って、第１のＦＥＴＱｚｔと他のＦＥＴＱｌｌとの並
列接続通路に流れる電流Ｉｚは上記電流Ｉｔｚと上記電
流１１２との和となるので、上記（１）式。

（２）式より Ｉ　１：　Ｉ　ｘｘ＋　Ｉ　１２ ＝　Ｋ　（Ｖ　Ｉ　　Ｖ　ｔｈ）２ が得られ、次式が得られる。

一方、共通ノード３と出力ノード２との間の電圧Ｖ２．
上記電圧ｖ１、負のしきい値電圧Ｖｔｈの間に、 Ｖ　Ｉ　　Ｖ　ｔ　ｈ　＜　Ｖ　２ の関係が成立するので、この第２のＦＥＴＱｚは飽和領
域（三極管領域）で動作し、この第２のＦＥ’ＴＱｚの
ドレイン・ソース電流通路に流れる電流工２は次式で与
えられる。

Ｉ　ｘ＝　Ｋ　（Ｖｎｓｔｚ−Ｖｔｈ）２＝Ｋ（Ｖｔ　
　Ｖｔｈ）”　　　　　　　　　−（４）上記（３）式
を上記（４）式に代入すると、次式が得られる。

＝　Ｉ　１　　　　　　　　　　　　　　　　　　　　
　・・・（５）以上の説明から明らかなように、第１の
ＦＥＴＱｚｌと他のＦＥ、ＴＱｚ２との並列接続によっ
て、第１のＦＥＴＱｚｔのゲート・ソース間電圧Ｖｚは
（３）式に示すように入力電流１１としきい値電圧Ｖ　
ｔ　ｈとに依存する。上記（３）式で示される第１のＦ
ＥＴＱｚｔと他のＦＥＴＱ１２との並列接続の電圧−電
流特性は上記（４）式、（５）式に示すように同じしき
い値電圧’Ｖｖｈを有するとともに飽和領域で動作する
第２のＦＥＴＱ２の電圧−電流特性と整合するため、第
２のＦＥＴＱ２のドレイン・ソース電流通路に流れる電
流すなわちカレントミラー回路の出力電流■２は入力電
流Ｉ工と等しくなり、この出力電流■２は入力電流Ｉｚ
、定数Ｋによって決定され、しきい値電圧Ｖｔｈの変化
に無関係となる。

尚、第２のＦＥＴＱ２のゲート幅が第１のＦＥＴＱｚｔ
および他のＦＥＴＱ１２のゲート幅のＮ倍である場合、
出力電流工２と入力電流■１との関係は次式で与えられ
る。

Ｉｚ＝ＮＩｚ　　　　　　　　　　　　　　・・・（６
）一方、第１図の実施例のカレントミラー回路の動作限
界は、ＦＥＴＱｌｌｌ　Ｑ２が正しくトランジスタ動作
するまでのゲート電圧ｖｆによって、０くｖ工＜　Ｖ　
ｉ と決定される。

Ｇ　ａ　Ａ　ｓのＭＥＳＦＥＴの場合にＶ、はＭＥＳＦ
ＥＴのゲートのショットキー接合に順方向電流が流れ始
める電圧（約６００ｍＶ）と考えることができ、シリコ
ンのＭＯＳＦＥＴの場合にＶｔはゲート絶縁膜の破壊電
圧またはホットエレクトロンによる特性異常発生電圧と
考えることができる。このように、シリコンのＭＯＳＦ
ＥＴと比較すると、Ｇ　ａ　Ａ　ｓのＭＥＳＦＥＴの場
合は動作が許容されるゲート電圧は順方向に６００　ｍ
　Ｖ以下と狭い範囲に限定されることに注意する必要が
ある。

尚、第１図の実施例のカレントミラー回路においては、
しきい値電圧Ｖ　ｔ　ｈが負の値から正の値に変化して
、その結果Ｆ　Ｅ　Ｔ　Ｑｚｚ＋　Ｑ１２．Ｑ２が互い
に等しい正のしきい値電圧Ｖ　ｔ　ｈを有するＮチャン
ネルのエンハンスメント型となった場合にも、カレント
ミラー回路としての正常な動作を実現することができる
。

すなわち、この場合にはゲート・ソース短絡接続のＦＥ
ＴＱ１２はカットオフし、従来より公知のカレントミラ
ー回路と同様にＦ　Ｅ　Ｔ　Ｑ１１＋　Ｑ２はともに飽
和領域で動作するため、ｌ２＝ＮＩｔの関係の出力電流
■２を得ることができる。

［実施例２コ 第２図は本発明の実施例によるカレントミラー回路の回
路図を示し、レベルシフト回路６が入力ノード１および
他のＦＥＴＱ１２のドレインと第１のＦＥＴＱｚｔのド
レインとの間に接続されている点が第１図の実施例と異
なり、他は第１図の実施例と同一である。

レベルシフト回路６によるレベルシフト後の比較的小さ
な電圧Ｖ１が第１のＦＥＴＱｔｔのドレインに供給され
るので、第１のＦＥＴＱｚｚは確実にその線形領域で動
作する一方、レベルシフト回路６によるレベルシフト前
の比較的大きな電圧ＶＬＳ＋Ｖｚがゲート・ソース短絡
接続されたデプレッション型の他のＦＥＴＱ１２のドレ
インに供給されるので、第２のＦＥＴＱｚｚは確実にそ
の飽和領域で動作する。

従って、この第２図の実施例においても、第１図の実施
例で説明した上記（１）式乃至（５）式が成立するので
、第２図のカレントミラー回路の出力電流■２も入力電
流１１．定数Ｋによって決定され、しきい値電圧Ｖｉｈ
の変化に無関係となる。

尚、レベルシフト電圧ＶＬＳを発生するレベルシフト回
路６は抵抗、順方向に接続されるショットキーバリアダ
イオード、ゲート・ドレイン短絡接続されたＦＥＴ、ま
たはこれらの組合せにより構成されることができる。

一方、レベルシフト回路６と同様のレベルシフト回路が
出力ノード２と第２のＦＥＴＱｚのドレインとの間に接
続されることが可能である。

［実施例３コ 第３図は本発明の実施例によるカレントミラー回路の回
路図を示し、第２図の第２のＦＥＴＱ２が第３図におい
てはドレイン・ソース電流通路がカスケード接続される
とともに他のＦ　Ｅ　Ｔ　Ｑ　１１１Ｑ１ｘと等しいし
きい値電圧Ｖｔｈを有する二つのＦＥＴＱｚ＾、Ｑ２Ｂ
によって置換され、レベルシフト回路６の一端と他端と
がＦ　Ｅ　Ｔ　ＱｚＢのゲートとＦＥＴＱ２＾のゲート
とにそれぞれ接続され、レベルシフト回路６の両端の電
圧ＶＬＳが上記電圧ｖ工より大きな値（ＶＬｓ＞Ｖｔ）
に設定されている点が第２図の実施例と異なり、他は第
２図の実施例と同一である。

第３図の二つのＦ　Ｅ　Ｔ　Ｑ　ｚ＾、Ｑｚａのカスケ
ード接続により出力ノード２と共通ノード３との間に高
耐圧化が実現される。すなわち、出力ノード２における
電圧の上昇にもかかわらすＦＥＴＱ２Ｂのソースの電圧
の上昇は極めて小さく抑えられるので、ＦＥＴＱｚ＾の
ドレイン・ソース電流通路に流れる電流すなわち出力電
流Ｉ２もほぼ一定の値に維持される。

レベルシフト回路６によるレベルシフト電圧Ｖｔ、ｓを
Ｖ　ＬＳ　＞　Ｖ　１とする設定条件の必要性について
は、次に述べる実施例４において詳細に説明する。

［実施例４］ 第４図は本発明の実施例によるカレントミラー回路の回
路図を示し、Ｆ　Ｅ　Ｔ　Ｑ１２．　Ｑｔｔ＾１Ｑ１１
ＢＩＱ２＾＾ｙＱ２＾ａ、　ＱｚＢは互いに等しいしき
い値電圧Ｖｔｈ（負の値）を有するＮチャンネルのデプ
レッション型ＦＥＴである。

第３図のレベルシフト回路６は第４図においてはゲート
・ドレイン短絡接続のＦＥＴＱｓ工已によって構成され
、第３図のＦＥＴＱｚｔ＋　ＱＺ＾は第４図においては
Ｆ　Ｅ　Ｔ　ＱＩＩＡＩ　Ｑ２＾＾によって置換され、
第４図においてはゲート・ソース短絡接続されたＦ　Ｅ
　Ｔ　Ｑ　ｚ＾Ｂのドレイン・ソース電流通路がＦ　Ｅ
　Ｔ　Ｑ　ｘ＾＾のドレイン・ソース電流通路と並列接
続され、レベルシフト回路６のレベルシフト電圧ＶＬｓ
が上記電圧ｖ１と等しく設定されている点が第４図の第
３図との相違点であり、その他は第３図の実施例と同一
である。

今、第４図においてＦＥＴＱｚ＾Ｂが接続されていない
場合について、以下に検討する。

ＦＥＴＱｒｔ＾＋　ＱｌｌＢは互いに等しいしきい値電
圧Ｖｔｈ、等しいゲート幅Ｗｏ、等しいゲート長Ｌａを
有し、各ドレイン・ソース電流通路に流れる電流１１１
＾、ｌ１ｚａにはＩ工１＾＝１１１Ｂの関係が成立する
ので、レベルシフト回路６のレベルシフト電圧ＶＬ８と
上記電圧Ｖｔとは互いに等しくなる（ＶＬＳ＝Ｖ１）。

一方、第１図の実施例の場合と同様に、上記（１）式乃
至（３）式が成立し、 の関係が与えられる。

カスケード接続されたＦ　Ｅ　Ｔ　Ｑ　ｔ＾＾＊Ｑｚｎ
がともに飽和領域で動作すると仮定すると、Ｆ　Ｅ　Ｔ
　Ｑ　２＾のドレイン・ソース電流通路に流れる電流は
次式％式％ 上記（７）式を上記（８）式に代入すると、工２＝■１
の関係が成立する。

このｌ２＝Ｉ工の電流がそのドレイン・ソース電流通路
に流れるＦＥＴＱｚＢのゲート・ソース間電圧Ｖａｓｚ
ｕを次式から求める。

Ｉ　ｘ＝　Ｋ　（Ｖａｓ２Ｂ−Ｖｔｈ）２＝　Ｉ　ｔ　
　　　　−（９）従って、この（９）式と上記（７）式
および（８）式より、次式が得られる。

Ｖ　ａｓｘａ　＝　Ｖ　ｃｓｚ＾＾＝　Ｖ　ＬＳ　＝　
Ｖ　１このゲート・ソース間電圧Ｖ　ａｓｐＢから−Ｆ
ＥＴＱｚａのソースの電圧Ｖｘを、下記に求める。

Ｖｘ＝　Ｖｌ＋ＶＬＳ　−Ｖａｓ２Ｂ ＝　ＶａｓｚＢ＝　ＶＯ８ＺＡＡ：　ＶＬＳ＝　Ｖｚし
きい値電圧Ｖ　ｔ　ｈが負の値であるため、ＶｏｓｚＡ
ＶｔｈとＶｘとの間に、ＶｏｓｚＡ−Ｖｔｈ＞Ｖｘ　（
７）関係が成立し、Ｆ　Ｅ　Ｔ　ＱｚΔ＾は飽和領域で
動作することができず、線形領域で動作することが理解
できる。

これは、レベルシフト回路６によるレベルシフト電圧Ｖ
ＬＳが上記電圧■１に等しく設定されている場合（ＶＬ
Ｓ＝Ｖ１）、ＦＥＴＱＺＡＡは飽和領域ではなく線形領
域で動作し、上記（９）式および（１０）式が成立せず
、Ｉｚ＝Ｉｚとならないことを意味する。

従って、第４図においては特にゲート・ソース短絡接続
されたＦＥＴＱｚＡＢのドレイン・ソース電流通路がＦ
　Ｅ　Ｔ　Ｑ　２＾Δのドレイン・ソース電流通路と並
列接続されている。この並列接続に流れる電流Ｉ２＾は
ＦＥＴＱＺＡＡに流れる電流Ｉ２Ａ＾とＦＥＴＱ２＾Ｂ
に流れる電流■２＾Ｂとの和となる。

ゲート・ソース間電圧ＶＣｌ５２＾＾＝Ｖｔ、ドレイン
・ソース間電圧Ｖ　ＤＳ２ＡＡ　＝　Ｖ　ｘ　＝　Ｖ　
１　テあルＦＥＴＱ２ＡＡは線形領域で動作するので、
ＦＥＴＱＺＡＡに流れる電流■２＾＾は次式で与えられ
る。

１５１ＡＡ＝Ｋ（Ｖｌ”　　２ＶｔｈＶｘ）　　　　　
’−（１１）ゲート・ソース短絡接続のＦＥＴＱ２ＡＢ
は飽和領域で動作するので、ＦＥＴＱ２八Ｂに流れる電
流Ｉ　ＺＡＢは次式で与えられる。

Ｉ　ｚＡａ＝　Ｋ　（ＶａｓｚｘＢ−Ｖｔｈ）２＝　Ｋ
　Ｖ　ｔｈ２・（１２） 従って、ＦＥＴＱＺＡＡ、　ＱＩＡＢの並列接続に流れ
る電流工２＾＝Ｉｘ＾＾＋工２＾Ｂは上記（１１）式お
よび（１２）式を代入することにより次式のように求め
られ、上記（７）人髪さらに代入すると最終的に次のよ
うになる。

Ｉ　ｘ＾＝　Ｋ　（Ｖ　１−　Ｖ　ｔｈ）２＝Ｉｚ　　
　　　　　　　　　　　　　・・・（１３）ＦＥＴＱ２
Ｂのドレイン・ソース間電圧ＶＤ８２Ｂが充分大きな値
である場合にこのＦＥＴＱｚ、Ｂは飽和領域で動作する
ので、このＦＥＴＱ２ｔ＋に流れる電流工２は上記（８
）式で与えられ、Ｉ２：１１の関係が得られる。

ｌ２＝２Ｉ工の関係を得るためには、Ｆ　Ｅ　Ｔ　Ｑ　
２Ｂ　ＩＱ２＾＾＋　Ｑ２八Ｂのゲート幅ＷＧを他のＦ
ＥＴＱｚｔ＾。

Ｑ　１１　Ｂ　Ｉ　０１２のゲート幅の２倍に設定すれ
ば良い。

［実施例５］ 第５図は本発明の実施例によるカレントミラー回路の回
路図を示し、ＧａＡｓＩＣ内部に互いに近接した場所に
形成されたＮチャンネルのデプレッション型ＭＥＳＦＥ
ＴＱ１ｚＡｔ　Ｑｔｚａｔ　Ｑｔｘ八＋へＱ１１ＢｔＱ
２＾＾ｒ　Ｑ２＾ＢＩ　Ｑ２Ｂは互いに等しいしきい値
電圧Ｖ　ｔ　ｈ、ゲート長Ｌａ、ゲート幅ＷＧを有する
。

ゲート・ドレイン短絡接続のＦＥＴＱｌｌＡとゲート・
ソース短絡接続のＦＥＴＱ１２Δとの並列接続とゲート
・ドレイン短絡接続のＦＥＴＱＩＩＢとゲート・ソース
短絡接続のＦＥＴＱ１２Ｂとの並列接続とが直列接続さ
れている点が第４図の実施例と異なり、他の回路接続お
よび回路動作は第４図の実施例と同様である。

［実施例６］ 第６図は本発明の実施例によるカレントミラー回路の回
路図を示し、ＦＥＴＱｚのソースと共通ノード３との間
にソース抵抗Ｒｓが接続されている点が第１図との相違
点であり、その他の回路接続は第１図の実施例と同様で
ある。

この第６図の実施例しこおいても上記（１）式乃至（３
）式が成立する。

一方、ソースにソース抵抗Ｒｓが接続されたＦＥＴＱｚ
のゲート・ソース間電圧Ｖａｓｚに関して、Ｖａｓｚ＝
　Ｖ　１−　Ｒｓ　Ｉ　２の関係が成立し、ＦＥＴＱｚ
は飽和領域で動作するため次式が成立する。

Ｉ２二Ｋ　（ＶＧＳ２−　Ｖｔｈ）” ＝Ｋ（Ｖｔ−Ｒ８Ｉ２　　Ｖｔｈ）２　　　−（１４）
上記（１４）式に上記（３）式を代入すると、次式が得
られる。

上記（１５）式を解くと、次式が得られる。

・・・（１６） ソース抵抗Ｒｓが充分小さな値の場合は、Ｆ冒］１フ「
瞥：　１　＋　２　Ｒｓ派］〒となるので、上記第（１
６）式は次のように近似される。

■２与Ｉｆ ソース抵抗Ｒｓが充分大きな値の場合は、となるので、
上記第（１６）式は次のように近似される。

以上の説明から明らかなように、第６図のカレントミラ
ー回路はソース抵抗Ｒｓを比較的大きな値に設定するこ
とによって微小定電流源回路として動作することが理解
できる。

尚、第６図のカレントミラー回路は破線に示すようにＦ
ＥＴとソース抵抗とを接続することによって複数の出力
電流を取り出すことの可能な多重連カレントミラー回路
として動作することが可能である。

この多重連カレントミラー回路はベース電流の影響が無
視できないバイポーラトランジスタではなくゲート電流
が実質的に零であるＦＥＴによって構成されているので
、多重連数ｎの増大にもかかわらず入力電流■１と入力
電圧Ｖｚ　との関係は並列接続されたＦ　Ｅ　Ｔ　Ｑｚ
ｎ、　Ｑｚｚのしきい値電圧Ｖｔｈ、定数Ｋによって一
義的に決定される。

さらに各ソース抵抗の値を変化させることによって多重
連カレントミラー回路のそれぞれの出力電流を独立に設
定することが可能なため、出力側のＦＥＴのゲート幅を
様々な値に設定する必要がない。

一方、ソース抵抗における電圧の負帰還によって出力電
流が安定化されるので、出力側のＦＥＴのドレイン電圧
の変動による出力電流の変化を低減することが可能であ
る。

［実施例７］ 第７図は本発明の実施例によるカレントミラー回路の回
路図であり、Ｎチャンネルのデプレッション型ＦＥＴＱ
ｚ、Ｑ２ヱ＋　Ｑ２１　ＱｓはＩＣ内部に互いに近接し
た場所に形成されたＭＥＳＦＥＴ又はＭＯＳＦＥＴであ
り、互いに等しいしきい値電圧Ｖｔｈ（負の値）、ゲー
ト長、ゲート幅を有する。

入力ノード１にはＦＥＴＱｉのドレインとＦＥＴＱｓの
ゲートとが接続され、出力ノード２にはＦＥＴＱａのド
レインが接続され、接地電位点に接続された共通ノード
３にはＦＥＴＱｚのソース、ＦＥＴＱ２工のソース、Ｆ
ＥＴＱｚｚのゲートおよびソースが接続され、ＦＥＴＱ
ｚのゲートにはＦＥＴＱｚｔのゲートおよびドレイン、
ＦＥＴＱｚｚのドレイン、ＦＥＴＱａのソースが接続さ
れている。

すなわち、ゲート・ドレイン短絡接続のＦＥＴＱ２１と
ゲート・ソース短絡接続のＦＥＴＱｚｚとの並列接続を
出力ノード２と共通ノード３との間に接続したことが、
本実施例の回路接続上の大きな特徴である。

負のしきい値電圧Ｖ　ｔ　ｈを有するとともにゲート・
ドレインが短絡接続されたＦＥＴＱｉｔは線形領域で動
作するので、ゲート・ソース間電圧を■２とするとＦＥ
ＴＱｚｔに流れる電流Ｉ２１は次式で与えられる。

Ｉｚｚ＝Ｋ（Ｖ２”　　２ＶｔｈＶｚ）　　　、　　　
　　−（１ｇ）上記電圧Ｖ２が比較的大きな場合、負の
しきい値電圧Ｖｉｈを有するとともにゲート・ソースが
短絡接続されたＦＥＴＱｉ２は飽和領域で動作するので
、このＦＥＴＱ２２に流れる電流Ｉｚｚは次式で与えら
れる。

Ｉ　ｘｔ＝　Ｋ　（ＶＯ８２２−Ｖｔｈ）””　Ｋ　Ｖ
　を−・・・（１９） Ｆ　Ｅ　Ｔ　Ｑｘ１＊　Ｑｚｚをそれぞれ線形領域、飽
和領域で動作させるため、第２図の実施例で示したよう
なレベルシフト回路６をＦＥＴＱｊｌのドレインとＦＥ
ＴＱＩｌｌのゲートおよびドレインとの間に接続するこ
とが望ましい。

従って、Ｆ　Ｅ　Ｔ　Ｑ、ｚｔ　Ｑｚｚの並列接続に流
れる電流Ｉ２は上記電流ＩＺ１と上記電流Ｉｚｚとの和
となるので、上記（１８）式、　（１９）式よりｌ２＝
Ｌｚｚ＋Ｉｘ２ ＝　Ｋ（Ｖ２　　Ｖｔｈ）” が得られ、次式が得られる。

Ｆ　Ｅ　Ｔ　Ｑ８のドレイン・ソース間に充分大きな電
圧が供給されると、このＦ　Ｅ　Ｔ　Ｑ　ｓは飽和領域
で動作し、そのドレイン・ソース電流通路に流れる電流
■２は次式で与えられる。

Ｉ２：Ｋ（ＶＯ８８−Ｖｔｈ）”　　　　　　　　＝１
２１）従って、ＦＥＴＱｓのドレイン・ソース間の電圧
Ｖａｓｓは上記（２０）式、　（２１）式より次式のよ
うに与えられる。

従って、Ｆ　Ｅ　Ｔ　Ｑ　ｓのドレイン・ソース間電圧
ｖ１は上記電圧ｖ２と上記電圧Ｖａｓ８との和で与えら
れるので、 Ｖ１＝Ｖ２＋Ｖａｓｓ＝２Ｖ２ で与えられる。

従って、上記（２３）式で与えらるドレイン・ソース間
電圧■ｌ、上記（２０）式で与えらるゲート・ソース間
電圧Ｖｚ、負の値のしきい値電圧Ｖ　ｔ　ｈの間に、 Ｖ　２　　Ｖ　ｔ　ｈ　＜　Ｖ　１ の関係すなわち、 の関係が成立する場合、ＦＥＴＱｚは飽和領域で動作し
、このＦＥＴＱＩのドレイン・ソース電流通路に流れる
電流すなわち入力電流Ｉｚは次式で与えられる。

Ｉ　１　＝　Ｋ　（Ｖ　ｘ　　Ｖ　ｔｈ）２−　（２４
）従って、上記（２０）式を上記（２４）式に代入する
と、＝　Ｉ　２　　　　　　　　　　　　　　　・・・
（２５）が得られ、出力電流工２の値が入力電流工１の
値に等しく設定されることが理解できる。

尚、第７図の実施例のカレントミラー回路においては、
しきい値電圧Ｖ　ｔ　ｈが負の値から正の値に変化して
、その結果Ｆ　Ｅ　Ｔ　Ｑｌ、Ｑ２１１　Ｑｚｚ、　Ｑ
ｓが互いに等しい正のしきい値電圧Ｖｃｈを有するＮチ
ャンネルのエンハンスメント型となった場合にも、カレ
ントミラー回路としての正常な動作を実現することがで
きる。

すなわち、この場合には、ゲート・ソース短絡接続のＦ
ＥＴＱ２１はカットオフし、ＦＥＴＱｔ。

Ｑ２１１Ｑ１１は飽和領域で動作するため、第１図の実
施例と同様にＩ２：Ｎ１１の関係の出力電流■２を得る
ことができる。

また、第７図の実施例のカレントミラー回路の動作限界
は、ＦＥＴＱ１＋　Ｑ２工が正しくトランジスタ動作す
るまでのゲート電圧Ｖｉによって、０　＜　Ｖ　２　＜
　Ｖ　ｔ と決定される。このゲート電圧Ｖｉは第１図の実施例の
場合と同様に決定される。

［実施例８］ 第８図は本発明の実施例によるカレントミラー回路の回
路図であり、Ｎチャンネルのデプレッション型ＦＥＴＱ
１１Ｑ２はＩＣ内部に互いに近接した場所に形成された
ＭＥＳＦＥＴ又はＭＯＳＦＥＴであり、互いに等しいし
きい値電圧Ｖｔｈ（負の値）、ゲート長、ゲート幅を有
する。

分圧回路７は入力ノード１と共通ノード３との間に接続
され、分圧回路７の分圧出力はＦ　Ｅ　Ｔ　Ｑ　ｓ　。

Ｑ２のゲートに供給される。この分圧回路７は、例えば
二つの抵抗Ｒ１，Ｒ２の直列接続によって構成される。

入力ノード１にはＦＥＴＱｌのドレイン、出力ノード２
にはＦＥＴＱｚのドレイン、共通ノード３にはＦＥＴＱ
１１Ｑ２のソースがそれぞれ接続されている。

分圧回路７の分圧比αによって、分圧回路７の両端の電
圧をＶｚ　とすると、抵抗Ｒ１の両端の電圧はαＶｚと
なる。一方、分圧回路７の抵抗Ｒｔ　。

Ｒ２は極めて大きな抵抗であり、この分圧回路７に流れ
る電流ＩＲはＦ　Ｅ　Ｔ　Ｑ　ｔのドレイン・ソース電
流通路に流れる電流■１と比較すると無視できる小さな
値となる。

上記電圧αｖ１に等しいゲート・ソース間電圧Ｖａｓｚ
　、負のしきい値電圧Ｖｔｈ、上記電圧Ｖｚに等しいド
レイン・ソース間電圧Ｖｏｓｉに関して、Ｖａｓｔ−Ｖ
ｔｈ＜Ｖａｓｔ の関係が成立すると、このＦＥＴＱｚは飽和領域で動作
し、そのドレイン・ソース電流通路に流れる電流すなわ
ち入力電流■１は次式で与えられる。

Ｉ　１　＝　Ｋ　（Ｖａｓｔ　−Ｖ　ｔｈ）２・＝　（
２６）上記ゲート・ソース間電圧ＶａｓｔはＦＥＴＱｌ
のゲート・ソース間電圧でもあるので、Ｆ　Ｅ　Ｔ　Ｑ
　２のドレイン・ソース間電圧が充分大きな場合は、Ｆ
ＥＴＱｚは飽和領域で動作し、そのドレイン・ソース電
流通路に流れる電流すなわち出カ電流工２は次式のよう
に入力電流Ｉｆに比例する。

ｌ２＝Ｋ（ＶＧＳＩ−Ｖｔｈ）” ＝エエ　　　　　　　　　　　　　　川（２７）尚、Ｆ
ＥＴＱｘのゲート幅がＦ　Ｅ　Ｔ　Ｑ　１のゲート幅の
Ｎ倍である場合、出カ電流工２と入力電流Ｉｚとの関係
は次式で与えられる。

Ｉ２：ＮＩｔ すなわち、第８図の実施例のカレントミラー回路におい
ては、しきい値電圧Ｖｔｈが負の値がら正の値に変化し
て、その結果Ｆ　Ｅ　Ｔ　Ｑ　１＋　Ｑ　ｘが互いに等
しい正のしきい値電圧Ｖｔｈを有するＮチャンネルのエ
ンハンスメント型となった場合にも、カレントミラー回
路としての正常な動作を実現することができる。

すなわち、この場合にはＦ　Ｅ　Ｔ　Ｑｌ、　Ｑｌは飽
和領域で動作寧秦酢するため、全く同様にｌ２＝Ｎ　Ｉ
　１の関係の出力電流工２を得ることができる。

また、第８図の実施例のカレントミラー回路の動作限界
は、Ｆ　Ｅ　Ｔ　Ｑｚ＋　Ｑｚが正しくトランジスタ動
作するまでのゲート電圧Ｖｉによって、０　＜　Ｖａｓ
ｌ＜　Ｖｉ と決定される。このゲート電圧Ｖｚは第１図の実施例の
場合と同様に決定される。

［実施例９］ 第９図は本発明の実施例によるカレントミラー回路の回
路図を示し、第８図の分圧回路７と同様の分圧回路７Ａ
、７Ｂがカスケード接続され、第８図のＦＥＴＱｌ　と
同様のＦＥＴＱＩ＾ＩＱＩＢがカスケード接続され、第
８図のＦＥＴＱｌと同様のＦＥＴＱ２＾ＩＱ２Ｂがカス
ケード接続されることにより高耐圧化されている点が第
８図の実施例と異なり、他の回路接続および回路動作は
第８図の実施例と同様となる。

［実施例１０］ 第１０図は本発明の実施例によるカレントミラー回路の
回路図を示し、第８図の分圧回路７の抵抗Ｒ２がレベル
シフトダイオードＤＩ、Ｄ２・・・・・・によって置換
されている点が第８図との相違点であり、その他の回路
接続は第８図と同様である。

複数個直列接続されたレベルシフトダイオードＤ１．Ｄ
！・・・・・・はショットキーバリアダイオード又はＰ
Ｎ接合ダイオードにより構成されることが可能である。

複数個直列接続されたレベルシフトダイオードＤＩ、Ｄ
２・・・・・・のレベルシフト電圧を■β、分圧回路７
の両端の電圧をＶｚとする。一方、分圧回路７の抵抗Ｒ
１を極めて大きな抵抗とすると、この分圧回路７に流れ
る電流はＦ　Ｅ　Ｔ　Ｑ　１のドレイン・ソース電流通
路に流れる電流工１と比較すると無視できる小さな値と
なる。

ＶｚＶβに等しいゲート・ソース間電圧Ｖａｓｔ、負の
しきい値電圧Ｖｉｈ、Ｖ１に等しいドレイン・ソース間
電圧Ｖａｓｌに関して、 Ｖｏｓｚ−Ｖｔｈ＜ＶＤｓｔ の関係すなわち Ｖβ＞　　Ｖｔｈ の関係が成立する場合は、ＦＥＴＱＩは飽和領域で動作
する。一方、ＦＥＴＱｌのドレイン・ソース間電圧が充
分大きな場合は、Ｆ　Ｅ　Ｔ　Ｑ　２は飽和領域で動作
する。

従って、第１０図の実施例においても第８図の実施例に
おいて説明した上記（２６）式、　（２７）式が成立す
るので、出力電流■２は入力電流Ｉｚに等しくなり、第
１０図のカレントミラー回路は第８図の回路と同様に動
作することが可能である。

［実施例１１コ 第１１図は本発明の実施例によるカレントミラー回路の
回路図を示し、第１０図の分圧回路７と同様な分圧回路
７Ａ、７Ｂがカスケード接続され、第１０図のＦ　Ｅ　
Ｔ　Ｑ　１　と同様のＦ　Ｅ　Ｔ　Ｑ　ｔ＾ＩＱＩＢが
カスケード接続され、第１０図のＦＥＴＱ２と同様のＦ
　Ｅ　Ｔ　Ｑ２Ａ、　０２Ｂがカスケード接続されるこ
とにより高耐圧化されている点が第１０図の実施例と異
なり、他の回路接続および回路動作は第１０図の実施例
と同様となる。

［実施例１２］ 第１２図は本発明の実施例による電圧変換回路の回路図
を示し、この回路は入力ノード１．出力ノード２．共通
ノード３を有するとともに、Ｎチャンネルのデプレッシ
ョン型ＦＥＴＱＩ、Ｑ２１１Ｑ２２を有する。

これらのＦＥＴＱＩＩ　Ｑ２１１　Ｑ２２はＩＣ内部の
近接した場所に形成され、互いに等しいしきい値電圧Ｖ
　ｔ　ｈ　（負の値）、ゲート長Ｌａ　、ゲート幅Ｗａ
を有する。

入力電圧Ｖｌ　が供給される入力ノード１はＦ　Ｅ　Ｔ
　Ｑ　１のゲートに接続され、ＦＥＴＱｚのドレインは
正の電源電圧ｖＤＤに接続される。出力電圧■２が得ら
れる出力ノード２はＦ　Ｅ　Ｔ　Ｑ　１のソース、ＦＥ
ＴＱ２１およびＱ２２のドレインに接続され、接地電位
点に接続された共通ノード３はＦＥＴＱ２１およびＱ２
２のソースに接続される。

ＦＥＴＱ２１のゲート・ドレイン間が短絡接続され、Ｆ
ＥＴＱ２２のゲート・ソース間が短絡接続さる。

ＦＥＴＱｌ、１のゲート・ドレイン短絡接続によって、
このＦＥＴＱ２１は線形領域で動作し、そのドレイン・
ソース電流通路に流れる電流Ｉ２１は次式％式％ 出力電圧ｖ２が充分大きな値である場合、ゲート・ソー
ス短絡接続によってＦＥＴＱ２ｚは飽和領域で動作し、
そのドレイン・ソース電流通路に流れる電流Ｉ２２は次
式で与えられる。

ｌ２ｚ＝Ｋ（Ｖａｓ２２−Ｖｔｈ）２ ＝　Ｋ　Ｖ　ｔｈ２・・・（２９） 従って、これらのＦ　Ｅ　Ｔ　Ｑ２１１　Ｑ２２の並列
接続に流れる電流■２は上記電流Ｉ２ｘと上記電流Ｉｘ
２との和となるので、上記（２８）式、　（２９）式よ
り、Ｉｚ＝Ｉ２ｉ＋ｌ２ｚ ＝　Ｋ　（Ｖ２　　Ｖｔｈ）２ が得られ、次式が得られる。

ＦＥＴＱｚのドレイン・ソース間電圧が充分大きな値で
ある場合、このＦＥＴＱｌは飽和領域で動作する。出力
ノード２に関して電流の流入もしくは流出が無いとすれ
ば、ＦＥＴＱｌのドレイン・ソース電流通路に流れる電
流■１は上記電流工２と等しくなるとともに次式で与え
られる。

Ｉ　１　＝　Ｋ　（Ｖａｓｔ　　Ｖ　ｔｈ）”＝Ｌｚ　
　　　　　　　　　　　　　　・・・（３１）従って、
ＦＥＴＱ２１のゲート・ソース間電圧Ｖｏｓ１は、次式
で与えられる。

ＶＯ３１＝Ｖ２ 従って、入力電圧■ｌに関して、 Ｖｚ＝Ｖａｓｔ＋Ｖ２：２Ｖ２ が成立し、これから次式が得られる。

Ｖ　ｘ　＝−・Ｖｚ　　　　　　　　　　　　　　　　
　　・・・（３３）以上の説明から明らかなように、Ｆ
　Ｅ　Ｔ　Ｑ　２１１Ｑ２２の並列接続の電圧−電流特
性はＦＥＴＱｔの電圧−電流特性と整合するため、しき
い値電圧Ｖｔｈの変化と無関係に入力電圧ｖ１の半分の
出力電圧■２を発生する電圧変換回路として第１２図の
回路が動作することが理解できる。

また、第１２図の実施例の電圧変換回路の動作限界は、
ＦＥＴＱ２ｔが正しくトランジスタ動作するまでのゲー
ト電圧Ｖｉによって、 ０　＜　Ｖ　２　＜　Ｖ　ｘ と決定される。このゲート電圧Ｖ、は第１図の実施例の
場合と同様に決定される。

尚、第１２図の実施例においては、しきい値電圧Ｖ　ｔ
　ｈが負の値から正の値に変化して、その結果ＦＥＴＱ
ＩＩ　Ｑ２１１　Ｑ２２が互いに等しい正のしきい値電
圧Ｖ　ｔ　ｈを有するＮチャンネルのエンハンスメント
型となった場合にも、電圧変換回路としての正常な動作
を実現することができる。

すなわち、この場合にはゲート・ソース短絡接続のＦＥ
ＴＱ２４はカットオフし、他のＦ　Ｅ　Ｔ　Ｑ　１　。

Ｑ２１はともに飽和領域で動作するため、入力電圧ｖ１
の半分の出力電圧ｖ２が得られる。

［実施例１３コ 第１３図は本発明の実施例による電圧変換回路の回路図
を示し、レベルシフト回路８がＦＥＴＱｚｚのドレイン
とＦＥＴＱｚｔのドレインとの間に接続され、レベルシ
フト回路８の両端に２つの出力電圧Ｖａ、Ｖｘを取り出
すことを可能にしている点が第１２図の実施例と異なり
、他は第１２図の実施例と同様である。

レベルシフト回路８によるレベルシフト後の比較的小さ
な電圧ｖ２がＦＥＴＱ２１のドレインに供給されるので
、ＦＥＴＱｚｚは確実にその線形領域で動作する一方、
レベルシフト回路８によるレベルシフト前の比較的大き
な電圧ｖ８がＦＥＴＱｚｚのドレインに供給されるので
、ＦＥＴＱｚｚは確実にその飽和領域で動作する。

従って、この第１３図の実施例においても、第１２図の
実施例で説明した上記（２８）式乃至（３２）式が同様
に成立する。

一方、レベルシフト回路８の両端の電圧をＶβとすると
、第１３図の実施例の入力電圧ｖ１に関して、 Ｖ１＝Ｖａｓｚ＋Ｖβ＋ｖ２ ＝２Ｖ２＋Ｖβ が成立し、これから次式が得られる。

Ｖ２＝　　（Ｖｌ−Ｖβ）　　　　　　　　　・・・（
３４）一方、他の出力電圧■８は、次式で与えられる。

Ｖ　ｓ　＝　Ｖ　ｚ　＋　Ｖβ ＝−（Ｖｚ＋Ｖβ）　　　　　　　　　・・・（３５）
尚、レベルシフト回路８のレベルシフトダイオードＤｌ
ｌ　Ｄ２はショットキーバリアダイオード又はＰＮ接合
ダイオードにより構成されることができる。

［実施例１４コ 第１４図は本発明の実施例による信号処理システムの回
路図を示し、この信号処理システムはカレントミラー回
路１０を含んでいる。

このカレントミラー回路１０は上述した実施例１乃至実
施例１１のいずれかひとつの回路によって構成され、カ
レントミラー回路１０の入力ノード１は入力電流供給用
の定電流源４を介して第１動作電位供給ノード１１に接
続され、カレントミラー回路１０の共通ノード３は第２
動作電位供給ノード１２に接続されている。尚、定電流
源４は抵抗によって置換されることが可能である。

一方、第１動作電位供給ノード１１は接地電位点に接続
されるとともに、所定の動作電圧Ｖｓｓを供給する電源
１３が第１動作電位供給ノード１１と第２動作電位供給
ノード１２との間に接続されている。

また、カレントミラー回路１０の出力ノード２は差動対
トランジスタ１４に接続されており、入力ノードＩｎｌ
のアナログ信号もしくはデジタル信号に応答してこの差
動対トランジスタ１４はアナログ増幅もしくはデジタル
電流切換の動作を実行する。他の入力ノードＩｎ２のデ
ジタル信号との論理を得る場合には、例えば破線に示す
ようにトランジスタが追加される。

差動対トランジスタ１４はエミッタ結合のバイポーラト
ランジスタによっても構成されることが可能である。し
かし、第１４図の実施例においては、ソース結合のＦ　
Ｅ　Ｔ　Ｑ１０１　Ｑｌｌによって構成され、ＦＥＴＱ
ｚｔのゲートには基準電圧Ｖｒｅｚが供給される。

Ｆ　Ｅ　Ｔ　Ｑ１０．　Ｑｌｌのドレインはそれぞれ負
荷手段としての抵抗Ｒ１０、Ｒ１１の一端に接続され、
抵抗Ｒ１０、Ｒｘ　１の他端はダイオードＤｚｏを介し
て第１動作電位供給ノード１１に接続されている。

上述した実施例１乃至１１で詳細に説明したように、カ
レントミラー回路１０中のＦＥＴのしきい値電圧の変化
にもかかわらず、定電流源４から供給される入力バイア
ス電流工１が高精度に設定されている場合にはしきい値
電圧の変化と実質的に無関係に出力電流■２の値が高精
度に設定される。しきい値電圧の設計目標値からの逸脱
もしくは変化は、ＩＣの製造条件もしくは温度変動に起
因するものであって避けがたいものである。

このように、ＦＥＴのしきい値電圧の逸脱もしくは変化
にもかかわらず、差動対１〜ランジスタ１４に流れる電
流■２は高精度に設定されるので、差動対トランジスタ
１４の出力電流も高精度に設定されることができる。

従って、負荷抵抗Ｒ１ｏ、　Ｒｔｚの両端の間の電圧振
幅値も抵抗Ｒｓ　ｏ　、　Ｒｓ　１の抵抗値と電流■２
とによって高精度に設定されることができる。

さらに、差動対トランジスタ１４とカレントミラー回路
１０に流れる電流■２が高精度に設定されるため、消費
電力も高精度に設定され、電圧余裕度の比較的小さな電
源１３を利用することができる。

尚、負荷抵抗ＲＩＯの電圧信号はＦＥＴＱ１２、ダイオ
ードＤｚｔ、　Ｄ１２を介して出力ノード０ｕｔｌに伝
達され、負荷抵抗Ｒ１１の電圧信号はＦＥＴＱｚｇ、ダ
イオードＤｚａ、　Ｄ１４を介して出力ノード０ｕｔ２
に伝達される。

出力ノード０ｕｔｌ、０ｕｔ２と第２動作電位供給ノー
ド１２との間に接続された回路手段１５゜１６はソース
フォロワＦ　Ｅ　Ｔ　Ｑ１２１　Ｑｔｓのソースフォロ
ワ負荷として動作し、この回路手段１５゜１６は定電流
源もしくは抵抗によって構成されることが可能である。

Ｆ　Ｅ　Ｔ　Ｑｚｏ”Ｑｔｓ、ダイオードＤ　１ｏ−Ｄ
　ｔａ、抵抗Ｒ１ｏ、Ｒｔｚ、回路手段１５．１６はカ
レントミラー回路１０とともに、同一のＩＣチップ上に
形成されることが可能である。特に、このＩＣがＧａＡ
ｓＩＣであり、ＦＥＴＱｚｏ−ＱｔｓがＭＥＳＦＥＴで
ある場合は、高周波もしくは高速度の信号増幅もしくは
デジタル電流切換の信号処理動作を実行することが可能
となる。これらの信号処理は、アナログ通信、デジタル
伝送、光通信、超高速デジタル信号処理、超高速スーパ
ーコンピュータの種々の産業分野に利用されることがで
きる。

［その他の変形実施例コ 以上、本発明の種々の実施例について詳細に説明したが
、本発明はこれらの実施例に限定されるものでなく本発
明の技術思想の範囲において種々の変形実施形態を採用
することが可能である。

例えば、上述した実施例はすべてＮチャンネルのＦＥＴ
について説明したが、電源電圧の極性を変更することに
よって、ＰチャンネルのＦＥＴを利用できることは言う
までもない。

また、第６図の実施例の多重連カレントミラー回路と同
様に、第１図乃至第５図および第７図乃至第１１図の実
施例において複数の出力電流を取り出すため複数の出力
側のＦＥＴを接続することによって多重連カレントミラ
ー回路を実現することが可能である。

さらにＦＥＴとしては、シリコンのＭＯＳＦＥＴ　。

ＧａＡｓのＭＥＳＦＥＴ以外にも、シリコンのＭＥＳＦ
ＥＴ、Ｇ　ａ　Ａ　ｓもしくは他の化合物半導体による
）ＩＥＭＴ（Ｈｉｇｈ旦１ｅｃｔｒｏｎ　Ｍｏｂｉｌｉ
ｔｙ工ｒａｎｓｉｓｔｏｒ）　、シリコンのＪＦＥＴ（
接合型ＦＥＴ）など総てのＦＥＴを利用することができ
る。

また、第８図乃至第１１図の実施例においてＦＥＴＱ２
又はＱ２＾のソースと共通ノード３との間にソース抵抗
を挿入することによって、第６図の実施例と同様に、微
小定電流回路として動作させることが可能である。

さらに、第２図乃至第５図の実施例においてＦＥＴＱ２
．Ｑ２Ａ、Ｑ２＾＾＋Ｑ２＾Ｂのソースにソース抵抗を
挿入することによって、微小定電流回路として動作させ
ることができる。

また、第７図の実施例においても、ＦＥＴＱ２１゜Ｑ２
２のソースにソース抵抗を挿入することによって、微小
定電流回路として動作させることができる。

〔発明の効果〕

本発明の半導体回路によれば、半導体回路を構成する少
なくとも二つのＦＥＴがデプレッション型であったとし
ても、この二つのＦＥＴのしきい値電圧が互いに等しい
場合は、この二つのＦＥＴの電圧−電流特性が互いに整
合するので、ＦＥＴのしきい値電圧の変化にもかかわら
ず、この半導体回路の電気的特性の変化を極めて小さく
することができる。

本発明の信号処理システムによれば、カレントミラー回
路は上記半導体回路の構成であるため、その出力電流は
ＦＥＴのしきい値電圧の変化にもかかわらず高精度に設
定され、この高精度に設定された出力電流が差動対トラ
ンジスタの動作電流となるので、差動対トランジスタの
出力信号さらに消費電力をＦＥＴのしきい値電圧の変化
に対して極めて小さくすることができる。

【図面の簡単な説明】

第１図乃至第１１図はそれぞれ本発明の実施例によるカ
レントミラー回路の回路図を示し、第１２図乃至第１３
図はそれぞれ本発明の実施例による電圧変換回路の回路
図を示し、第１４図は本発明の実施例による信号処理シ
ステムの回路図を示す。 １・・・入力ノード、２・・・出力ノード、３・・・共
通ノード、４・・・定電流源、５・・・負荷抵抗、Ｑｚ
ｔｔ　Ｑｚｚ。 Ｑ２・・・ＦＥＴ。

Claims (1)

1. 【特許請求の範囲】 １、半導体回路は、 互いに実質的に等しいしきい値電圧を有する第１、第２
   および第３の電界効果トランジスタを具備し、 上記第１の電界効果トランジスタのゲートとドレインと
   が電気的に接続され、 上記第２の電界効果トランジスタのゲートとソースとが
   電気的に接続され、 上記第１の電界効果トランジスタのドレイン・ソース電
   流通路と上記第２の電界効果トランジスタのドレイン・
   ソース電流通路とが並列接続され、 該並列接続により上記しきい値電圧の変化にもかかわら
   ず上記第１の電界効果トランジスタのゲート・ソース間
   の電圧−電流特性が上記第３の電界効果トランジスタの
   ゲート・ソース間の電圧−電流特性と整合することを特
   徴とする半導体回路。 ２、上記第１、第２および第３の電界効果トランジスタ
   は集積回路のひとつのチップ中に形成されたことを特徴
   とする請求項１記載の半導体回路。 ３、半導体回路は、 互いに実質的に等しいしきい値電圧を有する第１および
   第２の電界効果トランジスタと、分圧回路とを具備し、 上記分圧回路の一端と他端とは上記第１の電界効果トラ
   ンジスタのドレインとソースとにそれぞれ接続され、上
   記分圧回路の分圧出力電圧が上記第１および第２の電界
   効果トランジスタのゲート・ソース間に供給されること
   によつて上記しきい値電圧の変化にもかかわらず上記第
   １の電界効果トランジスタのゲート・ソース間の電圧−
   電流特性が上記第２の電界効果トランジスタのゲート・
   ソース間の電圧−電流特性と整合することを特徴とする
   半導体回路。 ４、上記第１および第２の電界効果トランジスタは集積
   回路のひとつのチップ中に形成されたことを特徴とする
   請求項３記載の半導体回路。 ５、カレントミラー回路は、 入力ノードと、 出力ノードと、 共通ノードと、 互いに実質的に等しいしきい値電圧を有する第１、第２
   および第３の電界効果トランジスタを具備し、 上記入力ノードに上記第１の電界効果トランジスタのゲ
   ートとドレイン、上記第２の電界効果トランジスタのド
   レイン、上記第３の電界効果トランジスタのゲートが電
   気的に接続され、上記出力ノードに上記第３の電界効果
   トランジスタのドレインが電気的に接続され、 上記共通ノードに上記第１の電界効果トランジスタのソ
   ース、上記第２の電界効果トランジスタのゲートとソー
   ス、上記第３の電界効果トランジスタのソースが電気的
   に接続されてなることを特徴とするカレントミラー回路
   。 ６、その一端が上記第１の電界効果トランジスタのゲー
   トおよびドレインと上記第３の電界効果トランジスタの
   ゲートとに接続され、その他端が上記第２の電界効果ト
   ランジスタのドレインと上記入力ノードとに接続された
   レベルシフト回路をさらに具備してなることを特徴とす
   る請求項５記載のカレントミラー回路。 ７、そのゲートが上記入力ノードと上記レベルシフト回
   路の上記他端に接続され、そのソースが上記第３の電界
   効果トランジスタのドレインに接続され、そのドレイン
   が上記出力ノードに接続された第４の電界効果トランジ
   スタをさらに具備してなることを特徴とする請求項６記
   載のカレントミラー回路。 ８、上記第３の電界効果トランジスタのソースと上記共
   通ノードとの間に抵抗が接続されてなることを特徴とす
   る請求項５記載のカレントミラー回路。 ９、上記第１、第２および第３の電界効果トランジスタ
   は集積回路のひとつのチップ中に形成されたことを特徴
   とする請求項５乃至８のいずれかひとつに記載のカレン
   トミラー回路。 １０、カレントミラー回路は、 入力ノードと、 出力ノードと、 共通ノードと、 互いに実質的に等しいしきい値電圧を有する第１、第２
   、第３および第４の電界効果トランジスタを具備し、 上記入力ノードに上記第１の電界効果トランジスタのド
   レインと上記第４の電界効果トランジスタのゲートとが
   電気的に接続され、 上記出力ノードに上記第４の電界効果トランジスタのド
   レインが電気的に接続され、 上記共通ノードに上記第１、第２および第３の電界効果
   トランジスタのソースが電気的に接続され、 上記第１の電界効果トランジスタのゲートに上記第２の
   電界効果トランジスタのゲートおよびドレイン、上記第
   ３の電界効果トランジスタのドレイン、上記第４の電界
   効果トランジスタのソースが電気的に接続されてなるこ
   とを特徴とするカレントミラー回路。 １１、上記第１、第２、第３および第４の電界効果トラ
   ンジスタは集積回路のひとつのチップ中に形成されたこ
   とを特徴とする請求項１０記載のカレントミラー回路。 １２、カレントミラー回路は、 入力ノードと、 出力ノードと、 共通ノードと、 互いに実質的に等しいしきい値電圧を有する第１および
   第２の電界効果トランジスタと、分圧回路とを具備し、 上記入力ノードに上記分圧回路の一端と上記第１の電界
   効果トランジスタのドレインとが電気的に接続され、 上記出力ノードに上記第２の電界効果トランジスタのド
   レインが電気的に接続され、 上記共通ノードに上記第１および第２の電界効果トラン
   ジスタのソースが接続され、 上記分圧回路の分圧出力電圧が上記第１および第２の電
   界効果トランジスタのゲート・ソース間に供給されてな
   ることを特徴とするカレントミラー回路。 １３、上記分圧回路に流れる電流は上記第１の電界効果
   トランジスタのドレイン・ソース電流通路に流れる電流
   より充分小さな値に設定されていることを特徴とする請
   求項１２記載のカレントミラー回路。 １４、二つの抵抗の直列接続によつて上記分圧回路が構
   成されてなることを特徴とする請求項１３記載のカレン
   トミラー回路。 １５、抵抗とダイオードとの直列接続によつて上記分圧
   回路が構成されてなることを特徴とする請求項１３記載
   のカレントミラー回路。 １６、上記第１および第２の電界効果トランジスタは集
   積回路のひとつのチップ中に形成されたことを特徴とす
   る請求項１２乃至１５のいずれかひとつに記載のカレン
   トミラー回路。 １７、信号処理システムは、 第１動作電位供給ノードと、 第２動作電位供給ノードと、 上記第１動作電位供給ノードと上記第２動作電位供給ノ
   ードとの間に接続された電源と、その共通ノードが上記
   第２動作電位供給ノードに接続されたカレントミラー回
   路と、 上記カレントミラー回路の入力ノードと上記第１動作電
   位供給ノードとの間に接続された電流供給手段と、 上記カレントミラー回路の出力ノードと上記第１動作電
   位供給ノードとの間に接続された差動対トランジスタと
   を具備してなり、 上記カレントミラー回路は請求項５乃至１６のいずれか
   ひとつに記載のカレントミラー回路であることを特徴と
   する信号処理システム。 １８、上記差動対トランジスタは少なくとも二つの電界
   効果トランジスタからなることを特徴とする請求項１７
   記載の信号処理システム。 １９、電圧変換回路であつて、 そのゲートに入力電圧信号が印加され、そのドレインが
   第１動作電位点に接続された第１の電界効果トランジス
   タと、 そのソースが第２動作電位点に接続された第２の電界効
   果トランジスタと、 そのソースが上記第２動作電位点に接続された第３の電
   界効果トランジスタとを具備してなり、 上記第１、第２および第３の電界効果トランジスタは互
   いに実質的に等しいしきい値電圧を有してなり、 上記第２の電界効果トランジスタのゲートとドレインと
   が電気的に接続され、 上記第３の電界効果トランジスタのゲートとソースとが
   電気的に接続され、 上記第１の電界効果トランジスタのソースと上記第２の
   電界効果トランジスタのドレインの少なくとも一方から
   電圧変換出力を得ることを特徴とする電圧変換回路。 ２０、その一端が上記上記第１の電界効果トランジスタ
   のソースおよび上記上記第３の電界効果トランジスタの
   ドレインに電気的に接続され、その他端が上記上記第２
   の電界効果トランジスタのゲートとドレインとに電気的
   に接続されたレベルシフト回路をさらに具備してなるこ
   とを特徴とする請求項１９記載の電圧変換回路。 ２１、上記第１、第２および第３の電界効果トランジス
   タは集積回路のひとつのチップ中に形成されたことを特
   徴とする請求項２０記載の電圧変換回路。