KR0154544B1 - 바이어스전압발생회로 및 연산증폭기 - Google Patents

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Abstract

본원 발명은 바이어스전압발생회로 및 연산증폭기에 관한 것이며, 특히 반도체집적회로(IC)의 외부부착 저항기에 의해 복수의 바이어스전압을 동시에 설정할 수 있도록 한 바이어스전압발생회로 및 연산증폭기에 관한 것이다.
본원 발명의 바이어스전압발생회로는 다이오드접속된 제1도전형의 제1의 트랜지스터, 상기 제1도전형의 제2 및 제3의 트랜지스터로 이루어지는 커렌트미러회로와, 각각이 다이오드접속되는 동시에 각각의 입력전극이 상기 커렌트미러회로의 제2 및 제3의 트랜지스터의 출력전극에 접속된 상기 제1도전형과는 다른 제2도전형의 바이어스전압발생용의 제4 및 제5의 트랜지스터를 가지고, 상기 커렌트미러회로의 제1 내지 제3의 트랜지스터 및 상기 바이어스전압발생용의 제4 및 제5의 트랜지스터를 1칩 반도체기판상에 형성하는 동시에, 상기 커렌트미러회로의 제1의 트랜지스터의 입력전극에 접속되고, 소정의 바이어스전류를 공급하는 저항기를 상기 반도체기판의 외부에 설치하고, 상기 저항기의 저항치에 따라 제4 및 제5의 트랜지스터의 바이어스출력전압을 동시에 설정할 수 있다.
또한, 본원 발명의 연산증폭기는 각각이 정전류원용 트랜지스터를 가지는 복수채널의 연산증폭기를 상기 1칩 반도체기판상에 형성하는 동시에, 상기 제4 및 제5의 트랜지스터의 강하전압에 의해 상기 복수채널의 연산증폭기의 정전류용 트랜지스터를 각각 바이어스하여, 외부부착 저항기에 의해 복수채널의 연산증폭기의 동작전류를 동시에, 또한 정확하게 설정할 수 있다.

Description

바이어스전압발생회로 및 연산증폭기
제1도는 본원 발명의 바이어스전압발생회로의 기본구성을 도시한 회로도.
제2도는 본원 발명의 연산증폭기의 일실시예를 도시한 회로도.
제3도는 종래의 연산증폭기의 일예를 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : IC 2 : 저항기
3 : 제1의 출력단자 4 : 제2의 출력단자
Q1: 제1의 트랜지스터 Q2: 제2의 트랜지스터
Q3: 제3의 트랜지스터 Q4: 제4의 트랜지스터
Q5: 제5의 트랜지스터 Q11,Q12: 정전류원 트랜지스터
Q18,Q19: 정전류원 트랜지스터 CM : 커렌트미러회로
VB,VCC: 전원단자
본원 발명은 바이어스전압발생회로 및 연산증폭기에 관한 것이며, 특히 반도체 집적회로(IC)의 외부부착저항기에 의해 복수의 바이어스 전압을 동시에 설정할 수 있도록 한 바이어스전압발생회로 및 연산증폭기에 관한 것이다.
본원 발명의 바이어스전압발생회로는 다이오드접속된 제1도전형의 제1의 트랜지스터, 상기 제1도전형의 제2 및 제3의 트랜지스터로 이루어지는 커렌트미러회로와, 각각이 다이오드접속되는 동시에 각각의 입력전극이 상기 커렌트미러회로의 제2 및 제3의 트랜지스터의 출력전극에 접속된 상기 제1도전형과는 다른 제2도전형의 바이어스전압발생용의 제4 및 제5의 트랜지스터를 가지고, 상기 커렌트미러회로의 제1 내지 제3의 트랜지스터 및 상기 바이어스전압발생용의 제4 및 제5의 트랜지스터를 1칩 반도체기판상에 형성하는 동시에, 상기 커렌트미러회로의 제1의 트랜지스터의 입력전극에 접속되고, 소정의 바이어스전류를 공급하는 저항기를 상기 반도체기판의 외부에 설치하고, 상기 저항기의 저항치에 따라 제4 및 제5의 트랜지스터의 바이어스출력전압을 동시에 설정할 수 있다.
또한, 본원 발명의 연산증폭기는 각각이 정전류원용 트랜지스터를 가지는 복수채널의 연산증폭기를 상기 1칩 반도체기판상에 형성하는 동시에, 상기 제4 및 제5의 트랜지스터의 강하전압에 의해 상기 복수채널의 연산증폭기의 정전류원용 트랜지스터를 각각 바이어스하여, 외부부착 저항기에 의해 복수채널의 연산증폭기의 동작전류를 동시에, 또한 정확하게 설정할 수 있다.
종래, 예를들면 일본국 특개소 62(1987)-68308호 공보에 기재되어 있는 바와 같이, MOSFET(절연게이트형 전계효과형 트랜지스터)를 사용한 연산증폭기가 알려져 있다.
즉, 제3도의 종래의 연산증폭기의 일예를 도시한 회로도에 있어서, QA, QB는 차동증폭용의 N채널형 MOSFET이며, QC, QD는 차동증폭용의 MOSFET QA, QB의 드레인에 커렌트미러회로로서 구성된 P채널형 MOSFET이다. QE는 레벨시프트용의 N채널 MOSFET이며, MOSFETQB의 드레인출력 및 N채널 MOSFETQE의 소스출력에 의해 푸시풀 접속된 P채널 MOSFETQF및 N채널 FETQG을 구동한다. QH는 바이어스전압발생용의 N채널 MOSFET이며, 저항체로서 직열로 접속된 P채널 MOSFETQI와 N채널 MOSFETQJ를 통해서 전원단자 +V와 -V와의 사이에 접속된다. 그리고, 바이어스전압발생용의 N채널 MOSFETQH에 의해 정전류원용 N채널 MOSFET 트랜지스터 QK및 QL을 공통바이어스한다.
제3도에 있어서, 저항체로서 직열로 접속된 P채널 MOSFETQI과 N채널 MOSFETQJ의 저항치는 IC로 구성한 경우 ±20 내지 ±30% 불균일하므로 동작전류를 크게 설정할 필요가 있으며, 그 결과 소비전력이 커지는 결점이 있었다.
또한, 연산증폭기를 복수채널 설치하고, 전류원용 N채널 MOSFET 트랜지스터 QK및 QL을 각각 바이어스할 경우, 바이어스전압발생용의 N채널 MOSFETQH과 정전류원용 트랜지스터 QK및 QL과의 사이의 전압라인을 인회(引回)하므로 노이즈를 얻기 쉬운 동시에, 각각 독립으로 바이어스전압발생용의 N채널 MOSFETQJ, QH및 P채널 MOSFETQI을 설치하므로, IC의 칩사이즈가 커지는 결점이 있었다.
따라서, 본원 발명의 목적은 상기 결점을 개량한 바이어스전압발생회로 및 연산증폭기를 제공하는데 있다.
본원 발명의 바이어스전압발생회로는 다이오드접속된 제1도전형의 제1의 트랜지스터, 상기 제1도전형의 제2 및 제3의 트랜지스터로 이루어지는 커렌트미러회로와, 각각이 다이오드접속되는 동시에 각각의 입력전극이 상기 커렌트미러회로의 제2 및 제3의 트랜지스터의 출력전극에 접속된 상기 제1도전형과는 다른 제2도전형의 바이어스전압발생용의 제4 및 제5의 트랜지스터를 가지고, 상기 커렌트미러회로의 제1 내지 제3의 트랜지스터 및 상기 바이어스전압발생용의 제4 및 제5의 트랜지스터를 1칩 반도체기판상에 형상하는 동시에, 상기 커렌트미러회로의 제1의 트랜지스터의 입력전극에 접속되고, 소정의 바이어스전류를 공급하는 저항기를 상기 반도체기판의 외부에 설치하여 구성된다.
또한, 본원 발명의 연산증폭기는 각각이 정전류원용 트랜지스터를 가지는 복수채널의 연산증폭기를 상기 1칩 반도체기판상에 형성되는 동시에, 상기 제4 및 제5의 트랜지스터의 강하전압에 의해 상기 복수채널의 연산증폭기의 정전류원용 트랜지스터를 각각 바이어스하도록 구성된다.
본원 발명의 바이어스전압발생회로에 의하면, 소정의 바이어스전류를 공급하는저항기를 상기 반도체기판의 외부에 설치함으로써 상기 저항기의 불균일이 적어지므로 바이어스전류치를 정확하게 설정할 수 있는 동시에, 저항기의 저항치에 의해 제4 및 제5의 트랜지스터의 바이어스출력전압을 동시에 설정할 수 있다.
또한, 본원 발명의 연산증폭기는 각각이 정전류원용 트랜지스터를 가지는 복수채널의 연산증폭기를 상기 1칩 반도체기판상에 형성하는 동시에, 상기 제4 및 제5의 트랜지스터의 강하전압에 의해 상기 복수채널의 연산증폭기의 정전류원용 트랜지스터를 각각 바이어스하고, 외부부착 저항기에 의해 복수채널의 연산증폭기의 동작전류를 동시에, 또한 정확하게 설정할 수 있다.
다음에, 본원 발명의 실시예에 대하여 도면을 참조하면서 설명한다.
제1도는 본원 발명의 바이어스전압발생회로의 기본구성을 도시한 회로도이며, (1)은 전체로서 1칩 반도체기판상(도시하지 않음)에 형성된 IC(집적회로)를 도시한다. Q1은 다이오드접속된 제1도전형의 제1의 트랜지스터(일예로서 N채널형 MOSFET), Q2및 Q3은 제1도전형의 제2 및 제3의 트랜지스터(일예로서 N채널형 MOSFET)이며, 제1의 트랜지스터 Q1와 제2 및 제3의 트랜지스터 Q2및 Q3은 게이트소스간이 서로 병렬로 접속되어 커렌트미러회로(CM)를 구성한다. Q4및 Q5는 각각이 다이오드접속되는 동시에 각각의 입력전극이 커렌트미러회로(CM)의 제2의 트랜지스터 Q2및 제3의 트랜지스터(Q3)의 출력전극(드레인)과 전원단자 Vcc와의 사이에 접속된 제1도전형과는 다른 제2도전형의 바이어스전압발생용의 제4 및 5의 트랜지스터(일예로서 P채널형 MOSFET)이며, 커렌트미러회로 CM의 제1 내지 제3의 트랜지스터 Q1내지 Q3와 함께 1칩 반도체 기판상에 형성된다. (2)는 소정의 바이어스전류를 공급하는 저항기이며, 전원단자 VB와 IC(1)의 핀 P1과의 사이에 접속된다. IC(1)의 핀 P2은 커렌트미러회로 CM의 제1 내지 제3의 트랜지스터 Q1내지 Q3의 각 소스에 접속되는 동시에 접지된다. (3) 및 (4)는 제4 및 제5의 트랜지스터 Q4및 Q5의 각각의 게이트에 접속된 제1 및 제2의 출력단자이다.
이상의 구성에 있어서, 저항기(2)를 흐르는 바이어스전류 IO는 커렌트미러회로 CM의 전류비배(電流比倍)되어 제4 및 제5의 트랜지스터 Q4및 Q5에 각각 흐르고, 제1 및 제2의 출력단자(3) 및 (4)에 소정의 바이어스전압을 발생한다. 이 경우, 바이어스전류 IO를 공급하는 저항기(2)를 IC(1)의 외부에 설치함으로써 저항기(2)의 불균일이 적어지므로 바이어스전류 IO를 정확하게 설정할 수 있다.
다음에, 제2도의 본원 발명의 연산증폭기의 일실시예를 도시한 회로도에 대하여 설명한다.
제2도에 있어서, 제1도에 대응하는 부분에는 동일부호를 붙여서 상세한 설명은 생략한다.
OP1은 제1의 연산증폭기이며, OP2는 제2의 연산증폭기이다. 제1의 연산증폭기 OP1는 차동증폭용의 N채널형의 MOSFETQ6, Q7와 차동증폭용의 MOSFETQ6, Q7의 드레인에 커렌트미러회로로서 구성된 N채널형의 MOSFETQ8, Q9및 증폭용의 N채널 MOSFETQ10을 갖는다. 또한, Q11및 Q12는 각각 정전류원용 P채널 MOSFET이며, 제1의 출력단자(3)의 바이어스전아이 공급된다. 제2의 연산증폭기 OP2는 MOSFETQ13내지 Q19를 가지고, 제1의 연산증폭기 OP1와 대략 동일하게 구성되고, 정전류원용 P채널 MOSFETQ18및 Q19은 제2의 출력단자(4)의 바이어스전압이 공급된다.
이상의 구성에 있어서, 제4 및 제5의 트랜지스터 Q4및 Q5의 강하전압에 의해 복수채널의 연산증폭기 OP1및 OP2의 정전류원용 트랜지스터 Q11,Q12,Q18,Q19를 각각 바이어스하고, 외부부착저항기(2)에 의해 복수채널의 연산증폭기 OP1및 OP2의 동작전류를 동시에, 또한 정확하게 설정할 수 있다.
이 경우, 커렌트미러회로 CM와 바이어스전압발생용의 제4 및 제5의 트랜지스터 Q4및 Q5과 사이는 바이어스용 정전류가 흐르므로 노이즈에 대한 레이아웃의 자유도가 증대된다.
또한, 전술한 실시예에 있어서는 MOSFET에 대하여 설명하였지만, 본원 발명은 바이폴라형 트랜지스터를 사용할 수 있다.
또한, 제1의 연산증폭기 OP1(또는 제2의 연산증폭기 OP2)를 복수의 연산증포기로 구성하고, 각각의 연산증폭기의 정전류원용 FET를 공통으로 바이어스하는 것도 가능하다.
이상 설명한 바와 같이, 본원 발명의 바이어스전압 발생회로에 의하면, 소정의 바이어스전류를 공급하는 저항기를 상기 반도체기판의 외부에 설치함으로써 상기 저항기의 불균일이 적어지므로 바이어스전류치를 정확하게 설정할 수 있는 동시에, 저항기의 저항치에 의해 바이어스전압발생용 트랜지스터의 바이어스출력전압을 동시에 설정할 수 있다.
또한, 각각이 정전류원용 트랜지스터를 가지는 복수채널의 연산증폭기를 상기 1칩 반도체기판상에 형성하는 동시에, 바이어스전압발생용 트랜지스터의 강하전압에 의해 상기 정전류원용 트랜지스터를 각각 바이어스하고, 외부부착저항기에 의해 복수채널의 연산증폭기의 동작전류를 동시에, 또한 정확하게 설정할 수 있다.
그리고, 커렌트미러회로와 바이어스전압발생용 트랜지스터와의 사이는 바이어스용 정전류가 흐르므로, 노이즈에 대한 레이아웃의 자유도가 증대되는 이점이 있다.

Claims (2)

  1. 다이오드접속된 제1도전형의 제1의 트랜지스터, 상기 제1도전형의 제2 및 제3의 트랜지스터로 이루어지는 커렌트미러회로와, 각각이 다이오드접속되는 동시에 각각의 입력전극이 상기 커렌트미러회로의 제2 및 제3의 트랜지스터의 출력전극에 접속된 상기 제1도전형과는 다른 제2도전형의 바이어스전압발생용의 제4 및 제5의 트랜지스터를 가지고, 상기 커렌트미러회로의 제1 내지 제3의 트랜지스터 및 상기 바이어스전압발생용의 제4 및 제5의 트랜지스터를 1칩 반도체기판상에 형성하는 동시에, 상기 커렌트미러회로의 제1의 트랜지스터의 입력전극에 접속되고, 소정의 바이어스전류를 공급하는 저항기를 상기 반도체기판의 외부에 설치한 것을 특징으로 하는 바이어스전압발생회로.
  2. 각각이 정전류원용 트랜지스터를 가지는 복수채널의 연산증폭기를 상기 1칩 반도체기판상에 형성하는 동시에, 청구항 제1항의 바이어스전압발생회로의 제4 및 제5의 트랜지스터의 강하전압에 의해 상기 복수채널의 연산증폭기의 정전류원용 트랜지스터를 각각 바이어스하도록 한 것을 특징으로 하는 연산증폭기.
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