JPH0226816B2 - - Google Patents
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- JPH0226816B2 JPH0226816B2 JP5348282A JP5348282A JPH0226816B2 JP H0226816 B2 JPH0226816 B2 JP H0226816B2 JP 5348282 A JP5348282 A JP 5348282A JP 5348282 A JP5348282 A JP 5348282A JP H0226816 B2 JPH0226816 B2 JP H0226816B2
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- 239000000758 substrate Substances 0.000 claims description 37
- 230000005669 field effect Effects 0.000 claims description 21
- 238000006243 chemical reaction Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 17
- 230000000694 effects Effects 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はMOS型電界効果トランジスタを用
いたアナログスイツチ装置に関する。
いたアナログスイツチ装置に関する。
アナログスイツチ装置とは、この装置を制御す
るクロツク信号によつてその状態がオン（導通）
状態あるいはオフ（非導通）状態に切り替わり、
オン状態のときには入力情報、すなわちアナログ
入力信号が出力に伝達され、オフ状態のときには
アナログ入力信号が伝達されないような装置であ
る。
るクロツク信号によつてその状態がオン（導通）
状態あるいはオフ（非導通）状態に切り替わり、
オン状態のときには入力情報、すなわちアナログ
入力信号が出力に伝達され、オフ状態のときには
アナログ入力信号が伝達されないような装置であ
る。
第１図は従来のアナログスイツチ装置の回路構
成図である。この装置は、Ｎチヤネルでエンハン
スメント型のMOS型電界効果トランジスタ（以
下MOSトランジスタと略称する）１のソース電
極ＳとＰチヤネルでエンハンスメント型のMOS
トランジスタ２のドレイン電極Ｄとを接続し、こ
の接続点をアナログ入力信号INの供給端子３に
接続し、また上記MOSトランジスタ１のドレイ
ン電極ＤとMOSトランジスタ２のソース電極Ｓ
とを接続し、この接続点をアナログ出力信号
OUTの取り出し端子４に接続し、さらに上記
MOSトランジスタ１のゲート電極Ｇにはクロツ
ク信号φを、MOSトランジスタ２のゲート電極
Ｇにはクロツク信号φと相補対をなすクロツク信
号をそれぞれ供給し、またＮチヤネルのMOS
トランジスタ１の基板電極Ｂには上記クロツク信
号φ，の低電位に相当する電圧VSS（たとえば
0Vあるいは負極性電圧）を、ＰチヤネルのMOS
トランジスタ２の基板電極Ｂにはクロツク信号
φ，の高電位に相当する電圧VDD（たとえば正
極性電圧）をそれぞれ供給することによつて構成
されている。
成図である。この装置は、Ｎチヤネルでエンハン
スメント型のMOS型電界効果トランジスタ（以
下MOSトランジスタと略称する）１のソース電
極ＳとＰチヤネルでエンハンスメント型のMOS
トランジスタ２のドレイン電極Ｄとを接続し、こ
の接続点をアナログ入力信号INの供給端子３に
接続し、また上記MOSトランジスタ１のドレイ
ン電極ＤとMOSトランジスタ２のソース電極Ｓ
とを接続し、この接続点をアナログ出力信号
OUTの取り出し端子４に接続し、さらに上記
MOSトランジスタ１のゲート電極Ｇにはクロツ
ク信号φを、MOSトランジスタ２のゲート電極
Ｇにはクロツク信号φと相補対をなすクロツク信
号をそれぞれ供給し、またＮチヤネルのMOS
トランジスタ１の基板電極Ｂには上記クロツク信
号φ，の低電位に相当する電圧VSS（たとえば
0Vあるいは負極性電圧）を、ＰチヤネルのMOS
トランジスタ２の基板電極Ｂにはクロツク信号
φ，の高電位に相当する電圧VDD（たとえば正
極性電圧）をそれぞれ供給することによつて構成
されている。
このような装置において、いま、クロツク信号
φをＨレベル（VDD）、クロツク信号をＬレベ
ル（VSS）にそれぞれ設定すると、上記Ｎチヤネ
ル、Ｐチヤネルの両MOSトランジスタ１，２は
オン状態となつてその抵抗RN，RPはそれぞれ小
さなものとなり、入力信号INが両MOSトランジ
スタ１，２を介して伝達され、端子４からは出力
信号OUTが取り出される。一方、クロツク信号
φをＬレベル、クロツク信号をＨレベルにそれ
ぞれ設定すると、両MOSトランジスタ１，２オ
フ状態となつてその抵抗RN，RPはそれぞれ極め
て大きなものとなり、入力信号INは端子４に伝
達されず、出力信号OUTは取り出されない。
φをＨレベル（VDD）、クロツク信号をＬレベ
ル（VSS）にそれぞれ設定すると、上記Ｎチヤネ
ル、Ｐチヤネルの両MOSトランジスタ１，２は
オン状態となつてその抵抗RN，RPはそれぞれ小
さなものとなり、入力信号INが両MOSトランジ
スタ１，２を介して伝達され、端子４からは出力
信号OUTが取り出される。一方、クロツク信号
φをＬレベル、クロツク信号をＨレベルにそれ
ぞれ設定すると、両MOSトランジスタ１，２オ
フ状態となつてその抵抗RN，RPはそれぞれ極め
て大きなものとなり、入力信号INは端子４に伝
達されず、出力信号OUTは取り出されない。
ところでアナログスイツチ装置では、入力信号
INがMOSトランジスタ１，２を通つても、出力
信号OUTの電圧を入力信号INの電圧に等しくす
るかあるいは直線的に比例させる必要があり、こ
のためには両MOSトランジスタ１，２のオン時
に端子３，４間の抵抗値を常に一定にしておく必
要がある。しかしながら、従来のアナログスイツ
チ装置では、端子３，４間の抵抗は、端子３ある
いは４の電圧に従つて変化してしまう。これは
MOSトランジスタにはソース−基板バイアス効
果（バツクゲートバイアス効果）があり、この効
果よつてMOSトランジスタのしきい値が変化し
てしまい、これによつてMOSトランジスタのオ
ン抵抗が影響を受けるからである。すなわち、
MOSトランジスタのオン抵抗Ｒには次のような
比例式が成立する。
INがMOSトランジスタ１，２を通つても、出力
信号OUTの電圧を入力信号INの電圧に等しくす
るかあるいは直線的に比例させる必要があり、こ
のためには両MOSトランジスタ１，２のオン時
に端子３，４間の抵抗値を常に一定にしておく必
要がある。しかしながら、従来のアナログスイツ
チ装置では、端子３，４間の抵抗は、端子３ある
いは４の電圧に従つて変化してしまう。これは
MOSトランジスタにはソース−基板バイアス効
果（バツクゲートバイアス効果）があり、この効
果よつてMOSトランジスタのしきい値が変化し
てしまい、これによつてMOSトランジスタのオ
ン抵抗が影響を受けるからである。すなわち、
MOSトランジスタのオン抵抗Ｒには次のような
比例式が成立する。
Ｒ∝１／VGS−Vth ……(1)
VGS：ゲート電極とソース電極との間のバイア
ス電圧 Vth：しきい値 さらにMOSトランジスタのしきい値Vthは次式
で表わされる。
ス電圧 Vth：しきい値 さらにMOSトランジスタのしきい値Vthは次式
で表わされる。
Vth＝Vth0＋tOX／εOX・√２・.S・・（
√2F＋BS−√2F）……(2) Vth0：真性のしきい値（ソース電極と基板
電極との間のバイアス電圧が0Vの時） tOX：ゲート酸化膜の膜厚 εOX：ゲート酸化膜の誘電率 εS：シリコンの誘電率 ｑ：電子の電荷量 Ｎ：基板不純物濃度 VBS：ソース電極と基板電極との間のバイ
アス電圧 φF：フエルミ準位 上記(2)式から明かなようにVBSが大きくなると
しきい値Vthも大きくなり、またVthが大きくなる
と前記(1)式よりＲは大きくなる。
√2F＋BS−√2F）……(2) Vth0：真性のしきい値（ソース電極と基板
電極との間のバイアス電圧が0Vの時） tOX：ゲート酸化膜の膜厚 εOX：ゲート酸化膜の誘電率 εS：シリコンの誘電率 ｑ：電子の電荷量 Ｎ：基板不純物濃度 VBS：ソース電極と基板電極との間のバイ
アス電圧 φF：フエルミ準位 上記(2)式から明かなようにVBSが大きくなると
しきい値Vthも大きくなり、またVthが大きくなる
と前記(1)式よりＲは大きくなる。
さらに前記第１図に示すアナログスイツチ装置
のＮチヤネルのMOSトランジスタ１を、第２図
に示すようにＮ型半導体基板１１内に拡散法等に
よつて形成されたＰウエル領域１２内に設け、ま
たＰチヤネルのMOSトランジスタ２は基板１１
内に設ける場合、Ｐウエル領域１２の不純物濃度
が基板１１のそれよりも当然大きくなるために、
ＮチヤネルのMOSトランジスタ１のしきい値の
ソース−基板バイアス効果に対する感度がＰチヤ
ネルのMOSトランジスタ２のそれより高くなり、
普通は約３倍程度高くなる。したがつて両MOS
トランジスタ１，２のオン時に、端子３に与える
入力信号INの電圧をVSS（0V）からVDD（＋5V）ま
で変化させた場合には、第３図の特性図に示すよ
うに、MOSトランジスタ１の抵抗RNとMOSトラ
ンジスタ２の抵抗RPとの特性が対称とならず、
この結果、入力信号INの中間電圧である１／２VDD （＋2.5V）付近で、RNとRPの並列抵抗である端子
３，４間の抵抗RON（＝RN・RP／RN＋RP）が高い値とな る。
のＮチヤネルのMOSトランジスタ１を、第２図
に示すようにＮ型半導体基板１１内に拡散法等に
よつて形成されたＰウエル領域１２内に設け、ま
たＰチヤネルのMOSトランジスタ２は基板１１
内に設ける場合、Ｐウエル領域１２の不純物濃度
が基板１１のそれよりも当然大きくなるために、
ＮチヤネルのMOSトランジスタ１のしきい値の
ソース−基板バイアス効果に対する感度がＰチヤ
ネルのMOSトランジスタ２のそれより高くなり、
普通は約３倍程度高くなる。したがつて両MOS
トランジスタ１，２のオン時に、端子３に与える
入力信号INの電圧をVSS（0V）からVDD（＋5V）ま
で変化させた場合には、第３図の特性図に示すよ
うに、MOSトランジスタ１の抵抗RNとMOSトラ
ンジスタ２の抵抗RPとの特性が対称とならず、
この結果、入力信号INの中間電圧である１／２VDD （＋2.5V）付近で、RNとRPの並列抵抗である端子
３，４間の抵抗RON（＝RN・RP／RN＋RP）が高い値とな る。
このように従来では、入出力端子間の抵抗が一
定とはならないために、出力信号OUTに大きな
歪が発生するという欠点がある。
定とはならないために、出力信号OUTに大きな
歪が発生するという欠点がある。
この発明は上記のような事情を考慮してなされ
たもので、その目的とするところは、入出力端間
の抵抗値を一定にし、もつて歪の少ない出力信号
を得ることができるアナログスイツチ装置を提供
することにある。
たもので、その目的とするところは、入出力端間
の抵抗値を一定にし、もつて歪の少ない出力信号
を得ることができるアナログスイツチ装置を提供
することにある。
この発明の一実施例によれば、エンハンスメン
ト型のＮチヤネルおよびＰチヤネルのMOS型電
界効果トランジスタを並例接続してスイツチを構
成し、上記ＮチヤネルのMOS型電界効果トラン
ジスタの基板電極に、エンハンスメント型でＮチ
ヤネルのMOS型電界効果トランジスタおよびデ
イプレツシヨン型でＰチヤネルのMOS型電界効
果トランジスタからなり入力アナログ信号電圧に
応じた電圧を出力する電圧バツフア回路の出力電
圧を供給するようにしたものである。
ト型のＮチヤネルおよびＰチヤネルのMOS型電
界効果トランジスタを並例接続してスイツチを構
成し、上記ＮチヤネルのMOS型電界効果トラン
ジスタの基板電極に、エンハンスメント型でＮチ
ヤネルのMOS型電界効果トランジスタおよびデ
イプレツシヨン型でＰチヤネルのMOS型電界効
果トランジスタからなり入力アナログ信号電圧に
応じた電圧を出力する電圧バツフア回路の出力電
圧を供給するようにしたものである。
以下図面を参照してこの発明の一実施例を説明
する。第４図はこの発明に係るアナログスイツチ
装置の一実施例の回路構成図であり、前記第１図
に示す従来装置と対応する箇所には同一符号を付
して説明する。まずＮチヤネルでエンハンスメン
ト型のMOSトランジスタ１のソース電極ＳとＰ
チヤネルでエンハンスメント型のMOSトランジ
スタ２のドレイン電極Ｄとが接続され、この接続
点はアナログ入力信号INの供給端子３に接続さ
れる。上記MOSトランジスタ１のドレイン電極
Ｄと上記MOSトランジスタ２のソース電極Ｓと
が接続され、この接続点はアナログ出力信号
OUTの取り出し端子４に接続される。上記MOS
トランジスタ１のゲート電極Ｇにはクロツク信号
φが、上記MOSトランジスタ２のゲート電極Ｇ
にはクロツク信号φと補相対をなすクロツク信号
φがそれぞれ供給される。上記MOSトランジス
タ２の基板電極Ｂには上記クロツク信号φ，の
高電圧（Ｈレベル）に相当する電源電圧VDD（た
とえば正極性電圧）が供給される。また端子３に
はアナログ入力信号INの電圧VINに応じた電圧を
出力する電圧バツフア回路（電圧変換手段）５の
入力端が接続され、この回路５からの出力電圧は
上記MOSトランジスタ１の基板電極Ｂに供給さ
れる。すなわち、第４図に示すアナログスイツチ
装置は、従来のようにＮチヤネルのMOSトラン
ジスタ１の基板電極Ｂに電源電圧VSSを常時供給
する代りに、電圧バツフア回路５から出力される
入力アナログ信号電圧VINに応じた電圧を供給す
るようにしたものである。
する。第４図はこの発明に係るアナログスイツチ
装置の一実施例の回路構成図であり、前記第１図
に示す従来装置と対応する箇所には同一符号を付
して説明する。まずＮチヤネルでエンハンスメン
ト型のMOSトランジスタ１のソース電極ＳとＰ
チヤネルでエンハンスメント型のMOSトランジ
スタ２のドレイン電極Ｄとが接続され、この接続
点はアナログ入力信号INの供給端子３に接続さ
れる。上記MOSトランジスタ１のドレイン電極
Ｄと上記MOSトランジスタ２のソース電極Ｓと
が接続され、この接続点はアナログ出力信号
OUTの取り出し端子４に接続される。上記MOS
トランジスタ１のゲート電極Ｇにはクロツク信号
φが、上記MOSトランジスタ２のゲート電極Ｇ
にはクロツク信号φと補相対をなすクロツク信号
φがそれぞれ供給される。上記MOSトランジス
タ２の基板電極Ｂには上記クロツク信号φ，の
高電圧（Ｈレベル）に相当する電源電圧VDD（た
とえば正極性電圧）が供給される。また端子３に
はアナログ入力信号INの電圧VINに応じた電圧を
出力する電圧バツフア回路（電圧変換手段）５の
入力端が接続され、この回路５からの出力電圧は
上記MOSトランジスタ１の基板電極Ｂに供給さ
れる。すなわち、第４図に示すアナログスイツチ
装置は、従来のようにＮチヤネルのMOSトラン
ジスタ１の基板電極Ｂに電源電圧VSSを常時供給
する代りに、電圧バツフア回路５から出力される
入力アナログ信号電圧VINに応じた電圧を供給す
るようにしたものである。
第５図は第４図中の電圧バツフア回路５を具体
的に示したアナログスイツチ装置の全体的な回路
構成図である。前記電圧バツフア回路５は、電源
電圧VDD印加点にドレイン電極Ｄが、電圧出力端
子６にソース電極Ｓが、前記端子３にゲート電極
Ｇが、上記電圧出力端子６に基板電極Ｂがそれぞ
れ接続されたＮチヤネルでエンハンスメント型の
MOSトランジスタ７と、上記電圧出力端子６に
ソース電極Ｓが、電源電圧VSS印加点にドレイン
電極Ｄが、前記端子３にゲート電極Ｇが、VDD印
加点に基板電極Ｂがそれぞれ接続されたＰチヤネ
ルでデイプレツシヨン型のMOSトランジスタ８
とから構成され、上記電圧出力端子６は前記Ｎチ
ヤネルのMOSトランジスタ１の基板電極Ｂに接
続される。また上記端子６には寄生容量９が等価
的に接続されている。
的に示したアナログスイツチ装置の全体的な回路
構成図である。前記電圧バツフア回路５は、電源
電圧VDD印加点にドレイン電極Ｄが、電圧出力端
子６にソース電極Ｓが、前記端子３にゲート電極
Ｇが、上記電圧出力端子６に基板電極Ｂがそれぞ
れ接続されたＮチヤネルでエンハンスメント型の
MOSトランジスタ７と、上記電圧出力端子６に
ソース電極Ｓが、電源電圧VSS印加点にドレイン
電極Ｄが、前記端子３にゲート電極Ｇが、VDD印
加点に基板電極Ｂがそれぞれ接続されたＰチヤネ
ルでデイプレツシヨン型のMOSトランジスタ８
とから構成され、上記電圧出力端子６は前記Ｎチ
ヤネルのMOSトランジスタ１の基板電極Ｂに接
続される。また上記端子６には寄生容量９が等価
的に接続されている。
第６図は上記第５図に示す回路を実際に集積化
する場合の素子構造を示す断面図である。図にお
いてＮ型半導体基板２１内にはＰウエル領域２２
が形成される。上記基板２１の表面領域にはＰ型
不純物の拡散によつて、MOSトランジスタ２の
ソース領域２３およびドレイン領域２４、MOS
トランジスタ８のドレイン領域２５およびソース
領域２６がそれぞれ形成される。また上記Ｐウエ
ル領域２２の表面領域にはＮ型不純物の拡散によ
つて、MOSトランジスタ７のソース領域２７お
よびドレイン領域２８、MOSトランジスタ１の
ソース領域２９およびドレイン領域３０がそれぞ
れ形成される。さらに上記Ｐウエル領域２２と基
板２１との境界部分には、Ｐウエル領域２２を囲
こむようにＰウエル領域２２とコンタクトを取る
ための不純物濃度の高いＰ型のコンタクト領域３
１が形成される。上記各ソース領域２３，２６，
２７，２９からはソース電極Ｓが、上記各ドレイ
ン領域２４，２５，２８，３０からはドレイン電
極Ｄがそれぞれ取り出され、さらに上記コンタク
ト領域３１からは上記MOSトランジスタ１およ
び７の基板電極Ｂが取り出される。また各MOS
トランジスタのドレイン領域とソース領域との間
の基板２１上にはゲート構造が形成され、これら
各ゲート構造から各ゲート電極Ｇが取り出され
る。そして基板２１からは上記MOSトランジス
タ２，８の基板電極Ｂが取り出される。なお、前
記寄生容量９は上記基板２１とＰウエル領域２２
との間に生じるPN接合によるものである。
する場合の素子構造を示す断面図である。図にお
いてＮ型半導体基板２１内にはＰウエル領域２２
が形成される。上記基板２１の表面領域にはＰ型
不純物の拡散によつて、MOSトランジスタ２の
ソース領域２３およびドレイン領域２４、MOS
トランジスタ８のドレイン領域２５およびソース
領域２６がそれぞれ形成される。また上記Ｐウエ
ル領域２２の表面領域にはＮ型不純物の拡散によ
つて、MOSトランジスタ７のソース領域２７お
よびドレイン領域２８、MOSトランジスタ１の
ソース領域２９およびドレイン領域３０がそれぞ
れ形成される。さらに上記Ｐウエル領域２２と基
板２１との境界部分には、Ｐウエル領域２２を囲
こむようにＰウエル領域２２とコンタクトを取る
ための不純物濃度の高いＰ型のコンタクト領域３
１が形成される。上記各ソース領域２３，２６，
２７，２９からはソース電極Ｓが、上記各ドレイ
ン領域２４，２５，２８，３０からはドレイン電
極Ｄがそれぞれ取り出され、さらに上記コンタク
ト領域３１からは上記MOSトランジスタ１およ
び７の基板電極Ｂが取り出される。また各MOS
トランジスタのドレイン領域とソース領域との間
の基板２１上にはゲート構造が形成され、これら
各ゲート構造から各ゲート電極Ｇが取り出され
る。そして基板２１からは上記MOSトランジス
タ２，８の基板電極Ｂが取り出される。なお、前
記寄生容量９は上記基板２１とＰウエル領域２２
との間に生じるPN接合によるものである。
次に上記のように構成された装置の動作を説明
する。まず、クロツク信号φをＨレベル（VDD）、
クロツク信号をＬレベル（VSS）に設定して
MOSトランジスタ１，２を共にオンさせる。次
にこの状態でアナログ入力信号INの電圧VINとし
てVSSレベルたとえば0Vを供給する。この時、デ
イプレツシヨン型のMOSトランジスタ８がオン
するため、電圧バツフア回路５の電圧出力端子６
の電圧はアナログ入力信号電圧VINとMOSトラン
ジスタ８のしきい値VthDとの差電圧となる。すな
わち、電圧バツフア回路５の出力電圧は第６図に
おいてＰウエル領域２２に与えられるため、この
電圧をVp-wellとすればこのは次式で表わされる。
する。まず、クロツク信号φをＨレベル（VDD）、
クロツク信号をＬレベル（VSS）に設定して
MOSトランジスタ１，２を共にオンさせる。次
にこの状態でアナログ入力信号INの電圧VINとし
てVSSレベルたとえば0Vを供給する。この時、デ
イプレツシヨン型のMOSトランジスタ８がオン
するため、電圧バツフア回路５の電圧出力端子６
の電圧はアナログ入力信号電圧VINとMOSトラン
ジスタ８のしきい値VthDとの差電圧となる。すな
わち、電圧バツフア回路５の出力電圧は第６図に
おいてＰウエル領域２２に与えられるため、この
電圧をVp-wellとすればこのは次式で表わされる。
Vp-well＝VIN−VthD ……(1)
MOSトランジスタ８がオンすることによつて、
電圧バツフア回路５の電圧出力端子６に接続され
ている前記寄生容量９が予めVDD（たとえば＋5V）
に充電されていたとすれば、この電圧は上記(1)式
で表わされる値まで低下する。
電圧バツフア回路５の電圧出力端子６に接続され
ている前記寄生容量９が予めVDD（たとえば＋5V）
に充電されていたとすれば、この電圧は上記(1)式
で表わされる値まで低下する。
ところで、上記電圧出力端子６における電圧が
＋5Vの時、MOSトランジスタ８のソース電極Ｓ
も＋5Vになつており、またこのMOSトランジス
タ８の基板電極Ｂには常に＋5Vの電源電圧VDDが
供給されているため、MOSトランジスタ８がオ
ンした直後において、このMOSトランジスタ８
のバツクゲートバイアス電圧VBBは0Vである。し
たがつて、この時のしきい値は第７図中のVthD1
で示される正の値となり、またこの時のドレイ
ン、ソース間電流特性は第７図中の直線ａとな
る。次にMOSトランジスタ８がオンした後、電
圧Vp-wellが上記(1)式で表わされる値に近ずいてい
くと、このMOSトランジスタ８のソース電極Ｓ
の電圧は＋5Vから0Vに近ずいていくことにな
り、この結果、MOSトランジスタ８のバツクゲ
ートバイアス電圧VBBは順次大きくなつていく。
これに伴なつてMOSトランジスタ８のしきい値
は第７図において左方向にシフトし、同時にドレ
イン、ソース間電流特性を示す直線も左方向に平
行移動する。したがつてシフト後のMOSトラン
ジスタ８のしきい値VthD2が第７図に示すように
0V近傍の値であり、MOSトランジスタ８のドレ
イン、ソース間電流特性を示す直線ｂがエンハン
スメント型になつていれば、電圧Vp-wellはほぼ
0Vに近い値まで低下する。
＋5Vの時、MOSトランジスタ８のソース電極Ｓ
も＋5Vになつており、またこのMOSトランジス
タ８の基板電極Ｂには常に＋5Vの電源電圧VDDが
供給されているため、MOSトランジスタ８がオ
ンした直後において、このMOSトランジスタ８
のバツクゲートバイアス電圧VBBは0Vである。し
たがつて、この時のしきい値は第７図中のVthD1
で示される正の値となり、またこの時のドレイ
ン、ソース間電流特性は第７図中の直線ａとな
る。次にMOSトランジスタ８がオンした後、電
圧Vp-wellが上記(1)式で表わされる値に近ずいてい
くと、このMOSトランジスタ８のソース電極Ｓ
の電圧は＋5Vから0Vに近ずいていくことにな
り、この結果、MOSトランジスタ８のバツクゲ
ートバイアス電圧VBBは順次大きくなつていく。
これに伴なつてMOSトランジスタ８のしきい値
は第７図において左方向にシフトし、同時にドレ
イン、ソース間電流特性を示す直線も左方向に平
行移動する。したがつてシフト後のMOSトラン
ジスタ８のしきい値VthD2が第７図に示すように
0V近傍の値であり、MOSトランジスタ８のドレ
イン、ソース間電流特性を示す直線ｂがエンハン
スメント型になつていれば、電圧Vp-wellはほぼ
0Vに近い値まで低下する。
次にアナログ入力信号電圧VINが0Vから正の方
向に増大するものとする。そしてVIN−Vp-wellの
値が第７図中に示されるMOSトランジスタ７の
しきい値VthNよりも大きくなると、このMOSト
ランジスタ７がオンし、電源VDDにより前記寄生
容量９が充電され始める。この時、MOSトラン
ジスタ８はオフ状態である。MOSトランジスタ
７がオンし、第７図中の直線ｃで示されるＮチヤ
ネルでエンハンスメント型のドレイン、ソース間
電流特性に応じた電流がMOSトランジスタ７に
流れることにより、電圧出力端子６の電圧Vp-well
はVIN−VthNまで上昇する。具体的には、一般的
なCMOSプロセスにおいて、VthN＝＋1V、VDD＝
＋5VとすればVp-well＝５−１＝＋4Vまでバイア
ス可能となる。すなわち、入力アナログ信号電圧
VINが0Vから＋5Vまで上昇すると、MOSトラン
ジスタ１の基板電極Ｂには0Vから＋4Vまで変化
するバイアス電圧が与えられることになる。
向に増大するものとする。そしてVIN−Vp-wellの
値が第７図中に示されるMOSトランジスタ７の
しきい値VthNよりも大きくなると、このMOSト
ランジスタ７がオンし、電源VDDにより前記寄生
容量９が充電され始める。この時、MOSトラン
ジスタ８はオフ状態である。MOSトランジスタ
７がオンし、第７図中の直線ｃで示されるＮチヤ
ネルでエンハンスメント型のドレイン、ソース間
電流特性に応じた電流がMOSトランジスタ７に
流れることにより、電圧出力端子６の電圧Vp-well
はVIN−VthNまで上昇する。具体的には、一般的
なCMOSプロセスにおいて、VthN＝＋1V、VDD＝
＋5VとすればVp-well＝５−１＝＋4Vまでバイア
ス可能となる。すなわち、入力アナログ信号電圧
VINが0Vから＋5Vまで上昇すると、MOSトラン
ジスタ１の基板電極Ｂには0Vから＋4Vまで変化
するバイアス電圧が与えられることになる。
今度は逆にアナログ入力信号電圧VINが＋5Vか
ら0Vまで減少するものとする。VINが＋5Vから
低下すると、VIN−Vp-wellの値はMOSトランジス
タ７のしきい値VthNよりも低下するため、この
MOSトランジスタ７はオンする。一方、MOSト
ランジスタ８においてバツクゲートバイアス電圧
VBBが0Vの時のしきい値VthD1を＋0.6Vに設定し
たとする。そしてVIN＝＋5V時、前記したように
Vp-well＝＋4Vとすると、この時のMOSトランジ
スタ８のバツクゲートバイアス電圧VBBは５−４
＝＋1V程度になつている。この場合、MOSトラ
ンジスタ８のしきい値VthDがシフトし＋0.2Vにな
つているとすれば、VINが４＋0.2＝＋4.2Vまで低
下した際にMOSトランジスタ８がオンし、電圧
Vp-wellはこのMOSトランジスタを介して0Vに近
い値まで低下する。
ら0Vまで減少するものとする。VINが＋5Vから
低下すると、VIN−Vp-wellの値はMOSトランジス
タ７のしきい値VthNよりも低下するため、この
MOSトランジスタ７はオンする。一方、MOSト
ランジスタ８においてバツクゲートバイアス電圧
VBBが0Vの時のしきい値VthD1を＋0.6Vに設定し
たとする。そしてVIN＝＋5V時、前記したように
Vp-well＝＋4Vとすると、この時のMOSトランジ
スタ８のバツクゲートバイアス電圧VBBは５−４
＝＋1V程度になつている。この場合、MOSトラ
ンジスタ８のしきい値VthDがシフトし＋0.2Vにな
つているとすれば、VINが４＋0.2＝＋4.2Vまで低
下した際にMOSトランジスタ８がオンし、電圧
Vp-wellはこのMOSトランジスタを介して0Vに近
い値まで低下する。
第８図はMOSトランジスタ１，７のしきい値
を＋1.2V、MOSトランジスタ２のしきい値を−
1.2V、MOSトランジスタ８のしきい値を＋0.7V
にそれぞれ設定した場合の、アナログ入力信号電
圧VINに対する電圧出力端子６の電圧Vp-wellの変
化特性を示す特性図である。図示するように
Vp-wellはVINに対しほぼ比例して変化するため、
MOSトランジスタ１のソース、基板間電圧すな
わちバツクゲートバイアス電圧は常にほぼ一定値
にすることができ、この結果、MOSトランジス
タ１のオン抵抗のしきい値変動による変化はほと
んどなくすことができる。
を＋1.2V、MOSトランジスタ２のしきい値を−
1.2V、MOSトランジスタ８のしきい値を＋0.7V
にそれぞれ設定した場合の、アナログ入力信号電
圧VINに対する電圧出力端子６の電圧Vp-wellの変
化特性を示す特性図である。図示するように
Vp-wellはVINに対しほぼ比例して変化するため、
MOSトランジスタ１のソース、基板間電圧すな
わちバツクゲートバイアス電圧は常にほぼ一定値
にすることができ、この結果、MOSトランジス
タ１のオン抵抗のしきい値変動による変化はほと
んどなくすことができる。
次にクロツク信号φをＬレベル、クロツク信号
φをＨレベルにそれぞれ設定した場合、MOSト
ランジスタ１，２は共にオフ状態となるために、
その両抵抗RN，RPは極めて大きな値となり、こ
の結果、アナログ入力信号INは端子４に伝達さ
れず、アナログ出力信号OUTは取り出されない。
φをＨレベルにそれぞれ設定した場合、MOSト
ランジスタ１，２は共にオフ状態となるために、
その両抵抗RN，RPは極めて大きな値となり、こ
の結果、アナログ入力信号INは端子４に伝達さ
れず、アナログ出力信号OUTは取り出されない。
第９図は上記実施例装置において、両MOSト
ランジスタ１，２のオン時に、端子３に供給する
アナログ入力信号電圧VINを0Vから＋5Vまで変
化させた場合の、MOSトランジスタ１の抵抗RN
とMOSトランジスタ２の抵抗RP、およびRNとRP
の並列抵抗として表わされる端子３，４間の抵抗
RONそれぞれの特性を表わすものである。前記第
３図に示す、従来装置の特性図では、アナログ入
力信号電圧VINが＋2.5V付近でＮチヤネルのMOS
トランジスタ１のΔVthが増加し、RNの値が大き
く変化していたが、上記実施例装置では第９図に
示すように、RNとRPとは、アナログ入力信号電
圧VINが約＋2.5V付近で線対称となるような変化
をしている。これはＮチヤネルのMOSトランジ
スタ１の基板電極Ｂにアナログ入力信号電圧VIN
にほぼ比例した電圧を供給して、MOSトランジ
スタ１のバツクゲートバイアス効果を一定にして
しきい値の変動によるRNの変化を最小におさえ
るようにしたからである。したがつて、端子３，
４間の抵抗RONはほぼ平坦な特性となり、アナロ
グ入力信号電圧VINに影響されず一定値とするこ
とができる。この結果、アナログ出力信号OUT
に発生する歪を極めて小さくすることができる。
ランジスタ１，２のオン時に、端子３に供給する
アナログ入力信号電圧VINを0Vから＋5Vまで変
化させた場合の、MOSトランジスタ１の抵抗RN
とMOSトランジスタ２の抵抗RP、およびRNとRP
の並列抵抗として表わされる端子３，４間の抵抗
RONそれぞれの特性を表わすものである。前記第
３図に示す、従来装置の特性図では、アナログ入
力信号電圧VINが＋2.5V付近でＮチヤネルのMOS
トランジスタ１のΔVthが増加し、RNの値が大き
く変化していたが、上記実施例装置では第９図に
示すように、RNとRPとは、アナログ入力信号電
圧VINが約＋2.5V付近で線対称となるような変化
をしている。これはＮチヤネルのMOSトランジ
スタ１の基板電極Ｂにアナログ入力信号電圧VIN
にほぼ比例した電圧を供給して、MOSトランジ
スタ１のバツクゲートバイアス効果を一定にして
しきい値の変動によるRNの変化を最小におさえ
るようにしたからである。したがつて、端子３，
４間の抵抗RONはほぼ平坦な特性となり、アナロ
グ入力信号電圧VINに影響されず一定値とするこ
とができる。この結果、アナログ出力信号OUT
に発生する歪を極めて小さくすることができる。
また上記実施例では、電圧バツフア回路５にお
いて電圧出力端子６の電圧を設定する場合、Ｎチ
ヤネルのMOSトランジスタ７とＰチヤネルの
MOSトランジスタ８とが共にオン状態になるこ
とがなく、電圧バツフア回路５では上記二つの
MOSトランジスタ７，８を直列に介してVDDおよ
びVSS間に電流が流れることがないので、この電
圧バツフア回路５を設けたことによる消費電流の
増加は極くわずかである。また、消費電流につい
て考慮する必要がない場合には、Ｐチヤネルでデ
イプレツシヨン型のMOSトランジスタ８の代わ
りに単なる抵抗を接続するようにしてもよい。
いて電圧出力端子６の電圧を設定する場合、Ｎチ
ヤネルのMOSトランジスタ７とＰチヤネルの
MOSトランジスタ８とが共にオン状態になるこ
とがなく、電圧バツフア回路５では上記二つの
MOSトランジスタ７，８を直列に介してVDDおよ
びVSS間に電流が流れることがないので、この電
圧バツフア回路５を設けたことによる消費電流の
増加は極くわずかである。また、消費電流につい
て考慮する必要がない場合には、Ｐチヤネルでデ
イプレツシヨン型のMOSトランジスタ８の代わ
りに単なる抵抗を接続するようにしてもよい。
第１０図はこの発明の他の実施例の回路構成図
である。この実施例では、電圧バツフア回路５内
のＮチヤネルのMOSトランジスタ７のドレイン
電極Ｄを直接VDD印加点に接続する代わりに、ゲ
ート電極Ｇに前記クロツク信号が供給されるＰ
チヤネルでエンハンスメント型のMOSトランジ
スタ４１を介して接続して新たな電圧バツフア回
路４２を構成するようにしたものである。
である。この実施例では、電圧バツフア回路５内
のＮチヤネルのMOSトランジスタ７のドレイン
電極Ｄを直接VDD印加点に接続する代わりに、ゲ
ート電極Ｇに前記クロツク信号が供給されるＰ
チヤネルでエンハンスメント型のMOSトランジ
スタ４１を介して接続して新たな電圧バツフア回
路４２を構成するようにしたものである。
前記電圧バツフア回路５は、アナログ入力信号
INを伝達するＮチヤネルのMOSトランジスタ１
およびＰチヤネルのMOSトランジスタ２が共に
オンする時にのみに動作すればよいため、クロツ
ク信号をゲート入力とするMOSトランジスタ
４１を追加することによつて、アナログ入力信号
INを端子４に伝達する時にのみMOSトランジス
タ４１をオンさせて、電圧出力端子６にアナログ
入力信号電圧VINに応じた電圧Vp-wellを得るよう
にしたものである。
INを伝達するＮチヤネルのMOSトランジスタ１
およびＰチヤネルのMOSトランジスタ２が共に
オンする時にのみに動作すればよいため、クロツ
ク信号をゲート入力とするMOSトランジスタ
４１を追加することによつて、アナログ入力信号
INを端子４に伝達する時にのみMOSトランジス
タ４１をオンさせて、電圧出力端子６にアナログ
入力信号電圧VINに応じた電圧Vp-wellを得るよう
にしたものである。
第１１図はこの発明のさらに他の実施例の回路
構成図である。この実施例では上記第１０図に示
す実施例におけるMOSトランジスタ７，８，４
１からなる電圧バツフア回路４２の代りに、上記
MOSトランジスタ７，８，４１の他にさらにＮ
チヤネルでエンハンスメント型のMOSトランジ
スタ４３とＰチヤネルでデイプレツシヨン型の
MOSトランジスタ４４を追加して新たな電圧バ
ツフア回路４５を構成するようにしたものであ
る。すなわち、新たに追加されるMOSトランジ
スタ４３のドレイン電極ＤはMOSトランジスタ
４１のドレイン電極Ｄに、ソース電極Ｓおよび基
板電極Ｂは前記端子６に、ゲート電極Ｇは前記端
子４にそれぞれ接続され、新たに追加される他の
MOSトランジスタ４４のソース電極Ｓは前記端
子６に、ドレイン電極ＤはVSS印加点に、基板電
極ＢはVDD印加点に、ゲート電極Ｇは前記端子４
にそれぞれ接続される。
構成図である。この実施例では上記第１０図に示
す実施例におけるMOSトランジスタ７，８，４
１からなる電圧バツフア回路４２の代りに、上記
MOSトランジスタ７，８，４１の他にさらにＮ
チヤネルでエンハンスメント型のMOSトランジ
スタ４３とＰチヤネルでデイプレツシヨン型の
MOSトランジスタ４４を追加して新たな電圧バ
ツフア回路４５を構成するようにしたものであ
る。すなわち、新たに追加されるMOSトランジ
スタ４３のドレイン電極ＤはMOSトランジスタ
４１のドレイン電極Ｄに、ソース電極Ｓおよび基
板電極Ｂは前記端子６に、ゲート電極Ｇは前記端
子４にそれぞれ接続され、新たに追加される他の
MOSトランジスタ４４のソース電極Ｓは前記端
子６に、ドレイン電極ＤはVSS印加点に、基板電
極ＢはVDD印加点に、ゲート電極Ｇは前記端子４
にそれぞれ接続される。
すなわちこの実施例では、前記第４図の実施例
におけるような電圧バツフア回路を２組設けてこ
の一方の入力として２つのMOSトランジスタ１，
２を通過する前のアナログ入力信号INを供給し、
他方の入力としてMOSトランジスタ１，２を通
過した後のアナログ出力信号OUTを供給するこ
とによつて、電圧出力端子６における電圧をアナ
ログ入力信号電圧VINの変化に対して高速に応答
させるようにしたものである。なお、この実施例
の場合にも、MOSトランジスタ４１を設けるこ
とによつて、アナログ入力信号INを端子４に伝
達する時にのみこのMOSトランジスタ４１をオ
ンさせて、電圧出力端子６にアナログ入力信号電
圧VINに応じた電圧Vp-wellを得るようにしたもの
である。
におけるような電圧バツフア回路を２組設けてこ
の一方の入力として２つのMOSトランジスタ１，
２を通過する前のアナログ入力信号INを供給し、
他方の入力としてMOSトランジスタ１，２を通
過した後のアナログ出力信号OUTを供給するこ
とによつて、電圧出力端子６における電圧をアナ
ログ入力信号電圧VINの変化に対して高速に応答
させるようにしたものである。なお、この実施例
の場合にも、MOSトランジスタ４１を設けるこ
とによつて、アナログ入力信号INを端子４に伝
達する時にのみこのMOSトランジスタ４１をオ
ンさせて、電圧出力端子６にアナログ入力信号電
圧VINに応じた電圧Vp-wellを得るようにしたもの
である。
ところで前記第６図の断面図に示すように、
MOSトランジスタ１のドレイン領域３０はＮ型、
Ｐウエル領域２２はＰ型、基板２１がＮ型である
ために、第１２図に示すように上記ドレイン領域
３０をエミツタ領域、上記Ｐウエル領域２２をベ
ース領域、基板２１をコレクタ領域とするnpn型
のバイポーラトランジスタＱが等価的に発生す
る。上記バイポーラトランジスタＱが発生してい
る状態でいま、MOSトランジスタのソース、ド
レイン間に大きな電流を流すと、このMOSトラ
ンジスタ１のオン抵抗によつて大きな電圧降下が
生じ、ドレイン領域３０における電圧がソース領
域２９よりも大幅に低下する。ソース領域２９の
電圧VINに応じた電圧が電圧バツフア回路５によ
つてＰウエル領域２２に供給されるため、バイポ
ーラトランジスタＱのベース、エミツタ間が順方
向にバイアスされる状態が発生する。この時、上
記バイポーラトランジスタＱはオンするわけであ
るが、基板２１はVDDに保たれているためこのバ
イポーラトランジスタＱを介して無駄な電流がド
レイン領域３０に流れてしまい、この結果、消費
電流が増加してしまう。
MOSトランジスタ１のドレイン領域３０はＮ型、
Ｐウエル領域２２はＰ型、基板２１がＮ型である
ために、第１２図に示すように上記ドレイン領域
３０をエミツタ領域、上記Ｐウエル領域２２をベ
ース領域、基板２１をコレクタ領域とするnpn型
のバイポーラトランジスタＱが等価的に発生す
る。上記バイポーラトランジスタＱが発生してい
る状態でいま、MOSトランジスタのソース、ド
レイン間に大きな電流を流すと、このMOSトラ
ンジスタ１のオン抵抗によつて大きな電圧降下が
生じ、ドレイン領域３０における電圧がソース領
域２９よりも大幅に低下する。ソース領域２９の
電圧VINに応じた電圧が電圧バツフア回路５によ
つてＰウエル領域２２に供給されるため、バイポ
ーラトランジスタＱのベース、エミツタ間が順方
向にバイアスされる状態が発生する。この時、上
記バイポーラトランジスタＱはオンするわけであ
るが、基板２１はVDDに保たれているためこのバ
イポーラトランジスタＱを介して無駄な電流がド
レイン領域３０に流れてしまい、この結果、消費
電流が増加してしまう。
第１３図は上記のように端子３，４間に大きな
電流が流れる際の消費電流の増加を防止するよう
にした、この発明の異なる他の実施例の回路構成
図である。この実施例では、前記第１０図に示す
実施例回路におけるＰチヤネルのMOSトランジ
スタ４１の代わりにクロツク信号φをゲート入力
とするＮチヤネルでエンハンスメント型のMOS
トランジスタ４６を設け、さらにこのMOSトラ
ンジスタ４６と前記MOSトランジスタ７との間
に、ゲート電極Ｇが端子４に接続されたＮチヤネ
ルでエンハンスメント型のMOSトランジスタ４
７を挿入すると共に、電圧出力端子６とVSSとの
間に挿入されゲート電極Ｇが端子４に接続された
Ｐチヤネルでデイプレツシヨン型のMOSトラン
ジスタ４８を設けることによつて電圧バツフア回
路４９を構成するようにしたものである。すなわ
ちこの実施例ではMOSトランジスタ４６をクロ
ツク信号φでオンまたはオフさせることによつて
電圧バツフア回路４９の動作を制御し、また
MOSトランジスタ４７を設けこのゲート電極Ｇ
を端子４に接続することによつてゲート電極Ｇに
アナログ出力信号電圧VOUTを供給して、この
MOSトランジスタ４７のソース電極Ｓの電圧す
なわちMOSトランジスタ７のドレイン電極Ｄの
電圧が常にアナログ出力信号電圧VOUT以下とな
るようにしたものである。したがつて、第２図中
のバイポーラトランジスタＱをベース領域の電圧
もアナログ出力信号電圧VOUT以下となり、バイ
ポーラトランジスタＱのベース、エミツタ間は逆
バイアス状態となるためにこのトランジスタＱを
介して電流が流れることはない、なお、デイプレ
ツシヨン型のMOSトランジスタ４８は電圧出力
端子６に接続されている容量９を放電させて電圧
Vp-wellを0V近傍まで低下させる際のスピードア
ツプを図るために設けられている。
電流が流れる際の消費電流の増加を防止するよう
にした、この発明の異なる他の実施例の回路構成
図である。この実施例では、前記第１０図に示す
実施例回路におけるＰチヤネルのMOSトランジ
スタ４１の代わりにクロツク信号φをゲート入力
とするＮチヤネルでエンハンスメント型のMOS
トランジスタ４６を設け、さらにこのMOSトラ
ンジスタ４６と前記MOSトランジスタ７との間
に、ゲート電極Ｇが端子４に接続されたＮチヤネ
ルでエンハンスメント型のMOSトランジスタ４
７を挿入すると共に、電圧出力端子６とVSSとの
間に挿入されゲート電極Ｇが端子４に接続された
Ｐチヤネルでデイプレツシヨン型のMOSトラン
ジスタ４８を設けることによつて電圧バツフア回
路４９を構成するようにしたものである。すなわ
ちこの実施例ではMOSトランジスタ４６をクロ
ツク信号φでオンまたはオフさせることによつて
電圧バツフア回路４９の動作を制御し、また
MOSトランジスタ４７を設けこのゲート電極Ｇ
を端子４に接続することによつてゲート電極Ｇに
アナログ出力信号電圧VOUTを供給して、この
MOSトランジスタ４７のソース電極Ｓの電圧す
なわちMOSトランジスタ７のドレイン電極Ｄの
電圧が常にアナログ出力信号電圧VOUT以下とな
るようにしたものである。したがつて、第２図中
のバイポーラトランジスタＱをベース領域の電圧
もアナログ出力信号電圧VOUT以下となり、バイ
ポーラトランジスタＱのベース、エミツタ間は逆
バイアス状態となるためにこのトランジスタＱを
介して電流が流れることはない、なお、デイプレ
ツシヨン型のMOSトランジスタ４８は電圧出力
端子６に接続されている容量９を放電させて電圧
Vp-wellを0V近傍まで低下させる際のスピードア
ツプを図るために設けられている。
なお、この発明は上記実施例に限定されるもの
ではなく、たとえば第５図に示す実施例回路では
MOSトランジスタ７，８の各ゲート電極Ｇを共
に端子３に接続してMOSトランジスタ７，８の
ゲートにアナログ入力信号INを供給する場合に
ついて説明したが、これは両MOSトランジスタ
７，８のゲート電極Ｇを共に端子４に接続してア
ナログ出力信号OUTを供給するようにしてもよ
い。
ではなく、たとえば第５図に示す実施例回路では
MOSトランジスタ７，８の各ゲート電極Ｇを共
に端子３に接続してMOSトランジスタ７，８の
ゲートにアナログ入力信号INを供給する場合に
ついて説明したが、これは両MOSトランジスタ
７，８のゲート電極Ｇを共に端子４に接続してア
ナログ出力信号OUTを供給するようにしてもよ
い。
以上説明したようにこの発明によれば、入出力
端間の抵抗値を一定にでき、もつて歪の少ない出
力信号を得ることができるアナログスイツチ装置
を提供することができる。
端間の抵抗値を一定にでき、もつて歪の少ない出
力信号を得ることができるアナログスイツチ装置
を提供することができる。
第１図は従来のアナログスイツチ装置の回路構
成図、第２図は同装置を構成するMOS型電界効
果トランジスタの構造断面図、第３図は同従来装
置の特性図、第４図はこの発明の一実施例の回路
構成図、第５図はその具体図、第６図は第５図回
路を集積化する場合の素子構造を示す断面図、第
７図および第８図はそれぞれ上記実施例を説明す
るための特性図、第９図は第５図および第６図に
示す実施例装置の特性図、第１０図はこの発明の
他の実施例の回路構成図、第１１図はこの発明の
さらに他の実施例の回路構成図、第１２図は第６
図の断面図において等価的にバイポーラトランジ
スタが発生する状態を示す図、第１３図はこの発
明の異なる他の実施例の回路構成図である。 １，７，４３，４６，４７……Ｎチヤネルエン
ハンスメント型のMOS型電界効果トランジスタ、
２，４１……Ｐチヤネルエンハンスメント型の
MOS型電界効果トランジスタ、３……アナログ
入力信号の供給端子、４……アナログ出力信号の
取り出し端子、５，４２，４５，４９……電圧バ
ツフア回路（電圧変換手段）、６……電圧出力端
子、８，４４，４８……Ｐチヤネルデイプレツシ
ヨン型のMOS型電界効果トランジスタ、９……
寄生容量、２１……Ｎ型半導体基体、２２……Ｐ
ウエル領域、２３，２６，２７，２９……ソース
領域、２４，２５，２８，３０……ドレイン領
域、３１……コンタクト領域、Ｓ……ソース電
極、Ｄ……ドレイン電極、Ｇ……ゲート電極、Ｂ
……基板電極。
成図、第２図は同装置を構成するMOS型電界効
果トランジスタの構造断面図、第３図は同従来装
置の特性図、第４図はこの発明の一実施例の回路
構成図、第５図はその具体図、第６図は第５図回
路を集積化する場合の素子構造を示す断面図、第
７図および第８図はそれぞれ上記実施例を説明す
るための特性図、第９図は第５図および第６図に
示す実施例装置の特性図、第１０図はこの発明の
他の実施例の回路構成図、第１１図はこの発明の
さらに他の実施例の回路構成図、第１２図は第６
図の断面図において等価的にバイポーラトランジ
スタが発生する状態を示す図、第１３図はこの発
明の異なる他の実施例の回路構成図である。 １，７，４３，４６，４７……Ｎチヤネルエン
ハンスメント型のMOS型電界効果トランジスタ、
２，４１……Ｐチヤネルエンハンスメント型の
MOS型電界効果トランジスタ、３……アナログ
入力信号の供給端子、４……アナログ出力信号の
取り出し端子、５，４２，４５，４９……電圧バ
ツフア回路（電圧変換手段）、６……電圧出力端
子、８，４４，４８……Ｐチヤネルデイプレツシ
ヨン型のMOS型電界効果トランジスタ、９……
寄生容量、２１……Ｎ型半導体基体、２２……Ｐ
ウエル領域、２３，２６，２７，２９……ソース
領域、２４，２５，２８，３０……ドレイン領
域、３１……コンタクト領域、Ｓ……ソース電
極、Ｄ……ドレイン電極、Ｇ……ゲート電極、Ｂ
……基板電極。
Claims (1)
- 【特許請求の範囲】 １ アナログ信号を入力するためのあるいはこの
アナログ信号を出力するためのソース電極および
ドレイン電極、導通制御を行うための制御信号が
入力されるゲート電極及び基板電極が設けられた
スイツチ用の第１のMOS型電界効果トランジス
タと、 上記入力アナログ信号電圧または出力アナログ
信号電圧に応じた電圧を上記第１のMOS型電界
効果トランジスタの基板電極に供給して、入力ア
ナログ信号の電圧変化に対する上記スイツチ用の
第１のMOS型電界効果トランジスタの抵抗の変
化を最小にして出力アナログ信号の歪を最小にせ
しめる電圧変換回路とを具備し、 上記電圧変換回路は一方の電源と電圧出力端と
の間に挿入され上記入力アナログ信号または出力
アナログ信号がゲート電極に供給されるＮチヤネ
ルでエンハンスメント型の第２のMOS型電界効
果トランジスタと、 上記電圧出力端と他方の電源との間に挿入され
上記入力アナログ信号または出力アナログ信号が
ゲート電極に供給されるＰチヤネルでデイプレツ
シヨン型の第３のMOS型電界効果トランジスタ
とから構成されてなることを特徴とするアナログ
スイツチ装置。 ２ アナログ信号を入力するためのあるいはこの
アナログ信号を出力するためのソース電極および
ドレイン電極、導通制御を行うための制御信号が
入力されるゲート電極及び基板電極が設けられた
スイツチ用の第１のMOS型電界効果トランジス
タと、 上記入力アナログ信号電圧または出力アナログ
信号電圧に応じた電圧を上記第１のMOS型電界
効果トランジスタの基板電極に供給して、入力ア
ナログ信号の電圧変化に対する上記スイツチ用の
第１のMOS型電界効果トランジスタの抵抗の変
化を最小にせしめる電圧変換回路とを具備し、 上記電圧変換回路は一方の電源と電圧出力端と
の間に挿入され上記入力アナログ信号または出力
アナログ信号がゲート電極に供給されるＮチヤネ
ルでエンハンスメント型の第２のMOS型電界効
果トランジスタと、 上記電圧出力端と他方の電源との間に挿入され
上記入力アナログ信号または出力アナログ信号が
ゲート電極に供給されるＰチヤネルでデイプレツ
シヨン型の第３のMOS型電界効果トランジスタ
と、 一方の電源と上記電圧出力端との間に挿入され
上記制御信号がゲート電極に入力されるＰチヤネ
ルでエンハンスメント型の第４のMOS型電界効
果トランジスタとから構成されてなることを特徴
とするアナログスイツチ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5348282A JPS58171126A (ja) | 1982-03-31 | 1982-03-31 | アナログスイッチ装置 |
| DE3226339A DE3226339C2 (de) | 1981-07-17 | 1982-07-14 | Analoge Schaltervorrichtung mit MOS-Transistoren |
| US06/398,356 US4529897A (en) | 1981-07-17 | 1982-07-15 | Analog switch device having threshold change reducing means |
| FR8212498A FR2509931B1 (ja) | 1981-07-17 | 1982-07-16 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5348282A JPS58171126A (ja) | 1982-03-31 | 1982-03-31 | アナログスイッチ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58171126A JPS58171126A (ja) | 1983-10-07 |
| JPH0226816B2 true JPH0226816B2 (ja) | 1990-06-13 |
Family
ID=12944054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5348282A Granted JPS58171126A (ja) | 1981-07-17 | 1982-03-31 | アナログスイッチ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58171126A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105720B2 (ja) * | 1990-09-28 | 1995-11-13 | ヤマハ株式会社 | ディジタル・アナログ変換回路 |
| JP2555046Y2 (ja) * | 1991-05-30 | 1997-11-19 | 関西日本電気株式会社 | 出力バッファ回路 |
| JP3942487B2 (ja) | 2002-05-20 | 2007-07-11 | Ｎｅｃエレクトロニクス株式会社 | アナログスイッチ回路及び階調セレクタ回路 |
| US8130029B2 (en) | 2007-11-19 | 2012-03-06 | Analog Devices, Inc. | Circuit for switchably connecting an input node and an output node |
| US7675354B2 (en) | 2007-11-19 | 2010-03-09 | Analog Devices, Inc. | Switching circuit for switchably connecting an input node and an output node |
-
1982
- 1982-03-31 JP JP5348282A patent/JPS58171126A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58171126A (ja) | 1983-10-07 |
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