JPH0350762A - 電流検出回路 - Google Patents
電流検出回路Info
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- JPH0350762A JPH0350762A JP18469389A JP18469389A JPH0350762A JP H0350762 A JPH0350762 A JP H0350762A JP 18469389 A JP18469389 A JP 18469389A JP 18469389 A JP18469389 A JP 18469389A JP H0350762 A JPH0350762 A JP H0350762A
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- 238000001514 detection method Methods 0.000 claims abstract description 54
- 238000009792 diffusion process Methods 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000004065 semiconductor Substances 0.000 claims description 23
- 230000001172 regenerating effect Effects 0.000 claims description 6
- 238000005070 sampling Methods 0.000 claims description 4
- 230000007423 decrease Effects 0.000 abstract description 2
- 239000006185 dispersion Substances 0.000 description 6
- 229910052500 inorganic mineral Inorganic materials 0.000 description 6
- 239000011707 mineral Substances 0.000 description 6
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000035515 penetration Effects 0.000 description 3
- 101001051799 Aedes aegypti Molybdenum cofactor sulfurase 3 Proteins 0.000 description 1
- 235000010575 Pueraria lobata Nutrition 0.000 description 1
- 241000219781 Pueraria montana var. lobata Species 0.000 description 1
- 230000033558 biomineral tissue development Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000008961 swelling Effects 0.000 description 1
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はモーターやランプ・ソレノイド等の電力負荷を
駆動するためのハイサイドまたはＨブリッジ回路に係り
、特にパワーロスが無くかつ温度依存性が小さい高耐圧
・大電流出力素子の電流検出回路に関する。
駆動するためのハイサイドまたはＨブリッジ回路に係り
、特にパワーロスが無くかつ温度依存性が小さい高耐圧
・大電流出力素子の電流検出回路に関する。
本発明に関連する公知例としては、Ａ ＨｉｇｈＰｅｒ
ｆｏｒｍａｎｃｅ Ｍｏｎｏｌｉｔｈｉｃ ０ＭＯ
５Ｂｒｉｄｇｅ ｆｏｒ ＭｏｔｏｒＤｒｉｖｅ
Ｍ、ＩＺＡＤＩＮＩＡ ａｔ ａｌ ＰＣＩＭ ’８８
ＰＲＯＣＩＥＥＤＩＮＧＳ。
ｆｏｒｍａｎｃｅ Ｍｏｎｏｌｉｔｈｉｃ ０ＭＯ
５Ｂｒｉｄｇｅ ｆｏｒ ＭｏｔｏｒＤｒｉｖｅ
Ｍ、ＩＺＡＤＩＮＩＡ ａｔ ａｌ ＰＣＩＭ ’８８
ＰＲＯＣＩＥＥＤＩＮＧＳ。
ｐ３２−ｐ４０，１９８８を挙げることができる。
従来、高耐圧パワーＭＯＳトランジスタの電流検出回路
については、上記論文ＰＣＩＭ ’８８ＰＲＯＣＨＨＤ
ＩＮＧＳにおいて報告されている。
については、上記論文ＰＣＩＭ ’８８ＰＲＯＣＨＨＤ
ＩＮＧＳにおいて報告されている。
上記従来技術を第２図に示す。電力負荷を駆動するため
のパワーＭＯＳ（Ｍｓ）の電流を検出するために同一構
造の小面積電流センス用Ｍ ＯＳ （Ｍｅ）を作り、当
該センス電流ＩｓはバイポーラトランジスタＱ工とＱｚ
、Ｑｓのカレントミラーを介して取り出している。駆動
用パワーＭＯＳ（Ｍｓ）と電流センス用ＭＯＳ（Ｍｅ）
のセル数の比は３０００：２であるため、負荷電流の大
部分は駆動用パワー Ｍ ＯＳ （Ｍ Ｆｌ）を流れ、
電流検出回路でのパワーロスはほとんど生じない。また
、センス電流Ｉｓはカレントミラー回路を介して取り出
しているため、電流センス用ＭＯＳ（Ｍｅ）のゲート・
ソース間電圧は駆動用パワーＭＯＳ（Ｍ８）のゲート・
ソース間電圧と等しくなり、検出精度の良いパワーＭＯ
３ＦＥＴの電流検出回路が提供できる。しかしながら、
駆動用パワーＭＯＳ（Ｍｓ）の電流は電流センス用ＭＯ
Ｓ（Ｍｅ）の電流を単純に定数倍して求め苦め、駆動用
パワーＭ ＯＳ （Ｍｓ）と電流センス用Ｍ ＯＳ （
Ｍｅ）との間に特性バラツキがあると、それが電流検出
回路の精度を低下されてしまうという問題があった。ま
た、センス電流１ｓはｐｎｐトランジスタＱｔ＊ Ｑｚ
、Ｑｓを介して取り出しており、前記ｐｎｐ ）’ラン
ジスタは逆方向に電流が流れないため、パワーＭＯＳの
内蔵ダイオードを通して流れる回生電流を直接検出する
ことができないという問題があった。
のパワーＭＯＳ（Ｍｓ）の電流を検出するために同一構
造の小面積電流センス用Ｍ ＯＳ （Ｍｅ）を作り、当
該センス電流ＩｓはバイポーラトランジスタＱ工とＱｚ
、Ｑｓのカレントミラーを介して取り出している。駆動
用パワーＭＯＳ（Ｍｓ）と電流センス用ＭＯＳ（Ｍｅ）
のセル数の比は３０００：２であるため、負荷電流の大
部分は駆動用パワー Ｍ ＯＳ （Ｍ Ｆｌ）を流れ、
電流検出回路でのパワーロスはほとんど生じない。また
、センス電流Ｉｓはカレントミラー回路を介して取り出
しているため、電流センス用ＭＯＳ（Ｍｅ）のゲート・
ソース間電圧は駆動用パワーＭＯＳ（Ｍ８）のゲート・
ソース間電圧と等しくなり、検出精度の良いパワーＭＯ
３ＦＥＴの電流検出回路が提供できる。しかしながら、
駆動用パワーＭＯＳ（Ｍｓ）の電流は電流センス用ＭＯ
Ｓ（Ｍｅ）の電流を単純に定数倍して求め苦め、駆動用
パワーＭ ＯＳ （Ｍｓ）と電流センス用Ｍ ＯＳ （
Ｍｅ）との間に特性バラツキがあると、それが電流検出
回路の精度を低下されてしまうという問題があった。ま
た、センス電流１ｓはｐｎｐトランジスタＱｔ＊ Ｑｚ
、Ｑｓを介して取り出しており、前記ｐｎｐ ）’ラン
ジスタは逆方向に電流が流れないため、パワーＭＯＳの
内蔵ダイオードを通して流れる回生電流を直接検出する
ことができないという問題があった。
本発明の目的はパワーロスが無くかつ温度依存性が小さ
い高精度な電流検出回路を提供することにある。また、
パワーＭＯＳの内蔵ダイオードによる回生電流も直接検
出可能な電流検出回路を提供することにある。
い高精度な電流検出回路を提供することにある。また、
パワーＭＯＳの内蔵ダイオードによる回生電流も直接検
出可能な電流検出回路を提供することにある。
上記目的を達成するために、出力パワー素子の電流検出
を当該パワー素子の電流通路であるＮ＋子基板たはＮ÷
埋込拡散層の電位変化の検出によって行なった。
を当該パワー素子の電流通路であるＮ＋子基板たはＮ÷
埋込拡散層の電位変化の検出によって行なった。
また、特にＨブリッジ回路において、上側（電源側）出
力素子の半導体基板または埋込拡散層間の電圧を比較し
、その比較電圧を検出することによって出力パワー素子
の電流検出を行なった。
力素子の半導体基板または埋込拡散層間の電圧を比較し
、その比較電圧を検出することによって出力パワー素子
の電流検出を行なった。
出力パワーＭＯＳの負荷電流を電流センス用ＭＯＳを用
いて検出した場合、出力パワーＭＯＳと電流センス用Ｍ
ＯＳの特性バラツキによって電流検出の精度が低下して
しまう可能性がある。これに対し、出力パワーＭＯＳの
電流を当該素子のＮ子基板またはＮ十埋込拡散層の電位
変化の検出により行なえば、出力パワーＭＯＳの全電流
は前記Ｎ子基板またはＮ十埋込拡散層を通過するため、
パワーロスが無くかつ出力パワーＭＯ５の全電流が直接
検出可能な電流検出回路が提供できる。しかも、Ｎ子基
板またはＮ十埋込拡散層は高濃度層であるため、温度依
存性の小さい電流検出回路が提供できる。
いて検出した場合、出力パワーＭＯＳと電流センス用Ｍ
ＯＳの特性バラツキによって電流検出の精度が低下して
しまう可能性がある。これに対し、出力パワーＭＯＳの
電流を当該素子のＮ子基板またはＮ十埋込拡散層の電位
変化の検出により行なえば、出力パワーＭＯＳの全電流
は前記Ｎ子基板またはＮ十埋込拡散層を通過するため、
パワーロスが無くかつ出力パワーＭＯ５の全電流が直接
検出可能な電流検出回路が提供できる。しかも、Ｎ子基
板またはＮ十埋込拡散層は高濃度層であるため、温度依
存性の小さい電流検出回路が提供できる。
また、Ｈブリッジ回路においてモータやソレノイド等の
誘導性電力負荷を駆動する場合、出力パワーＭＯＳの内
蔵ダイオードに回生電流が流れる場合がある。ここで上
側パワーＭＯＳの内蔵ダイオードに回生電流が流れると
きに、上側パワーＭＯ５の半導体基板または埋込拡散層
間の電圧比較を行なえば、出力パワーＭＯＳの内蔵ダイ
オード電流も直接検出可能な電流検出回路を提供できる
。
誘導性電力負荷を駆動する場合、出力パワーＭＯＳの内
蔵ダイオードに回生電流が流れる場合がある。ここで上
側パワーＭＯＳの内蔵ダイオードに回生電流が流れると
きに、上側パワーＭＯ５の半導体基板または埋込拡散層
間の電圧比較を行なえば、出力パワーＭＯＳの内蔵ダイ
オード電流も直接検出可能な電流検出回路を提供できる
。
以下、本発明を図面に示す実施例により詳述する。第１
図に本発明の第１の実施例を示す、第１図（ａ）は高耐
圧パワーＭＯＳの断面図である。
図に本発明の第１の実施例を示す、第１図（ａ）は高耐
圧パワーＭＯＳの断面図である。
当該素子のドレインはオン抵抗を小さくするために金属
電極１を用いて下から取り出しており、前記パワーＭＯ
Ｓのドレイン電流は金ｋＡ電極１とＮ子基板２とＮ形エ
ピタキシャル層３を通ってソース電極に達する。このた
め、深いＮ十拡散層４を介して半導体表面に取り出した
電位ＶｓはＮ子基板抵抗ＲＮＳυＢと当該パワーＭＯＳ
のドレイン電流の積により決まるため、この電位Ｖｓを
検出することにより当該パワーＭＯＳのドレイン電流を
検出することができる。ここで電位Ｖｓは当該パワーＭ
ＳＯの基板電位を取り出したものであり、本電流検出回
路では原理的にパワーロスがなく全負荷電流を直接検出
することができる。またＮ子基板の不純物濃度は高濃度
であるため当該基板抵抗の温度係数は非常に小さく、温
度依存性がほとんどない電流検出回路となる。第１図（
ｂ）はＨブリッジ回路における電流検出回路の構成図で
ある。出力用パワーＭＯＳ （Ｍｚ、 Ｍｚ＋ Ｍｓｅ
Ｍａ）をＨ型に構成し、モータＭｆ＆駆動する。ここ
で、ダイオードｏｆ、Ｄｚ、Ｕδ、Ｄ４はそれぞれパワ
ーＭＯＳ （Ｍｓｔ Ｍ２＃ Ｍａ９Ｍ４）の内蔵ダイ
オードであり、Ｈブリッジ回路の負荷電流を検出するた
めに上側パワーＭ ＯＳ （Ｍ ｚ ＊ Ｍａ）のＮ十
基板世位Ｖｓ工とＶＳ２１を電圧比較回路１００で比較
する。
電極１を用いて下から取り出しており、前記パワーＭＯ
Ｓのドレイン電流は金ｋＡ電極１とＮ子基板２とＮ形エ
ピタキシャル層３を通ってソース電極に達する。このた
め、深いＮ十拡散層４を介して半導体表面に取り出した
電位ＶｓはＮ子基板抵抗ＲＮＳυＢと当該パワーＭＯＳ
のドレイン電流の積により決まるため、この電位Ｖｓを
検出することにより当該パワーＭＯＳのドレイン電流を
検出することができる。ここで電位Ｖｓは当該パワーＭ
ＳＯの基板電位を取り出したものであり、本電流検出回
路では原理的にパワーロスがなく全負荷電流を直接検出
することができる。またＮ子基板の不純物濃度は高濃度
であるため当該基板抵抗の温度係数は非常に小さく、温
度依存性がほとんどない電流検出回路となる。第１図（
ｂ）はＨブリッジ回路における電流検出回路の構成図で
ある。出力用パワーＭＯＳ （Ｍｚ、 Ｍｚ＋ Ｍｓｅ
Ｍａ）をＨ型に構成し、モータＭｆ＆駆動する。ここ
で、ダイオードｏｆ、Ｄｚ、Ｕδ、Ｄ４はそれぞれパワ
ーＭＯＳ （Ｍｓｔ Ｍ２＃ Ｍａ９Ｍ４）の内蔵ダイ
オードであり、Ｈブリッジ回路の負荷電流を検出するた
めに上側パワーＭ ＯＳ （Ｍ ｚ ＊ Ｍａ）のＮ十
基板世位Ｖｓ工とＶＳ２１を電圧比較回路１００で比較
する。
Ｈブリッジ回路では、一方のパワーＭ ＯＳ （Ｍ １
。
。
Ｍ ａ ）がオンしているときには他方のパワーＭＯ５
（ＭｚｔＭδ）は通常オフしている。たとえば、Ｍｌ。
（ＭｚｔＭδ）は通常オフしている。たとえば、Ｍｌ。
ＭＡがオンでＭ ｚ ｇ Ｍａがオフの場合を考える一
Ｍ １１Ｍ４にはドレイン電流ＩＤ１が流れるためＭｌ
の電位Ｖｓｌは電源電圧Ｖｏｏよりｌ ＤＩ−ＲＮｓｕ
ｎだけ低い電位になっている。これに対しＭｌ、Ｍａに
はドレイン電流が流れないため、Ｍａの電位’Ｖｓ＋は
Ｖ［）Ｄのままであり両者の電位差はＩｏｚに比例する
。すなわち、 （Ｖｓａ −Ｖｓｚ） ＝ Ｖｏｏ−（Ｖｏｏ −Ｉ
ｏｓ ｅＲＮｓｕａ）＝ Ｉ ＯＡ ＲＮＳＵＢ ここで検出精度の高い電流検出回路を得るには、出力パ
ワーＭＯＳがオフしている時の基板電位Ｖｓに等しい電
圧を電圧比較回路１００の基準電圧として設定しなけれ
ばならない６本発明で示したように、Ｈブリッジ回路の
他方の上側パワーＭＯＳのＶｓ Ｉｔ位を電圧比較回路
１００の基準電圧として使用すれば、部品点数の少ない
高精度なＨブリッジ回路用の電流検出回路を得ることが
できる。またＨブリッジ回路において、たとえばＭｚが
常時オン、Ｍｚ、Ｍｓが常時オフでＭ４がオンリオフに
変化したときには、電流はＭｘのドレインからソースを
通り、Ｍａのソースからドレインを通過して電源Ｖｏｎ
に戻る。すなわちパワーＭＳＯ（Ｍ＋ｓ）はその内蔵ダ
イオードＤ８に電流が流れる。しかし、電位差（Ｖｓａ
−Ｖｓｚ）はこの時゛ ン入 にも検出することができるので、パワーＭＯＳの内蔵ダ
イオードに流れる電流も検出することになる。このため
本実施例によれば、パワーロスがなくかつ温度依存性も
ほとんどない状態でパワーＭＯＳの負荷電流を検出でき
る。また、Ｈブリッジ回路において出力用パワーＭＯＳ
の″電流が順方向、逆方向とも検出可能な部品点数の少
ない電流検出回路を提供できる６ 第３図は本発明の第２の実施例であり、第３図（ａ）は
電圧比較回路１００をバイポーラ型差動増幅器で構成し
たものである。パワーＭＯＳの基板電圧Ｖｓｔ＊ Ｖｓ
ａは電圧比較回路１００の入力端子に接続されており、
両人方間の電圧差を差動トランジスタＱＩＯｆ とＱｔ
ｏａで比較している。センス電流１５ＥｒｉｓＥ工と１
ｇＥＮｓＥｓはＱ１０４ とＱ１０８およびＱ １ｏ
ｏとＱ１０７のカレントミラーによりトランジスタＱＩ
ＯＩとＱｘｏｓのコレクタ電流に等しい電流を取り出し
た。ここでＱｚｏａとＱｌｏＩ５はダイオード接続され
ているので、トランジスタＱ１ｏ１とＱｚｏａが飽和領
域にならないようにするためにＱ１００とＱ１０１およ
びＱ ｈｏｔとＱ ｔｏｎをカスケード接続した。なお
、本差動増幅器の出力電流特性はバイアス電流ＩＩ！ａ
とエミッタ抵抗ＲＥにより調整できる。第３図（ｂ）は
パワーＭＯＳのＮ子基板抵抗およびＮ十貫通拡散層抵抗
またはＮ十埋込拡散層の抵抗ＲＮを２０ｍΩ、電源電圧
ＶＤ＋）を１２■、バイアス電流Ｉｇｇを１００μＡ、
エミッタ抵抗Ｒεを２にΩとしたときの、本電流検出回
路の負荷電流（ＩＤ１）−センス電流（Ｉｓ聞ＳＥ１＊
Ｉ ５ｐｓｓａａ）特性の計算結果である。ただし、パ
ワーＭ ＯＳ （Ｍａ）はオフとした０本計算結果より
、負荷電流（Ｉｏｉ）が−１，ＯＡからＩＯＡの範囲に
わたり直線性のよいセンス電流特性を得ることができる
。特に、本差動増幅器の入力段トランジスタは２段とな
っているため入力電流は非常に小さくなり、パワーＭＯ
Ｓの負荷電流が数Ａの範囲にわたるものであれば、第３
図（ｃ）のように本差動増幅器の一方の入力端子を電源
電圧Ｖｏｏに接続しても十分精度のよい電流検出回路が
得られる。
Ｍ １１Ｍ４にはドレイン電流ＩＤ１が流れるためＭｌ
の電位Ｖｓｌは電源電圧Ｖｏｏよりｌ ＤＩ−ＲＮｓｕ
ｎだけ低い電位になっている。これに対しＭｌ、Ｍａに
はドレイン電流が流れないため、Ｍａの電位’Ｖｓ＋は
Ｖ［）Ｄのままであり両者の電位差はＩｏｚに比例する
。すなわち、 （Ｖｓａ −Ｖｓｚ） ＝ Ｖｏｏ−（Ｖｏｏ −Ｉ
ｏｓ ｅＲＮｓｕａ）＝ Ｉ ＯＡ ＲＮＳＵＢ ここで検出精度の高い電流検出回路を得るには、出力パ
ワーＭＯＳがオフしている時の基板電位Ｖｓに等しい電
圧を電圧比較回路１００の基準電圧として設定しなけれ
ばならない６本発明で示したように、Ｈブリッジ回路の
他方の上側パワーＭＯＳのＶｓ Ｉｔ位を電圧比較回路
１００の基準電圧として使用すれば、部品点数の少ない
高精度なＨブリッジ回路用の電流検出回路を得ることが
できる。またＨブリッジ回路において、たとえばＭｚが
常時オン、Ｍｚ、Ｍｓが常時オフでＭ４がオンリオフに
変化したときには、電流はＭｘのドレインからソースを
通り、Ｍａのソースからドレインを通過して電源Ｖｏｎ
に戻る。すなわちパワーＭＳＯ（Ｍ＋ｓ）はその内蔵ダ
イオードＤ８に電流が流れる。しかし、電位差（Ｖｓａ
−Ｖｓｚ）はこの時゛ ン入 にも検出することができるので、パワーＭＯＳの内蔵ダ
イオードに流れる電流も検出することになる。このため
本実施例によれば、パワーロスがなくかつ温度依存性も
ほとんどない状態でパワーＭＯＳの負荷電流を検出でき
る。また、Ｈブリッジ回路において出力用パワーＭＯＳ
の″電流が順方向、逆方向とも検出可能な部品点数の少
ない電流検出回路を提供できる６ 第３図は本発明の第２の実施例であり、第３図（ａ）は
電圧比較回路１００をバイポーラ型差動増幅器で構成し
たものである。パワーＭＯＳの基板電圧Ｖｓｔ＊ Ｖｓ
ａは電圧比較回路１００の入力端子に接続されており、
両人方間の電圧差を差動トランジスタＱＩＯｆ とＱｔ
ｏａで比較している。センス電流１５ＥｒｉｓＥ工と１
ｇＥＮｓＥｓはＱ１０４ とＱ１０８およびＱ １ｏ
ｏとＱ１０７のカレントミラーによりトランジスタＱＩ
ＯＩとＱｘｏｓのコレクタ電流に等しい電流を取り出し
た。ここでＱｚｏａとＱｌｏＩ５はダイオード接続され
ているので、トランジスタＱ１ｏ１とＱｚｏａが飽和領
域にならないようにするためにＱ１００とＱ１０１およ
びＱ ｈｏｔとＱ ｔｏｎをカスケード接続した。なお
、本差動増幅器の出力電流特性はバイアス電流ＩＩ！ａ
とエミッタ抵抗ＲＥにより調整できる。第３図（ｂ）は
パワーＭＯＳのＮ子基板抵抗およびＮ十貫通拡散層抵抗
またはＮ十埋込拡散層の抵抗ＲＮを２０ｍΩ、電源電圧
ＶＤ＋）を１２■、バイアス電流Ｉｇｇを１００μＡ、
エミッタ抵抗Ｒεを２にΩとしたときの、本電流検出回
路の負荷電流（ＩＤ１）−センス電流（Ｉｓ聞ＳＥ１＊
Ｉ ５ｐｓｓａａ）特性の計算結果である。ただし、パ
ワーＭ ＯＳ （Ｍａ）はオフとした０本計算結果より
、負荷電流（Ｉｏｉ）が−１，ＯＡからＩＯＡの範囲に
わたり直線性のよいセンス電流特性を得ることができる
。特に、本差動増幅器の入力段トランジスタは２段とな
っているため入力電流は非常に小さくなり、パワーＭＯ
Ｓの負荷電流が数Ａの範囲にわたるものであれば、第３
図（ｃ）のように本差動増幅器の一方の入力端子を電源
電圧Ｖｏｏに接続しても十分精度のよい電流検出回路が
得られる。
孕ψため、Ｎ・基板抵抗を複数のＭＯＳＦＥＴが共有し
ているパワーＭＯＳＩＧの電流検出にも適用できる０以
上本実施例によれば、直線性の優れたパワーＭＯＳ用電
流検出回路を提供することができる。
ているパワーＭＯＳＩＧの電流検出にも適用できる０以
上本実施例によれば、直線性の優れたパワーＭＯＳ用電
流検出回路を提供することができる。
第４図は本発明の第３の実施例であり、Ｈブリッジ回路
における電流検出の方法である。第４図（ａ）に示すよ
うに、パワーＭＯＳ（Ｍｌ）がオン、パワーＭ ＯＳ
（Ｍｌ、 Ｍｓ＞がオフ、そしてパワーＭＯＳ（Ｍｌ）
がオンからオフに切り替わるときを考える。最初、１１
１流はＭｔからＭｌを通りＧ Ｎ Ｌ）に流れている（
期間Ｉ）が、切り換わり時にはＭｌからＭ６の内蔵ダイ
オードＬ）ｓを抜けてｔ源ＶＤｎに戻る（期間ＴＩ ）
。このため、第４図（ｂ）に示すように、パワーＭＯＳ
の基板電位の差（Ｖｓｔ−Ｖ ｓ ｓ ）は期間■では
Δｖ （＝ Ｉｏｒ ＊ ＲＮ）に対し。
における電流検出の方法である。第４図（ａ）に示すよ
うに、パワーＭＯＳ（Ｍｌ）がオン、パワーＭ ＯＳ
（Ｍｌ、 Ｍｓ＞がオフ、そしてパワーＭＯＳ（Ｍｌ）
がオンからオフに切り替わるときを考える。最初、１１
１流はＭｔからＭｌを通りＧ Ｎ Ｌ）に流れている（
期間Ｉ）が、切り換わり時にはＭｌからＭ６の内蔵ダイ
オードＬ）ｓを抜けてｔ源ＶＤｎに戻る（期間ＴＩ ）
。このため、第４図（ｂ）に示すように、パワーＭＯＳ
の基板電位の差（Ｖｓｔ−Ｖ ｓ ｓ ）は期間■では
Δｖ （＝ Ｉｏｒ ＊ ＲＮ）に対し。
期間■では２ΔＶとなる。そこで、期間Ｈにおける電流
検出のサンプリング周期を１期間■のサンプリング周期
の（１／２）倍とすれば、検出電流は期間■、■ともに
同一の感度で電流を検出することができる。また、第４
図（ｃ）に示すように、電圧比較回路１００の出力段ト
ランジスタＱｔｏＩ！ｐＱ ｌｏｇとそれぞれ並列に、
そのエミッタ面積が前記トランジスタの（１／２）倍に
等しい出力用トランジスタＱｚｏδｔＱｚｏａを接続す
る。このため第４図（ｄ）に示すように、センス電流Ｉ
’ ５ＥＮＳＥＩおよびＩ ’ ＳＩ！Ｎ５ＢＢはＩ
５Ｅｎｒｓｅ工およびＩ ５ｐＮｓｐａの（１／２）
倍となる。ここでＩ ｓｅＮｓｇを次式で定義すれば、 Ｉ ＳＦ！ｎ５ｅ＝ （Ｖａａ＋ Ｉ ｓＩ！Ｎ５ｅｓ
）＋ （Ｖｏ４＠ Ｉ ’ ８１！ＮＳＩ！３）このセ
ンス電流Ｉ ｓＩ！ｎｇＥは期間１．１１ともに等しい
電流になる。このため本実施例によれば、出力用パワー
ＭＯＳが順方向動作している期間だけでなく、当該パワ
ーＭＯ５の内蔵ダイオードに回生電流が流れている期間
についてもＨブリッジ回路の出力電流を簡単に検出する
ことができる。
検出のサンプリング周期を１期間■のサンプリング周期
の（１／２）倍とすれば、検出電流は期間■、■ともに
同一の感度で電流を検出することができる。また、第４
図（ｃ）に示すように、電圧比較回路１００の出力段ト
ランジスタＱｔｏＩ！ｐＱ ｌｏｇとそれぞれ並列に、
そのエミッタ面積が前記トランジスタの（１／２）倍に
等しい出力用トランジスタＱｚｏδｔＱｚｏａを接続す
る。このため第４図（ｄ）に示すように、センス電流Ｉ
’ ５ＥＮＳＥＩおよびＩ ’ ＳＩ！Ｎ５ＢＢはＩ
５Ｅｎｒｓｅ工およびＩ ５ｐＮｓｐａの（１／２）
倍となる。ここでＩ ｓｅＮｓｇを次式で定義すれば、 Ｉ ＳＦ！ｎ５ｅ＝ （Ｖａａ＋ Ｉ ｓＩ！Ｎ５ｅｓ
）＋ （Ｖｏ４＠ Ｉ ’ ８１！ＮＳＩ！３）このセ
ンス電流Ｉ ｓＩ！ｎｇＥは期間１．１１ともに等しい
電流になる。このため本実施例によれば、出力用パワー
ＭＯＳが順方向動作している期間だけでなく、当該パワ
ーＭＯ５の内蔵ダイオードに回生電流が流れている期間
についてもＨブリッジ回路の出力電流を簡単に検出する
ことができる。
第５図は本発明の第４の実施例を示す、高耐圧・大電流
パワーＭＯＳとバイポーラまたはＣＭＯＳ！１子を同一
基板上に形成した半導体装置においてハーフブリッジＩ
Ｃを構成する。ここでハーフブリッジ回路の制御回路は
バイポーラまたはＣＭＯＳ素子で構成し、ハーフブリッ
ジ回路は大電流パワーＭＯＳ （Ｍｌ、 Ｍりで構成す
る。ここでＰ型分離拡散層１３で囲まれた下側（接地側
）パワーＭＯＳのドレインはＮ十埋込拡散層１１と深い
Ｎ生鉱散層１２を介して半導体装置の表面から取り出す
のに対し、上側パワーＭＯＳのドレインはＮ十貫通拡散
層１５とＮ子基板２と金属電極１を介して半導体装置の
裏面から取り出すため、上側パワーＭＯＳのオン抵抗は
小さくなり、チップ面積の小さいＩＣが提供できる。ま
た、上側パワーＭＯ５は、深いＮ生鉱散層１２を介して
Ｎ十貫通拡散層１５の電位Ｖｓを半導体装置の表面から
取り出すため、この電位Ｖｓを検出する電流検出回路を
オンチップで構成できる。特に、前記ハーフブリッジＩ
Ｃの半導体基板または埋込拡散層電位は同一種類のハー
フブリッジＩＣならばほぼ一致するため、両ハーフブリ
ッジＩＣの半導体鋸板または埋込拡散Ｍ電位を比較する
ことにより当該Ｈブリッジ回路の出力電流を精度良く検
出することができる。このため本実施例によれば、ハイ
ブリッド型のＨブリッジＩＣにおいてチップ面積が小さ
くかつ畠精度な電流検出回路得ることができる。
パワーＭＯＳとバイポーラまたはＣＭＯＳ！１子を同一
基板上に形成した半導体装置においてハーフブリッジＩ
Ｃを構成する。ここでハーフブリッジ回路の制御回路は
バイポーラまたはＣＭＯＳ素子で構成し、ハーフブリッ
ジ回路は大電流パワーＭＯＳ （Ｍｌ、 Ｍりで構成す
る。ここでＰ型分離拡散層１３で囲まれた下側（接地側
）パワーＭＯＳのドレインはＮ十埋込拡散層１１と深い
Ｎ生鉱散層１２を介して半導体装置の表面から取り出す
のに対し、上側パワーＭＯＳのドレインはＮ十貫通拡散
層１５とＮ子基板２と金属電極１を介して半導体装置の
裏面から取り出すため、上側パワーＭＯＳのオン抵抗は
小さくなり、チップ面積の小さいＩＣが提供できる。ま
た、上側パワーＭＯ５は、深いＮ生鉱散層１２を介して
Ｎ十貫通拡散層１５の電位Ｖｓを半導体装置の表面から
取り出すため、この電位Ｖｓを検出する電流検出回路を
オンチップで構成できる。特に、前記ハーフブリッジＩ
Ｃの半導体基板または埋込拡散層電位は同一種類のハー
フブリッジＩＣならばほぼ一致するため、両ハーフブリ
ッジＩＣの半導体鋸板または埋込拡散Ｍ電位を比較する
ことにより当該Ｈブリッジ回路の出力電流を精度良く検
出することができる。このため本実施例によれば、ハイ
ブリッド型のＨブリッジＩＣにおいてチップ面積が小さ
くかつ畠精度な電流検出回路得ることができる。
第６図は本発明の第５の実施例を示す。高耐圧・大電流
パワーＭＯＳとバイポーラまたは０ＭＯ３素子を同一基
板上に形成し、Ｈブリッジ回路の出力部をパワーＭ Ｏ
Ｓ （Ｍ１＃ Ｍｓｅ Ｍｓｅ Ｍ番）で構成し、当該
制御回路部をバイポーラまたはＣＭＯＳ素子で構成する
。特に上側パワーＭＯＳ（Ｍｌ。
パワーＭＯＳとバイポーラまたは０ＭＯ３素子を同一基
板上に形成し、Ｈブリッジ回路の出力部をパワーＭ Ｏ
Ｓ （Ｍ１＃ Ｍｓｅ Ｍｓｅ Ｍ番）で構成し、当該
制御回路部をバイポーラまたはＣＭＯＳ素子で構成する
。特に上側パワーＭＯＳ（Ｍｌ。
Ｍａ）のＮ十埋込拡散層１１の電位Ｖｓを比較するため
に、前記電位ＶＳを深いＮ生鉱散層１２を介して半導体
表面から取り出しているため、電流検出回路もオンチッ
プ化できる。このため本実施例によれば、電流検出回路
を搭載したオンチップ・ＨブリッジＩＣを得ることがで
きる。
に、前記電位ＶＳを深いＮ生鉱散層１２を介して半導体
表面から取り出しているため、電流検出回路もオンチッ
プ化できる。このため本実施例によれば、電流検出回路
を搭載したオンチップ・ＨブリッジＩＣを得ることがで
きる。
第７図は本発明の第６の実施例であり、高耐圧・大電流
パワーＭＯＳの断面図である。第７図（ａ）は当該パワ
ーＭＯＳのドレインをＮ十貫通拡散層１５とＮ子基板２
と金属電極１を介して半導体装置の裏面から取り出して
いる。そして。
パワーＭＯＳの断面図である。第７図（ａ）は当該パワ
ーＭＯＳのドレインをＮ十貫通拡散層１５とＮ子基板２
と金属電極１を介して半導体装置の裏面から取り出して
いる。そして。
Ｎ十貫通拡散層１５のｔ位ｖｓを半導体表面から取り出
すために当該パワーＭＯＳの周辺部に深いＰ＋拡散層１
３で囲まれた深いＮ生鉱散層１２を形成した６本素子構
造では、深いＮ生鉱散層１２がＮ型エピタキシャル層３
の電位と完全に分離できるため、Ｎ型エピタキシャル層
電位分布に関係なく、Ｎ十貫通拡散層１５の電位Ｖｓを
正確に検出できる。第７図（ｂ）は当該パワーＭＯ５の
ドレインをＮ十埋込拡散層１１と深いＮ生鉱散層１２を
介して半導体表面から取り出し、当該パワーＭＯＳの中
央に深いＮ＋拡散Ａ７１２と深いＰ＋拡散層１３で囲ま
れた深いＮ生鉱散層１２を形成して、Ｎ十埋込拡散層１
１の電位Ｖｓを半導体表面から取り出している。本素子
構造において、大電流パワーＭＯＳの耐圧を確保するよ
うにソース部のＰ型拡散層とＶｓ電位端子の最外周のＮ
生鉱散層１２の距離を保てば、Ｎ型エピタキシャル層電
位分布に関係なくＮ十埋込拡散層１１の電位Ｖｇを正確
に検出可能な、高耐圧・大電流パワーＭＯＳを得ること
ができる。このため本実施例によれば、パワーＭＯＳの
Ｎ型エピタキシャル層の瞠位分布に関係なく・当該Ａ’
）−ＭＯＳの半纏体裁板または埋込拡散層の電位Ｖｓを
正確に検出することができる。
すために当該パワーＭＯＳの周辺部に深いＰ＋拡散層１
３で囲まれた深いＮ生鉱散層１２を形成した６本素子構
造では、深いＮ生鉱散層１２がＮ型エピタキシャル層３
の電位と完全に分離できるため、Ｎ型エピタキシャル層
電位分布に関係なく、Ｎ十貫通拡散層１５の電位Ｖｓを
正確に検出できる。第７図（ｂ）は当該パワーＭＯ５の
ドレインをＮ十埋込拡散層１１と深いＮ生鉱散層１２を
介して半導体表面から取り出し、当該パワーＭＯＳの中
央に深いＮ＋拡散Ａ７１２と深いＰ＋拡散層１３で囲ま
れた深いＮ生鉱散層１２を形成して、Ｎ十埋込拡散層１
１の電位Ｖｓを半導体表面から取り出している。本素子
構造において、大電流パワーＭＯＳの耐圧を確保するよ
うにソース部のＰ型拡散層とＶｓ電位端子の最外周のＮ
生鉱散層１２の距離を保てば、Ｎ型エピタキシャル層電
位分布に関係なくＮ十埋込拡散層１１の電位Ｖｇを正確
に検出可能な、高耐圧・大電流パワーＭＯＳを得ること
ができる。このため本実施例によれば、パワーＭＯＳの
Ｎ型エピタキシャル層の瞠位分布に関係なく・当該Ａ’
）−ＭＯＳの半纏体裁板または埋込拡散層の電位Ｖｓを
正確に検出することができる。
本発明によれば、出力素子の電流通路であるＮ子基板ま
たはＮ十埋込拡散層の電位変化を当該素子の電流検出に
利用しているため、パワーロスが無くかつ温度依存性が
小さい電流検出回路を提供できるという効果がある。ま
た、出力素子がパワーＭＯＳの場合、内蔵ダイオードの
電流通路は当該パワーＭＯ５の電流通路と同じであるた
め、パワーＭＯＳの内蔵ダイオード電流も検出可能な電
流検出回路を提供できるという効果がある。さらに、Ｈ
ブリッジ回路の上側パワーＭＯＳのＮ子基板またはＮ十
埋込拡散層電位間を比較して電流を検出しているため、
新たに基準電圧発生回路を作る必要がなく、部品点数の
少ない電流検出回路を提供できるという効果がある。
たはＮ十埋込拡散層の電位変化を当該素子の電流検出に
利用しているため、パワーロスが無くかつ温度依存性が
小さい電流検出回路を提供できるという効果がある。ま
た、出力素子がパワーＭＯＳの場合、内蔵ダイオードの
電流通路は当該パワーＭＯ５の電流通路と同じであるた
め、パワーＭＯＳの内蔵ダイオード電流も検出可能な電
流検出回路を提供できるという効果がある。さらに、Ｈ
ブリッジ回路の上側パワーＭＯＳのＮ子基板またはＮ十
埋込拡散層電位間を比較して電流を検出しているため、
新たに基準電圧発生回路を作る必要がなく、部品点数の
少ない電流検出回路を提供できるという効果がある。
第１図は本発明の第１の実施例を示すパワーＭＯ５の断
面構造とＨブリッジ回路における電流検出回路の構成図
、第２図は従来の電流検出回路、第３図は本発明の第２
の実施例を示すバイポーラ型作動増幅器を用いた電流検
出回路と人出力特性、第４図は本発明の第３の実施例を
示すＨブリッジ回路における電流検出回路、第５図は本
発明の第４の実施例を示す半導体装置の断面図、第６図
は本発明の第５の実施例を示す半導体装置の断面図、第
７図は本発明の第６の実施例を示すパワーＭＯ５の断面
図である。 １・・・金属電極、２・・・Ｎ子基板、３・・・Ｎ型エ
ピタキシャル層、４，１２・・・深いＮ生鉱散層、５・
・・Ｐ形波散層、６・・・Ｎ膨拡散層、７・・・酸化膜
、８・・・Ｐｏ１ｙ−８ｉゲート、９・・・ＡＱ電極、
１１・・・Ｎ十埋込層、１３・・・Ｐ層分離拡散層、１
４・・・Ｐ形エピタキシャル層、１５・・・Ｎ十貫通拡
散層、１６・・・Ｐ−基板、１００−・・電圧比較回路
、ＲＬｌ、 Ｍｚ、 Ｍａ、 Ｍ４ｔＭｓ ・・・大
電流パワーＭ ＯＳ 、 Ｍｓ・・・電流センス用Ｍ
ＯＳ 、 Ｍ？ −高耐圧Ｎ Ｍ ＯＳ 、 Ｄ ｓ
ｒ Ｄ ２ ＃ Ｄ ａ ＋Ｄ４・・・大電流パワーＭ
ＯＳの内蔵ダイオード、Ｑｌ。 Ｑｚｅ Ｑｓ、 Ｑ１０４． ＱＩＱ６１ Ｑ
ｘｏｅｔ Ｑｔｏ７＊ Ｑｓｏｓ＊Ｑｚｏｅ−Ｐ
ｎ Ｐ トランジスタ、Ｑ４ｔ Ｑ３ｙ Ｑ１００゜Ｑ
ｚｏｉ＊ Ｑｔｏｚ、 Ｑｌｏｓ°゛０ｎｐｎトランジ
スタ。 Ｒ５５ｕａ・・・Ｎ子基板抵抗、ＲＮＴＨ・・・Ｎ十貫
通拡散層抵抗、ＲＮＢＬ・・・Ｎ十埋込拡散層の抵抗、
ＲＮ・・・Ｎ子基板抵抗およびＮ十貫通拡散層抵抗また
はＮ十埋込層の抵抗、ＲＥ・・・抵抗、 Ｖｓｔ、 Ｖ
ｓｚ・・・大電流パワーＭＯ５のセンス電位端子、Ｉｓ
、 ＩｇｇｓｇａｘｓＩ ５ＥＮＪＩＥ８ ｔ Ｉ ’
５ＥＩＮＳ！！１ 、 Ｉ ’ ａｇｓｓａδ…セン
ス電流、Ｉｘｏａ＊ｐ Ｉｏｚ・・・負荷電流、ＩＩ！
！！・・・定電流源電流。 Ｖｏｏ・・・電源電圧、Ｍ・・・モーター（ｂ’） 第 ス 図 第 ３５！ｌ （久） １丙 「Ａ」 ＄ ３ 図 （（１） Ｌ ＋ −−−−１−−１ｏ０ 葛 ４ 圀 （＾） Ｃ′０） 第 ４ 図 （Ｃ） Ｌ−−−−−−−−−−−−−−−−−５−−Ｊ００ （ｄ） ｒ、ビし 工石箕−（を４・Ｉｓ川用３戸（ｉ 丁気ｒ＊ｓｅ３） 番り （α） 図 （ｂ）
面構造とＨブリッジ回路における電流検出回路の構成図
、第２図は従来の電流検出回路、第３図は本発明の第２
の実施例を示すバイポーラ型作動増幅器を用いた電流検
出回路と人出力特性、第４図は本発明の第３の実施例を
示すＨブリッジ回路における電流検出回路、第５図は本
発明の第４の実施例を示す半導体装置の断面図、第６図
は本発明の第５の実施例を示す半導体装置の断面図、第
７図は本発明の第６の実施例を示すパワーＭＯ５の断面
図である。 １・・・金属電極、２・・・Ｎ子基板、３・・・Ｎ型エ
ピタキシャル層、４，１２・・・深いＮ生鉱散層、５・
・・Ｐ形波散層、６・・・Ｎ膨拡散層、７・・・酸化膜
、８・・・Ｐｏ１ｙ−８ｉゲート、９・・・ＡＱ電極、
１１・・・Ｎ十埋込層、１３・・・Ｐ層分離拡散層、１
４・・・Ｐ形エピタキシャル層、１５・・・Ｎ十貫通拡
散層、１６・・・Ｐ−基板、１００−・・電圧比較回路
、ＲＬｌ、 Ｍｚ、 Ｍａ、 Ｍ４ｔＭｓ ・・・大
電流パワーＭ ＯＳ 、 Ｍｓ・・・電流センス用Ｍ
ＯＳ 、 Ｍ？ −高耐圧Ｎ Ｍ ＯＳ 、 Ｄ ｓ
ｒ Ｄ ２ ＃ Ｄ ａ ＋Ｄ４・・・大電流パワーＭ
ＯＳの内蔵ダイオード、Ｑｌ。 Ｑｚｅ Ｑｓ、 Ｑ１０４． ＱＩＱ６１ Ｑ
ｘｏｅｔ Ｑｔｏ７＊ Ｑｓｏｓ＊Ｑｚｏｅ−Ｐ
ｎ Ｐ トランジスタ、Ｑ４ｔ Ｑ３ｙ Ｑ１００゜Ｑ
ｚｏｉ＊ Ｑｔｏｚ、 Ｑｌｏｓ°゛０ｎｐｎトランジ
スタ。 Ｒ５５ｕａ・・・Ｎ子基板抵抗、ＲＮＴＨ・・・Ｎ十貫
通拡散層抵抗、ＲＮＢＬ・・・Ｎ十埋込拡散層の抵抗、
ＲＮ・・・Ｎ子基板抵抗およびＮ十貫通拡散層抵抗また
はＮ十埋込層の抵抗、ＲＥ・・・抵抗、 Ｖｓｔ、 Ｖ
ｓｚ・・・大電流パワーＭＯ５のセンス電位端子、Ｉｓ
、 ＩｇｇｓｇａｘｓＩ ５ＥＮＪＩＥ８ ｔ Ｉ ’
５ＥＩＮＳ！！１ 、 Ｉ ’ ａｇｓｓａδ…セン
ス電流、Ｉｘｏａ＊ｐ Ｉｏｚ・・・負荷電流、ＩＩ！
！！・・・定電流源電流。 Ｖｏｏ・・・電源電圧、Ｍ・・・モーター（ｂ’） 第 ス 図 第 ３５！ｌ （久） １丙 「Ａ」 ＄ ３ 図 （（１） Ｌ ＋ −−−−１−−１ｏ０ 葛 ４ 圀 （＾） Ｃ′０） 第 ４ 図 （Ｃ） Ｌ−−−−−−−−−−−−−−−−−５−−Ｊ００ （ｄ） ｒ、ビし 工石箕−（を４・Ｉｓ川用３戸（ｉ 丁気ｒ＊ｓｅ３） 番り （α） 図 （ｂ）
Claims (1)
- 【特許請求の範囲】 １、半導体基板または埋込拡散層の電位変化を当該素子
の電流変化として検出することを特徴とする電流検出回
路。 ２、Ｈブリッジ出力回路において、電源側出力素子の半
導体基板または埋込拡散層電位を比較することを特徴と
する第１項記載の電流検出回路。 ３、入力段トランジスタがカスケード接続されたバイポ
ーラ型差動増幅器で電圧比較することを特徴とする第２
項記載の電流検出回路。 ４、特許請求第３項記載の電流検出回路において。 バイポーラ型差動増幅器の一方の入力端子が直接電源線
に接続されていることを特徴とする第２項記載の電流検
出回路。 ５、特許請求第３項記載の電流検出回路において、出力
用パワーＭＯＳの内蔵ダイオードに回生電流が流れる期
間における電流検出のサンプリング周期を、当該パワー
ＭＯＳがオンしている期間のサンプリング周期の（１／
２）倍とすることを特徴とする第２項記載の電流検出回
路。 ６、特許請求第３項記載の電流検出回路において、バイ
ポーラ型差動増幅器の出力端子が複数あり、かつ各出力
端子の出力電流の比が１：２となっていることを特徴と
する第２項記載の電流検出回路。 ７、高耐圧・大電流トランジスタとバイポーラ素子また
はＣＭＯＳ素子を同一基板上に形成した半導体装置にお
いてハーフブリツジＩＣを構成し、前記同一種類のハー
フブリッジＩＣを２個組み合わせて構成したＨブリッジ
出力回路において、前記ハーフブリッジＩＣの半導体基
板または埋込拡散層電位を比較することを特徴とする第
２項記載の電流検出回路。 ８、高耐圧・大電流トランジスタとバイポーラ素子また
はＣＭＯＳ素子を同一基板上に形成した半導体装置にお
いてＨブリッジＩＣを構成し、前記出力素子の電圧変化
を検出することを特徴とする第２項記載の電流検出回路
。 ９、半導体基板または埋込拡散層と同一導電形の拡散層
が反対導電形拡散層で囲まれており、当該半導体基板ま
たは埋込拡散層の電位を前記同一導電形拡散層より取り
出すことを特徴とする第１項記載の電流検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18469389A JPH0350762A (ja) | 1989-07-19 | 1989-07-19 | 電流検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18469389A JPH0350762A (ja) | 1989-07-19 | 1989-07-19 | 電流検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0350762A true JPH0350762A (ja) | 1991-03-05 |
Family
ID=16157724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18469389A Pending JPH0350762A (ja) | 1989-07-19 | 1989-07-19 | 電流検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0350762A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0432543U (ja) * | 1990-07-13 | 1992-03-17 | ||
| US5461252A (en) * | 1992-10-06 | 1995-10-24 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device comprising an over-temperature detection element for detecting excessive temperature of amplifiers |
| JP2015153937A (ja) * | 2014-02-17 | 2015-08-24 | セイコーエプソン株式会社 | 回路装置及び電子機器 |
| JP2018107458A (ja) * | 2013-07-10 | 2018-07-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN108845175A (zh) * | 2018-05-02 | 2018-11-20 | 电子科技大学 | 一种工作在亚阈区的高精度电流检测电路 |
-
1989
- 1989-07-19 JP JP18469389A patent/JPH0350762A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0432543U (ja) * | 1990-07-13 | 1992-03-17 | ||
| US5461252A (en) * | 1992-10-06 | 1995-10-24 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device comprising an over-temperature detection element for detecting excessive temperature of amplifiers |
| US5629551A (en) * | 1992-10-06 | 1997-05-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device comprising an over-temperature detection element for detecting excessive temperatures amplifiers |
| JP2018107458A (ja) * | 2013-07-10 | 2018-07-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2015153937A (ja) * | 2014-02-17 | 2015-08-24 | セイコーエプソン株式会社 | 回路装置及び電子機器 |
| US9915967B2 (en) | 2014-02-17 | 2018-03-13 | Seiko Epson Corporation | Circuit device and electronic apparatus |
| CN108845175A (zh) * | 2018-05-02 | 2018-11-20 | 电子科技大学 | 一种工作在亚阈区的高精度电流检测电路 |
| CN108845175B (zh) * | 2018-05-02 | 2020-06-30 | 电子科技大学 | 一种工作在亚阈区的高精度电流检测电路 |
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