DE10014385B4 - CMOS-Spannungsteiler - Google Patents

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Abstract

CMOS-Spannungsteiler mit einer ersten Kette (A) aus untereinander in Reihe geschalteten ersten MOS-Transistoren (N0-N4) eines ersten Leitungstyps (N) mit ersten und zweiten stromführenden Elektroden, die untereinander jeweils die gleiche geometrische Abmessung und dabei jeweils die gleiche Gate-Source-Spannung haben und im linearen Bereich ihrer Kennlinie arbeiten, wobei zwischen den entgegengesetzten Enden der ersten Kette (A) die zu teilende Eingangsspannung (VIN) anliegt und wobei bei jedem dieser ersten MOS-Transistoren (N0-N4) ein Anschluss für das Substratpotential über einen Verbindungspunkt jeweils mit dergleichen stromführenden Elektrode des jeweiligen MOS-Transistors der ersten Kette (A) verbunden ist und an den so gebildeten Verbindungspunkten jeweils die Teilspannungen (Vout1-Vout4) ableitbar sind,
wobei eine zweite Kette (B) aus zweiten, zu den ersten MOS-Transistoren (N0-N4) komplementären, untereinander in Reihe geschalteten MOS-Transistoren (P0-P4) in gleicher Anzahl wie die ersten MOS-Transistoren (N0-N4) und mit jeweils gleicher geometrischer Abmessung vorgesehen sind, wobei bei jedem dieser zweiten MOS-Transistoren (P0-P4) ein Anschluss für das Substratpotential...

Description

  • Die vorliegende Erfindung betrifft einen CMOS-Spannungsteiler mit einer ersten Kette aus untereinander in Reihe geschalteten ersten MOS-Transistoren eines ersten Leitungstyps mit ersten und zweiten stromführenden Elektroden, die untereinander jeweils die gleiche geometrische Abmessung und dabei jeweils die gleiche Gate-Source-Spannung haben und im linearen Bereich ihrer Kennlinie arbeiten, wobei zwischen den entgegengesetzten Enden der ersten Kette die zu teilende Eingangsspannung anliegt und wobei bei jedem dieser ersten MOS-Transistoren ein Anschluss für das Substratpotential über einen Verbindungspunkt jeweils mit dergleichen stromführenden Elektrode des jeweiligen MOS-Transistors der ersten Kette (A) verbunden ist und an den so gebildeten Verbindungspunkten jeweils die Teilspannungen ableitbar sind.
  • Allgemein besteht eine Spannungsteilerschaltung aus mehreren in Reihe geschalteten Widerstandselementen, durch die derselbe Strom fließt. Die geteilten Ausgangsspannungen sind an den Verbindungspunkten der Widerstandselemente dieser Widerstandskette ableitbar.
  • Wenn eine solche Spannungsteilerschaltung in einer hochintegrierten Schaltung eingesetzt werden soll, muss sie mehreren Anforderungen genügen:
    • a) Die von der Spannungsteilerschaltung eingenommene Fläche sollte so klein wie möglich sein,
    • b) ihre Ausgangsspannung sollte nur von der Schaltungsgeometrie abhängen.
    • c) der von der Schaltung gezogene Ruhestrom sollte so klein wie möglich sein und
    • d) der Ausgangswiderstand einer solchen Spannungsteilerkette sollte möglichst gering sein, damit die Schaltung als Spannungsquelle wirkt.
  • Im Stand der Technik sind Spannungsteilerschaltungen bekannt, die wenigstens einen Teil der obigen Anforderungen erfüllen und die Widerstandselemente verwenden. Die Widerstandselemente sind entweder in N-Diffusion oder in P-Diffusion hergestellt und ihr Schichtwiderstandswert liegt im Bereich von 10-100 Ohm/Flächeneinheit. Deshalb braucht man, um einen Widerstandswert von 106 Ohm zu erreichen, der seinerseits einen Ruhestrom von nur wenigen μA– bewirkt, ein recht großes Widerstandsareal in der Größenordnung von 10000 Flächeneinheiten. In vielen Fällen ist eine solche große Chipfläche unmöglich oder unerwünscht. Dies bedeutet, dass eine derartige Spannungsteilerschaltung die obigen Anforderungen a) und c) nicht erfüllt.
  • Eine andere mögliche Realisierung einer Spannungsteilerschaltung verwendet als Widerstandselemente MOS-Transistoren, die in ihrem linearen Bereich arbeiten. Der Strom durch jeden Transistor hängt von seiner Geometrie und von seinen Anschlussspannungen ab: ILIN = Beta × [(Vgs–Uth)Uds–Uds 2/2]
  • In dieser Beziehung repräsentieren Vgs, Vds und Vth jeweils die Gate-Source-Spannung, die Drain-Source-Spannung und die Schwellenspannung. Beta hängt vom Herstellungsprozess und von dem Breiten-Längenverhältnis des Transistors ab. Die Ausgangsspannungen dieser Spannungsteilerschaltung hängen vom verwendeten Prozess (aufgrund Vth) ab und hängen nichtlinear von den Transistorabmessungen ab. Deshalb ist die obige Forderung b) nicht erfüllt.
  • Aus der DE 37 13 107 C2 ist ein CMOS-Spannungsteiler aus mehreren Ketten von MOS-Transistoren bekannt, welcher der Erzeugung verschiedener Spannungen dient und ohne Widerstände auskommt. Weiterhin ist es aus der DE 30 26 361 C2 an sich be kannt, Feldeffekttransistoren so zu schalten, dass sie als Widerstände wirken.
    •
  • Es ist Aufgabe der Erfindung, einen CMOS-Spannungsteiler anzugeben, der gleichmäßig beabstandete Ausgangsspannungen aus einer angelegten Eingangsspannung unter Erfüllung der obigen Erfordernisse a) bis d) erzeugen kann.
  • Diese Aufgabe wird bei einem CMOS-Spannungsteiler der eingangs genannten Art erfindungsgemäß dadurch gelöst, dass eine zweite Kette aus zweiten, zu den ersten MOS-Transistoren komplementären, untereinander in Reihe geschalteten MOS-Transistoren in gleicher Anzahl wie die ersten MOS-Transistoren und mit jeweils gleicher geometrischer Abmessung vorgesehen sind, wobei bei jedem dieser zweiten MOS-Transistoren ein Anschluss für das Substratpotential jeweils mit der gleichen stromführenden Elektrode des jeweiligen MOS-Transistors der zweiten Kette (B) verbunden ist und jeder Gateanschluss der zweiten komplementären MOS-Transistoren aufeinanderfolgend mit der anderen stromführenden Elektrode jeweils eines zugeordneten ersten MOS-Transistors und jeder Gateanschluss der ersten MOS-Transistoren aufeinanderfolgend mit der anderen stromführenden Elektrode jeweils eines zugeordneten zweiten MOS-Transistors verbunden ist und dass die beiden entgegengesetzten Enden der zweiten Kette jeweils mit einer Versorgungsspannung VP bzw. VG beaufschlagt sind, für die gilt:
    VG » Vtreshold; VP = VG + VIN, wobei Vtreshold den Maximalwert der Schwellenspannung der ersten und zweiten MOS-Transistoren und VIN die zu teilende Eingangsspannung angeben.
  • Die Transistoren haben dieselbe Größe, das heißt, dass sie aneinander angepasst sind, und sie haben deshalb identische Gate-Source-Spannungen. Da sie miteinander in Reihe geschaltet sind, sind auch ihre Drain-Source-Spannungen gleich. Außerdem ist die Drain-Source-Spannung prozess- und temperaturunabhängig.
  • Die Erfindung löst die obige Aufgabe durch ausschließliche Verwendung von zueinander komplementären MOS-Transistoren des N- und P-Leitungstyps, verringert dadurch den Flächenbedarf, benötigt nur einen äußerst kleinen Ruhestrom und hat nur einen sehr kleinen Ausgangswiderstand, was ja für die CMOS-Technologie kennzeichnend ist. Ferner hängt die Ausgangsspannung nur von der Geometrie der Schaltung ab.
    •
  • Nachfolgend wird die Erfindung anhand der Zeichnung näher erläutert. Die einzige Zeichnungsfigur zeigt eine beispielhafte Schaltungsanordnung einer Spannungsteilerschaltung, die aus einer Eingangsspannung vier gleichmäßig geteilte Ausgangsspannungen erzeugen kann.
  • Ausführungsbeispiel
  • Der in 1 gezeigte erfindungsgemäße CMOS-Spannungsteiler weist zwei MOS-Transistorketten A und B auf. Die erste Transistorkette A besteht aus fünf in Reihe geschalteten N-Kanal-MOS-Transistoren N0-N4, jeweils mit gleichen geometrischen Abmessungen. Da sie miteinander in Reihe geschaltet sind, haben die Transistoren N0-N4 auch identische Drain-Source-Spannungen, wenn ihre Gate-Source-Spannungen gleich sind. Sie arbeiten im linearen Bereich ihrer Kennlinie, und die zu teilende Eingangsspannung VIN liegt zwischen dem drainseitigen Ende und dem sourceseitigen Ende an. Die Teilspannungen VOUT1-VOUT4 sind jeweils an den Sourceanschlüssen des zweiten bis fünften N-Kanal-Transistors N1-N4 ableitbar.
  • Die zweite Transistorkette B besteht aus fünf in Reihe geschalteten P-Kanal-MOS-Transistoren P0-P4, jeweils mit gleichen geometrischen Abmessungen und identischen Drain-Source- Spannungen, wenn angenommen ist, dass ihre Gate-Source-Spannungen gleich sind.
  • Jeder N-Kanal-MOS-Transistor der ersten Kette A verwendet eine von der zweiten Transistorkette B aus P-Kanal-MOS-Transistoren P0-P4 erzeugte Teilspannung als Gate-Source-Vorspannung. Umgekehrt verwendet jeder P-Kanal-MOS-Transistor P0-P4 der zweiten MOS-Transistorkette B als Gate-Source-Vorspannung eine Teilspannung, die von den N-Kanal-MOS-Transistoren N0-N4 der ersten Kette A erzeugt wird. Auf diese Weise fungiert jede der beiden MOS-Transistorketten A und B als Vorspannungsgeneratorschaltung für die jeweils andere Transistorkette. Wie die Figur zeigt, hat jeder Transistor eine Gate-Source-Spannung VG. Alle N-Kanal-Transistoren haben die gleiche geometrische Abmessung und leiten, da sie in Reihe geschaltet sind, denselben Strom. Deshalb müssen sie auch die gleichen Drain-Source-Spannungen haben. Dasselbe gilt für die P-Kanal-Transistoren P0-P4 der zweiten Kette B. Für die Versorgungsspannungen der zweiten Kette B gelten folgende Beziehungen:
    VG » als der Maximalwert aus {Vthreshold, PMOS; Vtreshold, NMOS} und
    VP = VG + VIN, wobei VIN die zu teilende Eingangsspannung ist.

Claims (3)

  1. CMOS-Spannungsteiler mit einer ersten Kette (A) aus untereinander in Reihe geschalteten ersten MOS-Transistoren (N0-N4) eines ersten Leitungstyps (N) mit ersten und zweiten stromführenden Elektroden, die untereinander jeweils die gleiche geometrische Abmessung und dabei jeweils die gleiche Gate-Source-Spannung haben und im linearen Bereich ihrer Kennlinie arbeiten, wobei zwischen den entgegengesetzten Enden der ersten Kette (A) die zu teilende Eingangsspannung (VIN) anliegt und wobei bei jedem dieser ersten MOS-Transistoren (N0-N4) ein Anschluss für das Substratpotential über einen Verbindungspunkt jeweils mit dergleichen stromführenden Elektrode des jeweiligen MOS-Transistors der ersten Kette (A) verbunden ist und an den so gebildeten Verbindungspunkten jeweils die Teilspannungen (Vout1-Vout4) ableitbar sind, wobei eine zweite Kette (B) aus zweiten, zu den ersten MOS-Transistoren (N0-N4) komplementären, untereinander in Reihe geschalteten MOS-Transistoren (P0-P4) in gleicher Anzahl wie die ersten MOS-Transistoren (N0-N4) und mit jeweils gleicher geometrischer Abmessung vorgesehen sind, wobei bei jedem dieser zweiten MOS-Transistoren (P0-P4) ein Anschluss für das Substratpotential jeweils mit dergleichen stromführenden Elektrode des jeweiligen MOS-Transistors der zweiten Kette (B) verbunden ist und jeder Gateanschluss der zweiten komplementären MOS-Transistoren (P0-P4) aufeinanderfolgend mit der anderen stromführenden Elektrode jeweils eines zugeordneten ersten MOS-Transistors (N0-N4) und jeder Gateanschluss der ersten MOS-Transistoren (N0-N4) aufeinanderfolgend mit der anderen stromführenden Elektrode jeweils eines zugeordneten zweiten MOS-Transistors (P0-P4) verbunden ist und wobei die beiden entgegengesetzten Enden der zweiten Kette (B) jeweils mit einer Versorgungsspannung (VP, VG) beaufschlagt sind, für die gilt: VG » Vtreshold; VP = VG + VIN, wobei Vtreshold den Maximalwert der Schwellenspannung der ersten und zweiten MOS-Transistoren und VIN die zu teilende Eingangsspannung angeben.
  2. CMOS-Spannungsteiler nach Anspruch 1, dadurch gekennzeichnet, dass die ersten MOS-Transistoren (N0-N4) der ersten Kette (A) N-Kanal-MOS-Transistoren und die zweiten MOS-Transistoren (P0-P4) der zweiten Kette (B) P-Kanal-MOS-Transistoren sind.
  3. CMOS-Spannungsteiler nach Anspruch 2, dadurch gekennzeichnet, dass die Drain-Anschlüsse der ersten MOS-Transistoren (N0-N4) aufeinanderfolgend jeweils mit den Gateanschlüssen der zweiten MOS-Transistoren (P0-P4) und die Drainanschlüsse der zweiten MOS-Transistoren (P0-P4) aufeinanderfolgend jeweils mit den Gate-Anschlüssen der ersten MOS-Transistoren (N0-N4) so verbunden sind, dass jede Kette (A, B) die Gate-Source-Vorspannupgen für die jeweils andere Kette (B, A) erzeugt.
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