JPH0629316A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0629316A JPH0629316A JP5005976A JP597693A JPH0629316A JP H0629316 A JPH0629316 A JP H0629316A JP 5005976 A JP5005976 A JP 5005976A JP 597693 A JP597693 A JP 597693A JP H0629316 A JPH0629316 A JP H0629316A
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- Japan
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- temperature
- annealing
- impurity
- amorphous layer
- layer
- Prior art date
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】 ＮチャンネルトランジスタとＰチャンベルト
ランジスタを有する半導体装置において、各々のソース
・ドレイン領域となる半導体基板の所定の位置に飽和不
純物濃度を越える不純物をイオン注入しアモルファス層
を形成し、その後、ランプ照射により、８００℃以上１
１００℃以下温度に短時間短時間保持し、アモルファス
層を活性化させ不純物拡散層を形成した後、黒体輻射に
より降温する工程を有する。 【効果】 シート抵抗のばらつきが小さくスリップ・ラ
イン、接合リークが少なく、しかも不純物拡散層の再拡
散が生じない信頼性の高い微細化可能な半導体装置を提
供できるという効果を有する。
ランジスタを有する半導体装置において、各々のソース
・ドレイン領域となる半導体基板の所定の位置に飽和不
純物濃度を越える不純物をイオン注入しアモルファス層
を形成し、その後、ランプ照射により、８００℃以上１
１００℃以下温度に短時間短時間保持し、アモルファス
層を活性化させ不純物拡散層を形成した後、黒体輻射に
より降温する工程を有する。 【効果】 シート抵抗のばらつきが小さくスリップ・ラ
イン、接合リークが少なく、しかも不純物拡散層の再拡
散が生じない信頼性の高い微細化可能な半導体装置を提
供できるという効果を有する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。特に、ＣＭＯＳ ＶＬＳＩの製造において有
効である。
に関する。特に、ＣＭＯＳ ＶＬＳＩの製造において有
効である。
【０００２】
【従来の技術】従来、イオン注入層のアニールは、電気
炉を用いて行なわれ、分単位（例えば、９５０℃、３０
分）の熱処理のため、注入された不純物が再分布し拡散
する。
炉を用いて行なわれ、分単位（例えば、９５０℃、３０
分）の熱処理のため、注入された不純物が再分布し拡散
する。
【０００３】
【発明が解決しようとする課題】このためＭＯＳ ＦＥ
Ｔのソース・ドレイン高濃度注入層においては、不純物
イオンの拡散のため、ゲート長を短かくするとパンチス
ルーが生じ、ゲート長を２μｍ以下にすることが困難で
ある。従って、従来の電気炉分単位アニールではＬＳＩ
の微細化が不可能になる。また、最近研究の進められて
いる秒単位アニール技術では、制御性についての研究が
十分でなく、シート抵抗のばらつきが大きい、スリップ
・ラインが発生する、接合形成についての制御性が明ら
かでないなどの未解決問題が残っていた。
Ｔのソース・ドレイン高濃度注入層においては、不純物
イオンの拡散のため、ゲート長を短かくするとパンチス
ルーが生じ、ゲート長を２μｍ以下にすることが困難で
ある。従って、従来の電気炉分単位アニールではＬＳＩ
の微細化が不可能になる。また、最近研究の進められて
いる秒単位アニール技術では、制御性についての研究が
十分でなく、シート抵抗のばらつきが大きい、スリップ
・ラインが発生する、接合形成についての制御性が明ら
かでないなどの未解決問題が残っていた。
【０００４】即ち、グラファイト・ヒータやハロジェン
・ランプによる短時間熱処理では、ウェーハの膜厚のば
らつきのため、同じパターニングされたウェーハで、か
つ同一条件で熱処理を行っても、ウェーハの昇降温温度
特性が異なってくる。例えば、５００μｍ±２５μｍ規
格のウェーハにおいて、５秒で約１１００℃までウェー
ハ温度を上昇させた場合、約１１００℃±３０℃の温度
差が生じる。
・ランプによる短時間熱処理では、ウェーハの膜厚のば
らつきのため、同じパターニングされたウェーハで、か
つ同一条件で熱処理を行っても、ウェーハの昇降温温度
特性が異なってくる。例えば、５００μｍ±２５μｍ規
格のウェーハにおいて、５秒で約１１００℃までウェー
ハ温度を上昇させた場合、約１１００℃±３０℃の温度
差が生じる。
【０００５】またさらにハロジェンランプでは電圧変動
が１〜２％生じることによりウェーハ温度は２０℃程度
のばらつきが生じる。従って、量産で連続稼働を考えた
場合、グラファイト・ヒータやハロジェン・ランプを用
いた短時間熱処理が行なわれるウェーハ間の温度ばらつ
きは、数十度程度のばらつきが生じることになる。ま
た、ウェーハのオリエンテーションフラットネスの非対
称領域及び周辺ウェーハ端エッジからの熱幅射によるウ
ェーハ内の温度ばらつきは、ウェーハ周辺をサブ・ヒー
タにより加熱したり、シリコン・リングを用いたりして
少なくすることができるが、それでも完全にゼロにする
ことはできない。そこで、本発明においては、ウェーハ
間の温度のばらつきが、数十度程度生じても、高い活性
化を示し、スリップ・ラインがなく、逆バイアス・リー
ク電流が １ｎＡ／ｃｍ2 程度を示し、かつ注入不純物
イオンの再分布による拡散を生じない秒単位アニール条
件でなければならない。
が１〜２％生じることによりウェーハ温度は２０℃程度
のばらつきが生じる。従って、量産で連続稼働を考えた
場合、グラファイト・ヒータやハロジェン・ランプを用
いた短時間熱処理が行なわれるウェーハ間の温度ばらつ
きは、数十度程度のばらつきが生じることになる。ま
た、ウェーハのオリエンテーションフラットネスの非対
称領域及び周辺ウェーハ端エッジからの熱幅射によるウ
ェーハ内の温度ばらつきは、ウェーハ周辺をサブ・ヒー
タにより加熱したり、シリコン・リングを用いたりして
少なくすることができるが、それでも完全にゼロにする
ことはできない。そこで、本発明においては、ウェーハ
間の温度のばらつきが、数十度程度生じても、高い活性
化を示し、スリップ・ラインがなく、逆バイアス・リー
ク電流が １ｎＡ／ｃｍ2 程度を示し、かつ注入不純物
イオンの再分布による拡散を生じない秒単位アニール条
件でなければならない。
【０００６】
【課題を解決するための手段】本発明では、秒単位アニ
ール技術の未解決な問題を解決し、ばらつきの小さいシ
ート抵抗及び活性化を示し、スリップ・ラインを生じな
い、しかも接合リークが少なく、かつ、不純物イオンの
再分布による拡散を生じない、秒単位アニール技術を与
えることを目的としている。
ール技術の未解決な問題を解決し、ばらつきの小さいシ
ート抵抗及び活性化を示し、スリップ・ラインを生じな
い、しかも接合リークが少なく、かつ、不純物イオンの
再分布による拡散を生じない、秒単位アニール技術を与
えることを目的としている。
【０００７】
【実施例】以下、実施例を用いて説明する。本発明は、
イオン注入層がアモルファス層を形成すること、８００
℃以上で１１００℃以上の秒単位短時間アニールによ
り、アモルファス層の再結晶化と同時に活性化、欠陥の
除去を行なうことを特徴とする。
イオン注入層がアモルファス層を形成すること、８００
℃以上で１１００℃以上の秒単位短時間アニールによ
り、アモルファス層の再結晶化と同時に活性化、欠陥の
除去を行なうことを特徴とする。
【０００８】図１に示すのは、ハロジェン・ランプ・ア
ニールによるウェーハの昇降温温度特性の一例である。
ランプＯＮ後５秒で１０００℃に達し、１０００℃を５
秒保持した後、ランプがＯＦＦし、黒体幅射により温度
が下降する。今後、用いるアニール温度とは図１の（Ｉ
Ｉ）の領域の温度を示すものであり、この例では１００
０℃である。また今後用いるアニール時間とは、図１の
（ＩＩ）の領域の時間を示し、この例では５秒である。
ニールによるウェーハの昇降温温度特性の一例である。
ランプＯＮ後５秒で１０００℃に達し、１０００℃を５
秒保持した後、ランプがＯＦＦし、黒体幅射により温度
が下降する。今後、用いるアニール温度とは図１の（Ｉ
Ｉ）の領域の温度を示すものであり、この例では１００
０℃である。また今後用いるアニール時間とは、図１の
（ＩＩ）の領域の時間を示し、この例では５秒である。
【０００９】Ｐ，Ａｓ，Ｂ，ＢＦ2 が注入された０．２
μｍ程度の深さを持つアモルファス層は、８００℃ １
秒のアニールで再結晶化することができる。従って８０
０℃以上の温度で、１秒以上の時間熱処理を行なえば再
結晶化する。また図２に示すように活性化は再結晶化と
同時に達成され、８００℃ １秒の熱処理で低いρｓを
持つ。図２は、アニール時間が３秒の場合のアニール温
度とシート抵抗の相関が示されている。（Ｉ）はＢ ４
０ＫｅＶ ４×１０15ｃｍ-2イオン注入層の場合であ
り、Ｂ原子が軽いためアモルファス層が形成されずシー
ト抵抗は、アニール温度の上昇と伴に減少を続け、１１
００℃ ３秒のアニールで、ほぼ１００％活性化する。
一方、（ＩＩ）のＰ ４０ＫｅＶ ４×１０15ｃｍ-2イ
オン注入層と（ＩＩＩ）のＢＦ4 ６０ＫｅＶ ４×１０
15ｃｍ-2イオン注入層は、アモルファス層が形成され、
アモルファスが再結晶化すると同時にシート抵抗は急激
に減少し、過館和溶解現象を示す。しかも８００℃から
１１００℃のアニール温度においては（ＩＩ），（ＩＩ
Ｉ）どちらもシート抵抗の変化がなく、８００℃から１
１００℃温度範囲で短時間熱処理を行なえば、シート抵
抗のウェーハ内及びウェーハ間のばらつきは、小さくす
ることができる。実際Ｂのみのイオン注入層を９００℃
１０秒のアニールを行なった場合５％程度のウェーハ
内ばらつきが生じるが、アモルファス層を９００℃ １
０秒アニール行なった場合、シート抵抗のウェーハ内ば
らつきは１％程度にすることができる。
μｍ程度の深さを持つアモルファス層は、８００℃ １
秒のアニールで再結晶化することができる。従って８０
０℃以上の温度で、１秒以上の時間熱処理を行なえば再
結晶化する。また図２に示すように活性化は再結晶化と
同時に達成され、８００℃ １秒の熱処理で低いρｓを
持つ。図２は、アニール時間が３秒の場合のアニール温
度とシート抵抗の相関が示されている。（Ｉ）はＢ ４
０ＫｅＶ ４×１０15ｃｍ-2イオン注入層の場合であ
り、Ｂ原子が軽いためアモルファス層が形成されずシー
ト抵抗は、アニール温度の上昇と伴に減少を続け、１１
００℃ ３秒のアニールで、ほぼ１００％活性化する。
一方、（ＩＩ）のＰ ４０ＫｅＶ ４×１０15ｃｍ-2イ
オン注入層と（ＩＩＩ）のＢＦ4 ６０ＫｅＶ ４×１０
15ｃｍ-2イオン注入層は、アモルファス層が形成され、
アモルファスが再結晶化すると同時にシート抵抗は急激
に減少し、過館和溶解現象を示す。しかも８００℃から
１１００℃のアニール温度においては（ＩＩ），（ＩＩ
Ｉ）どちらもシート抵抗の変化がなく、８００℃から１
１００℃温度範囲で短時間熱処理を行なえば、シート抵
抗のウェーハ内及びウェーハ間のばらつきは、小さくす
ることができる。実際Ｂのみのイオン注入層を９００℃
１０秒のアニールを行なった場合５％程度のウェーハ
内ばらつきが生じるが、アモルファス層を９００℃ １
０秒アニール行なった場合、シート抵抗のウェーハ内ば
らつきは１％程度にすることができる。
【００１０】図３は、Ｂ注入層のＰ+ −ｎ- 接合逆バイ
アス５Ｖリーク電流（Ｉ）と、Ｐ注入層のｎ+ −Ｐ- 接
合逆バイアス５Ｖリーク電流（ＩＩ）を示している。ア
ニール時間は６秒である。Ｐ+ −ｎ- 接合どちらについ
ても８００℃以上のアニール温度において逆バイアス・
リーク電流が２ｎＡ／ｃｍ2 より小さくなる。
アス５Ｖリーク電流（Ｉ）と、Ｐ注入層のｎ+ −Ｐ- 接
合逆バイアス５Ｖリーク電流（ＩＩ）を示している。ア
ニール時間は６秒である。Ｐ+ −ｎ- 接合どちらについ
ても８００℃以上のアニール温度において逆バイアス・
リーク電流が２ｎＡ／ｃｍ2 より小さくなる。
【００１１】以上から８００℃以上のアニール温度によ
る秒単位熱処理は、約０．２μｍ程度のアモルファス層
からなるＢ，Ｐ，Ａｓのイオン注入層を再結晶化、活性
化し、かつ欠陥の除去を可能にする。
る秒単位熱処理は、約０．２μｍ程度のアモルファス層
からなるＢ，Ｐ，Ａｓのイオン注入層を再結晶化、活性
化し、かつ欠陥の除去を可能にする。
【００１２】一方、イオン注入不純物の再分布による拡
散は、１１００℃の６秒より低温または短時間のアニー
ルの場合生じない。図４は、接合深さとアニール温度の
相関を示している。アニール時間は３秒の場合を示して
ある。（Ｉ）は、４００ÅのＳｉｏ2 膜を通してＰを４
０ＫｅＶ ４×１０15ｃｍ-2注入した場合の接合深さを
示し、（ＩＩ）は４００ÅのＳｉｏ2 膜を通してＢＦ2
を６０ＫｅＶ ４×１０15ｃｍ-2注入した場合の接合深
さを示す。７００℃から１１００℃の温度範囲でのアニ
ールでは、接合深さは一定であるが、１２００℃３秒の
アニールでは不純物の再分布が始まり接合深さが増加し
ている。従って、不純物再分布による拡散を生じない秒
単位アニール温度は１１００℃以下でなければならな
い。
散は、１１００℃の６秒より低温または短時間のアニー
ルの場合生じない。図４は、接合深さとアニール温度の
相関を示している。アニール時間は３秒の場合を示して
ある。（Ｉ）は、４００ÅのＳｉｏ2 膜を通してＰを４
０ＫｅＶ ４×１０15ｃｍ-2注入した場合の接合深さを
示し、（ＩＩ）は４００ÅのＳｉｏ2 膜を通してＢＦ2
を６０ＫｅＶ ４×１０15ｃｍ-2注入した場合の接合深
さを示す。７００℃から１１００℃の温度範囲でのアニ
ールでは、接合深さは一定であるが、１２００℃３秒の
アニールでは不純物の再分布が始まり接合深さが増加し
ている。従って、不純物再分布による拡散を生じない秒
単位アニール温度は１１００℃以下でなければならな
い。
【００１３】また、急激な熱処理により発生するスリッ
プ・ラインは、ウェーハの酸素濃度、ウェーハ端ラウン
ド面の形状、ウェーハ周辺加熱またはシリコン・リング
により減少するが、１２００℃ 数秒のアニールよりも
高温または長時間熱処理を行なった時温度ばらつきが数
℃あると転移が発生するため、スリップ・ラインの発生
をゼロにするのは難しい。しかしながら、ウェーハ端を
ラウンド面にし、適当な周辺加熱条件を選択した場合ス
リップ・ラインは生じない。
プ・ラインは、ウェーハの酸素濃度、ウェーハ端ラウン
ド面の形状、ウェーハ周辺加熱またはシリコン・リング
により減少するが、１２００℃ 数秒のアニールよりも
高温または長時間熱処理を行なった時温度ばらつきが数
℃あると転移が発生するため、スリップ・ラインの発生
をゼロにするのは難しい。しかしながら、ウェーハ端を
ラウンド面にし、適当な周辺加熱条件を選択した場合ス
リップ・ラインは生じない。
【００１４】以上から、ＢＦ2 ，ＢとＳｉ，ＰまたはＡ
ｓイオン注入により０．２μｍ程度のアモルファス層を
形成後、図５に示す斜線部分のアニール温度とアニール
時間を用いて熱処理を行なうことにより、再結晶化、活
性化、リーク電流の減少が完了し、しかも再分布のない
接合が形成できる。図５は、熱処理のアニール温度とア
ニール時間の２次空間を示すもので、（Ｉ）は再結晶化
が行なわれるために必要なアニール温度と時間を表わ
し、（ＩＩ）は不純物の再分布により拡散が始まるに必
要なアニール温度と時間を表わしている。
ｓイオン注入により０．２μｍ程度のアモルファス層を
形成後、図５に示す斜線部分のアニール温度とアニール
時間を用いて熱処理を行なうことにより、再結晶化、活
性化、リーク電流の減少が完了し、しかも再分布のない
接合が形成できる。図５は、熱処理のアニール温度とア
ニール時間の２次空間を示すもので、（Ｉ）は再結晶化
が行なわれるために必要なアニール温度と時間を表わ
し、（ＩＩ）は不純物の再分布により拡散が始まるに必
要なアニール温度と時間を表わしている。
【００１５】ＣＭＯＳ ＶＬＳＩの製造においてもＰチ
ャンネル・トランジスタ・ソース・ドレインにＢとＳｉ
またはＢＦ2 が注入された浅いアモルファス層を形成
し、Ｎチャンネル・トランジスタ・ソース・ドレインに
ＡｓまたはＰが注入された浅いアモルファス層を形成
後、ハロジェン・ランプまたはグラファイト・ヒータに
より図５の斜線部のアニール温度とアニール時間を用い
た熱処理を行なうことにより、接合リーク電流が少な
く、しかも、微細構造を持つＣＭＯＳ ＬＳＩを提供す
ることができる。さらに、図５の斜線部分のアニール時
間とアニール温度の２次元空間が広いことから、ウェー
ハ厚みのばらつきや、電力変動による、ウェーハ間の昇
降温度特性にばらつきが生じたとしても、図５の斜線部
分からはずれることはない。
ャンネル・トランジスタ・ソース・ドレインにＢとＳｉ
またはＢＦ2 が注入された浅いアモルファス層を形成
し、Ｎチャンネル・トランジスタ・ソース・ドレインに
ＡｓまたはＰが注入された浅いアモルファス層を形成
後、ハロジェン・ランプまたはグラファイト・ヒータに
より図５の斜線部のアニール温度とアニール時間を用い
た熱処理を行なうことにより、接合リーク電流が少な
く、しかも、微細構造を持つＣＭＯＳ ＬＳＩを提供す
ることができる。さらに、図５の斜線部分のアニール時
間とアニール温度の２次元空間が広いことから、ウェー
ハ厚みのばらつきや、電力変動による、ウェーハ間の昇
降温度特性にばらつきが生じたとしても、図５の斜線部
分からはずれることはない。
【００１６】
【発明の効果】以上説明したように、本発明は、ばらつ
きの少ないシート抵抗及び活性化を示し、スリップ・ラ
インの生じない、しかも接合リークが小さく、かつ不純
物イオンの再分布による拡散の生じない秒単位アニール
技術が可能になり、高品質ＣＭＯＳ ＶＬＳＩの微細化
・高集積化を可能にする半導体装置の製造方法を与え
る。
きの少ないシート抵抗及び活性化を示し、スリップ・ラ
インの生じない、しかも接合リークが小さく、かつ不純
物イオンの再分布による拡散の生じない秒単位アニール
技術が可能になり、高品質ＣＭＯＳ ＶＬＳＩの微細化
・高集積化を可能にする半導体装置の製造方法を与え
る。
【図１】 ウェーハの昇降温特性図である。
【図２】 シート抵抗とアニール温度の関係図である。
【図３】 リーク電流とアニール温度の関係図である。
【図４】 接合深さとアニール温度の関係図である。
【図５】 アニール温度・時間空間関係図である。
１−（Ｉ） 昇温領域 １−（ＩＩ） 定温領域 １−（ＩＩＩ） 降温領域 ２−（Ｉ） Ｂ注入層の場合 ２−（ＩＩ） Ｐ注入層の場合 ２−（ＩＩＩ） ＢＦ2 注入層の場合 ３−（Ｉ） Ｂ注入層Ｐ+ −ｎ- 接合 ３−（ＩＩ） Ｐ注入層ｎ+ −Ｐ- 接合 ４−（Ｉ） ＢＦ2 注入層の場合 ４−（ＩＩ） Ｐ注入層の場合 ５−（Ｉ） 再結晶に必要なアニール条件 ５−（ＩＩ） 不純物拡散のないアニール条件
【手続補正書】
【提出日】平成５年２月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。特に、微細なＣＭＯＳ ＶＬＳＩの製造にお
いて有効である。
に関する。特に、微細なＣＭＯＳ ＶＬＳＩの製造にお
いて有効である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【実施例】以下、実施例を用いて説明する。本発明は、
低い加速エネルギーによるイオン注入をすることによ
り、過剰な不純物を有する浅いアモルファス層を形成す
ること、８００℃以上で１１００℃以上の秒単位短時間
アニールにより、アモルファス層の再結晶化と同時に活
性化、欠陥の除去を行なうことを特徴とする。
低い加速エネルギーによるイオン注入をすることによ
り、過剰な不純物を有する浅いアモルファス層を形成す
ること、８００℃以上で１１００℃以上の秒単位短時間
アニールにより、アモルファス層の再結晶化と同時に活
性化、欠陥の除去を行なうことを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】Ｐ，Ａｓ，Ｂ，ＢＦ２が注入された０．２
μｍ程度の深さを持つアモルファス層は、８００℃ １
秒のアニールで再結晶化することができる。従って本発
明の浅いアモルファス層は８００℃以上の温度で、１秒
以上の短時間熱処理を行なえば再結晶化する。また１１
００℃以内の温度であれば再結晶化の度合は一定であ
る。更に図２に示すように活性化は再結晶化と同時に達
成され、８００℃ １秒の熱処理で低いρｓを持つ。図
２は、アニール時間が３秒の場合のアニール温度とシー
ト抵抗の相関が示されている。（Ｉ）はＢ ４０ＫｅＶ
４×１０１５ｃｍ−２イオン注入層の場合であり、Ｂ
原子が軽いためアモルファス層が形成されずシート抵抗
は、アニール温度の上昇と伴に減少を続け、１１００℃
３秒のアニールで、ほぼ１００％活性化する。即ち、
過飽和の不純物を有するアモルファス層が形成されない
場合には、アニール温度に依存してシート抵抗が変化す
る。一方、（ＩＩ）のＰ ４０ＫｅＶ ４×１０１５ｃ
ｍ−２イオン注入層と（ＩＩＩ）のＢＦ４６０ＫｅＶ
４×１０１５ｃｍ−２イオン注入層は、アモルファス層
が形成され、アモルファスが再結晶化すると同時にシー
ト抵抗は急激に減少し、浅いイオン注入により固溶度を
越えて過剰に存在する不純物が再結晶する現象、即ち過
飽和溶解現象を示す。しかも８００℃から１１００℃の
アニール温度においては（ＩＩ），（ＩＩＩ）どちらも
シート抵抗の変化がなく、８００℃から１１００℃温度
範囲で短時間熱処理を行なえば、シート抵抗のウェーハ
内及びウェーハ間のばらつきは、小さくすることができ
る。実際アモルファス層が形成されないＢのみのイオン
注入層を９００℃ １０秒のアニールを行なった場合５
％程度のウェーハ内ばらつきが生じるが、アモルファス
層を９００℃ １０秒アニール行なった場合、シート抵
抗のウェーハ内ばらつきは１％程度にすることができ
る。
μｍ程度の深さを持つアモルファス層は、８００℃ １
秒のアニールで再結晶化することができる。従って本発
明の浅いアモルファス層は８００℃以上の温度で、１秒
以上の短時間熱処理を行なえば再結晶化する。また１１
００℃以内の温度であれば再結晶化の度合は一定であ
る。更に図２に示すように活性化は再結晶化と同時に達
成され、８００℃ １秒の熱処理で低いρｓを持つ。図
２は、アニール時間が３秒の場合のアニール温度とシー
ト抵抗の相関が示されている。（Ｉ）はＢ ４０ＫｅＶ
４×１０１５ｃｍ−２イオン注入層の場合であり、Ｂ
原子が軽いためアモルファス層が形成されずシート抵抗
は、アニール温度の上昇と伴に減少を続け、１１００℃
３秒のアニールで、ほぼ１００％活性化する。即ち、
過飽和の不純物を有するアモルファス層が形成されない
場合には、アニール温度に依存してシート抵抗が変化す
る。一方、（ＩＩ）のＰ ４０ＫｅＶ ４×１０１５ｃ
ｍ−２イオン注入層と（ＩＩＩ）のＢＦ４６０ＫｅＶ
４×１０１５ｃｍ−２イオン注入層は、アモルファス層
が形成され、アモルファスが再結晶化すると同時にシー
ト抵抗は急激に減少し、浅いイオン注入により固溶度を
越えて過剰に存在する不純物が再結晶する現象、即ち過
飽和溶解現象を示す。しかも８００℃から１１００℃の
アニール温度においては（ＩＩ），（ＩＩＩ）どちらも
シート抵抗の変化がなく、８００℃から１１００℃温度
範囲で短時間熱処理を行なえば、シート抵抗のウェーハ
内及びウェーハ間のばらつきは、小さくすることができ
る。実際アモルファス層が形成されないＢのみのイオン
注入層を９００℃ １０秒のアニールを行なった場合５
％程度のウェーハ内ばらつきが生じるが、アモルファス
層を９００℃ １０秒アニール行なった場合、シート抵
抗のウェーハ内ばらつきは１％程度にすることができ
る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】ＣＭＯＳ ＶＬＳＩの製造においてもＰチ
ャンネル・トランジスタ・ソース・ドレインにＢとＳｉ
またはＢＦ２が注入された浅いアモルファス層を形成
し、Ｎチャンネル・トランジスタ・ソース・ドレインに
ＡｓまたはＰが注入された浅いアモルファス層を形成
後、ハロジエン・ランプまたはグラファイト・ヒータに
より図５の斜線部のアニール温度とアニール時間を用い
た熱処理を行なうことにより、接合リーク電流が少な
く、しかも、微細構造を持つＣＭＯＳ ＬＳＩを提供す
ることができる。さらに、図５の斜線部分のアニール時
間とアニール温度の２次元空間が広いことから、ウエー
ハ厚みのばらつきや、電力変動による、ウェーハ間の昇
降温度特性にばらつきが生じたとしても、図５の斜線部
分からはずれることはない。即ち、製品間、製品内のば
らつきが生じにくくなるため、信頼性の高い製品を提供
することができる。
ャンネル・トランジスタ・ソース・ドレインにＢとＳｉ
またはＢＦ２が注入された浅いアモルファス層を形成
し、Ｎチャンネル・トランジスタ・ソース・ドレインに
ＡｓまたはＰが注入された浅いアモルファス層を形成
後、ハロジエン・ランプまたはグラファイト・ヒータに
より図５の斜線部のアニール温度とアニール時間を用い
た熱処理を行なうことにより、接合リーク電流が少な
く、しかも、微細構造を持つＣＭＯＳ ＬＳＩを提供す
ることができる。さらに、図５の斜線部分のアニール時
間とアニール温度の２次元空間が広いことから、ウエー
ハ厚みのばらつきや、電力変動による、ウェーハ間の昇
降温度特性にばらつきが生じたとしても、図５の斜線部
分からはずれることはない。即ち、製品間、製品内のば
らつきが生じにくくなるため、信頼性の高い製品を提供
することができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】
【発明の効果】以上説明したように、ＮおよびＰ型不純
物拡散層は図５の斜線部分の熱処理条件においてはほぼ
同様な活性化の挙動を示すために同時に熱処理を施して
も何等問題が生じない。したがってＮおよびＰ型不純物
拡散層を信頼性高く、同時に形成することができるとい
う効果を有する。また本発明は、ばらつきの少ないシー
ト抵抗及び活性化を示し、スリップ・ラインの生じな
い、しかも接合リークが小さく、かつ不純物イオンの再
分布による拡散の生じない秒単位アニール技術が可能に
なり、また浅い不純物拡散層を安定に形成することが可
能となるため、高品質ＣＭＯＳ ＶＬＳＩの微細化・高
集積化を可能にする半導体装置の製造方法を与えること
が可能となるという効果を有するものである。
物拡散層は図５の斜線部分の熱処理条件においてはほぼ
同様な活性化の挙動を示すために同時に熱処理を施して
も何等問題が生じない。したがってＮおよびＰ型不純物
拡散層を信頼性高く、同時に形成することができるとい
う効果を有する。また本発明は、ばらつきの少ないシー
ト抵抗及び活性化を示し、スリップ・ラインの生じな
い、しかも接合リークが小さく、かつ不純物イオンの再
分布による拡散の生じない秒単位アニール技術が可能に
なり、また浅い不純物拡散層を安定に形成することが可
能となるため、高品質ＣＭＯＳ ＶＬＳＩの微細化・高
集積化を可能にする半導体装置の製造方法を与えること
が可能となるという効果を有するものである。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/265 27/092 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｈ 9054−4Ｍ 27/08 ３２１ Ｅ
Claims (1)
- 【請求項１】 ＭＯＳトランジスタを有する半導体装置
の製造方法において、Ｐチャンネルトランジスタのソー
ス・ドレイン領域となる半導体基板の所定の位置に８０
ＫｅＶ以下の低い加速エネルギーで不純物を酸化膜を介
してイオン注入し、第１アモルファス層を形成する工
程、Ｎチャンネルトランジスタのソース・ドレイン領域
となる前記半導体基板の所定の位置に８０ＫｅＶ以下の
低い加速エネルギーで不純物を酸化膜を介してイオン注
入し、浅い第２アモルファス層を形成する工程、しかる
後、前記第１アモルファス層と前記第２アモルファス層
とを有する前記半導体基板をランプ照射により、８００
℃以上１１００℃以下温度に短時間保持することにより
前記第１アモルファス層と前記第２アモルファス層とを
活性化させ各々第１不純物拡散層及び第２不純物拡散層
を形成する工程、前記ランプ照射の後に黒体輻射により
降温する工程を有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5005976A JP2534608B2 (ja) | 1993-01-18 | 1993-01-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5005976A JP2534608B2 (ja) | 1993-01-18 | 1993-01-18 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58185569A Division JPS6077419A (ja) | 1983-10-04 | 1983-10-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629316A true JPH0629316A (ja) | 1994-02-04 |
| JP2534608B2 JP2534608B2 (ja) | 1996-09-18 |
Family
ID=11625879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5005976A Expired - Lifetime JP2534608B2 (ja) | 1993-01-18 | 1993-01-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2534608B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004153246A (ja) * | 2002-10-10 | 2004-05-27 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56100412A (en) * | 1979-12-17 | 1981-08-12 | Sony Corp | Manufacture of semiconductor device |
| JPS5896763A (ja) * | 1981-12-03 | 1983-06-08 | Seiko Epson Corp | 絶縁ゲート型電界効果トランジスタ素子の製造方法 |
| JPS6077419A (ja) * | 1983-10-04 | 1985-05-02 | Seiko Epson Corp | 半導体装置の製造方法 |
-
1993
- 1993-01-18 JP JP5005976A patent/JP2534608B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56100412A (en) * | 1979-12-17 | 1981-08-12 | Sony Corp | Manufacture of semiconductor device |
| JPS5896763A (ja) * | 1981-12-03 | 1983-06-08 | Seiko Epson Corp | 絶縁ゲート型電界効果トランジスタ素子の製造方法 |
| JPS6077419A (ja) * | 1983-10-04 | 1985-05-02 | Seiko Epson Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004153246A (ja) * | 2002-10-10 | 2004-05-27 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2534608B2 (ja) | 1996-09-18 |
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