JPH1050630A - 半導体装置を形成する方法 - Google Patents
半導体装置を形成する方法Info
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Abstract
(57)【要約】
【課題】 ドーパントの活性化と過度の拡散防止。
【解決手段】 急速熱処理（ＲＴＰ）を使って半導体装
置内のドーパントの電気的な活性を高める方法を説明し
た。この発明の一面は、基板（１４）のような半導体本
体（１２）上にゲートを形成し、ゲートに接近して半導
体本体（１２）にドーパント（２８）を打込む事を含
む。炉を使って、ドーパント（２８）が部分的に活性化
される。ＲＴＰを使って、ドーパント（２８）が更に活
性化される。炉によるアニールの他に、ＲＴＰによるド
ーパント（２８）の活性化により、許容し得るチャンネ
ルの深さを保ちながら、ドーパントの殆ど完全な活性化
が出来る。
置内のドーパントの電気的な活性を高める方法を説明し
た。この発明の一面は、基板（１４）のような半導体本
体（１２）上にゲートを形成し、ゲートに接近して半導
体本体（１２）にドーパント（２８）を打込む事を含
む。炉を使って、ドーパント（２８）が部分的に活性化
される。ＲＴＰを使って、ドーパント（２８）が更に活
性化される。炉によるアニールの他に、ＲＴＰによるド
ーパント（２８）の活性化により、許容し得るチャンネ
ルの深さを保ちながら、ドーパントの殆ど完全な活性化
が出来る。
Description
【０００１】
【発明の属する技術分野】この発明は半導体処理、更に
特定して言えば、半導体装置の打込み部のアニールに対
する急速熱処理ブースタに関する。
特定して言えば、半導体装置の打込み部のアニールに対
する急速熱処理ブースタに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】集積回
路（ＩＣ）は、少なくとも１つの完全な電子回路の機能
を果たす事が出来る能動及び受動素子を相互接続した少
なくとも１つのアレイを持つ半導体材料で構成された単
一チップである。最近、トランジスタ、ダイオード及び
抵抗のように、チップの上に形成される半導体装置の数
が増加している。集積回路の密度が高くなるのに伴っ
て、Ｎチャンネル型金属酸化物半導体電界効果トランジ
スタ（ＮＭＯＳ）及びＰチャンネル型金属酸化物半導体
電界効果トランジスタ（ＰＭＯＳ）の寸法を縮小する事
が必要になった。
路（ＩＣ）は、少なくとも１つの完全な電子回路の機能
を果たす事が出来る能動及び受動素子を相互接続した少
なくとも１つのアレイを持つ半導体材料で構成された単
一チップである。最近、トランジスタ、ダイオード及び
抵抗のように、チップの上に形成される半導体装置の数
が増加している。集積回路の密度が高くなるのに伴っ
て、Ｎチャンネル型金属酸化物半導体電界効果トランジ
スタ（ＮＭＯＳ）及びＰチャンネル型金属酸化物半導体
電界効果トランジスタ（ＰＭＯＳ）の寸法を縮小する事
が必要になった。
【０００３】半導体チップ上にある装置の電気的な動作
は、ドーピングの型及び濃度の異なる領域に関係する。
こういう領域の電気的な特性が、基板にドーパントを導
入する事によって変えられるが、これはイオン打込み並
びに／又は拡散によって行なわれる。拡散は、化学的な
勾配が存在する結果として種目が移動する過程である。
シリコンの中に制御された不純物又はドーパントが拡散
する事が、超大規模集積回路（ＶＬＳＩ）処理でＰ−Ｎ
接合を形成し、装置を製造する基本である。
は、ドーピングの型及び濃度の異なる領域に関係する。
こういう領域の電気的な特性が、基板にドーパントを導
入する事によって変えられるが、これはイオン打込み並
びに／又は拡散によって行なわれる。拡散は、化学的な
勾配が存在する結果として種目が移動する過程である。
シリコンの中に制御された不純物又はドーパントが拡散
する事が、超大規模集積回路（ＶＬＳＩ）処理でＰ−Ｎ
接合を形成し、装置を製造する基本である。
【０００４】初期のトランジスタ及びＩＣ処理では、ド
ーパントは化学的な源からシリコンに供給されていた。
その後、こういうドーパントは、ドーパントを高温（例
えば９００乃至１２００℃）にかける事により、所望の
深さ迄拡散させた。更に最近になると、イオン打込みが
シリコンにドーパント原子を導入する主な手段になっ
た。低エネルギーのイオン打込みを使う事により、比較
的浅いドーパントの輪郭が得られる。しかし、更に、打
込まれた不純物が電気的に活性化されるようにする為、
並びに打込みによる欠陥がアニールによって除去される
ように、イオン打込みをを高い温度にかける場合が多
い。高い温度によって、ドーパントが電気的に活性化さ
れるが、高い温度は、ドーパントがシリコンの中に更に
深く拡散する原因にもなる事がある。
ーパントは化学的な源からシリコンに供給されていた。
その後、こういうドーパントは、ドーパントを高温（例
えば９００乃至１２００℃）にかける事により、所望の
深さ迄拡散させた。更に最近になると、イオン打込みが
シリコンにドーパント原子を導入する主な手段になっ
た。低エネルギーのイオン打込みを使う事により、比較
的浅いドーパントの輪郭が得られる。しかし、更に、打
込まれた不純物が電気的に活性化されるようにする為、
並びに打込みによる欠陥がアニールによって除去される
ように、イオン打込みをを高い温度にかける場合が多
い。高い温度によって、ドーパントが電気的に活性化さ
れるが、高い温度は、ドーパントがシリコンの中に更に
深く拡散する原因にもなる事がある。
【０００５】集積回路の密度が高くなるにつれて、ＮＭ
ＯＳ及びＰＭＯＳトランジスタのような半導体装置の寸
法を縮小する事が必要になった。寸法が小さくなるにつ
れて、新しい問題及び困難が表面化する。出て来た１つ
の困難は、所望の特性を持つが、寸法を一層小さくする
事に合うような接合の深さを持つトランジスタを作る事
である。典型的には、接合の深さとその他の重要な寸法
との間の適正なスケーリングが必要になるので、接合の
深さは全てのトランジスタの寸法に影響する。例えば、
接合の深さが大き過ぎると、接合の横方向の広がりが装
置を短絡させる事がある。接合が一層浅い事が望ましい
事があるが、シート比抵抗を小さくする事並びにミラー
静電容量を一層低くする事を含めて、ある性能特性を満
たす事も望ましい。
ＯＳ及びＰＭＯＳトランジスタのような半導体装置の寸
法を縮小する事が必要になった。寸法が小さくなるにつ
れて、新しい問題及び困難が表面化する。出て来た１つ
の困難は、所望の特性を持つが、寸法を一層小さくする
事に合うような接合の深さを持つトランジスタを作る事
である。典型的には、接合の深さとその他の重要な寸法
との間の適正なスケーリングが必要になるので、接合の
深さは全てのトランジスタの寸法に影響する。例えば、
接合の深さが大き過ぎると、接合の横方向の広がりが装
置を短絡させる事がある。接合が一層浅い事が望ましい
事があるが、シート比抵抗を小さくする事並びにミラー
静電容量を一層低くする事を含めて、ある性能特性を満
たす事も望ましい。
【０００６】ＰＭＯＳＦＥＴのソース及びドレインにし
ばしば使われる硼素のようなドーパント種目、及びＮＭ
ＯＳＦＥＴのソース及びドレインに含まれる事が多い燐
は、高い拡散係数を持ち、シリコンの中に急速に拡散す
る。炉のアニール温度を８００乃至９００℃の範囲にす
る事により、１ミクロ未満の多くのＮＭＯＳＦＥＴの設
計では、硼素及び燐に対して正しい拡散の深さを達成す
る事が出来る。しかし、こういうドーパント種目が、Ｍ
ＯＳＦＥＴのソース及びドレインに希望される高い濃度
で存在する時、こういうドーパント種目を十分に活性す
る為には１０００℃又はそれ以上の温度を必要とするの
が典型的である。
ばしば使われる硼素のようなドーパント種目、及びＮＭ
ＯＳＦＥＴのソース及びドレインに含まれる事が多い燐
は、高い拡散係数を持ち、シリコンの中に急速に拡散す
る。炉のアニール温度を８００乃至９００℃の範囲にす
る事により、１ミクロ未満の多くのＮＭＯＳＦＥＴの設
計では、硼素及び燐に対して正しい拡散の深さを達成す
る事が出来る。しかし、こういうドーパント種目が、Ｍ
ＯＳＦＥＴのソース及びドレインに希望される高い濃度
で存在する時、こういうドーパント種目を十分に活性す
る為には１０００℃又はそれ以上の温度を必要とするの
が典型的である。
【０００７】装置を働かなくする事なく、所望の性能を
出させるという困難を解決しようとする１つの方式は、
側面スペーサ又は側壁を増加し、次に接合を一層深くす
る事である。しかし、この方式は重なりを小さくし、こ
の為ミラー静電容量は小さくなるが、ソース電位障壁が
ドレイン電圧だけ、即ち、ドレインによって誘起される
障壁低下（ＤＩＢＬ）によって低下する。
出させるという困難を解決しようとする１つの方式は、
側面スペーサ又は側壁を増加し、次に接合を一層深くす
る事である。しかし、この方式は重なりを小さくし、こ
の為ミラー静電容量は小さくなるが、ソース電位障壁が
ドレイン電圧だけ、即ち、ドレインによって誘起される
障壁低下（ＤＩＢＬ）によって低下する。
【０００８】この困難に対処しようとする別の方式は、
ドーパントの全体の濃度を高め、一層低いアニール温度
でドーパントを活性化する事であろう。しかし、全部の
ドーパントは活性化されない。例えば、使われるアニー
ル温度がドーパントの大体半分を活性化する場合、この
方式は、全部の濃度を２倍にする事により、活性化され
るドーパントが不十分であるという問題を解決しようと
する。この方式は、全体の濃度が増加するにつれて、拡
散係数が増加するので、典型的には満足し得るものでは
ない。即ち、アニール温度が一層低いことによって通常
起る拡散の低下が、全体の濃度が一層高いことから生ず
る一層大きい拡散係数によって生ずる拡散の増加によっ
て帳消しになる。
ドーパントの全体の濃度を高め、一層低いアニール温度
でドーパントを活性化する事であろう。しかし、全部の
ドーパントは活性化されない。例えば、使われるアニー
ル温度がドーパントの大体半分を活性化する場合、この
方式は、全部の濃度を２倍にする事により、活性化され
るドーパントが不十分であるという問題を解決しようと
する。この方式は、全体の濃度が増加するにつれて、拡
散係数が増加するので、典型的には満足し得るものでは
ない。即ち、アニール温度が一層低いことによって通常
起る拡散の低下が、全体の濃度が一層高いことから生ず
る一層大きい拡散係数によって生ずる拡散の増加によっ
て帳消しになる。
【０００９】ソース及びドレインのドーパントの良好な
活性化を達成すると云う問題を解決しようとする別の方
式は、これらの種目の拡散及び活性化の両方にＲＴＰを
使うことであろう。然し、ＲＴＰは制御が非常に難し
く、最高温度がシリコン・ウェーハに亘って変ると共
に、ウェーハ毎に変ることがある。この変動により、ソ
ース及びドレインの深さ及び横方向範囲が変り、良好な
集積回路チップの歩留まりが低下する。
活性化を達成すると云う問題を解決しようとする別の方
式は、これらの種目の拡散及び活性化の両方にＲＴＰを
使うことであろう。然し、ＲＴＰは制御が非常に難し
く、最高温度がシリコン・ウェーハに亘って変ると共
に、ウェーハ毎に変ることがある。この変動により、ソ
ース及びドレインの深さ及び横方向範囲が変り、良好な
集積回路チップの歩留まりが低下する。
【００１０】
【課題を解決するための手段及び作用】従って、半導体
装置を作るのに使われるドーパントを活性化する事が出
来るが、過度の拡散を避けるような方法に対する必要が
生じている。
装置を作るのに使われるドーパントを活性化する事が出
来るが、過度の拡散を避けるような方法に対する必要が
生じている。
【００１１】この発明の一面では、半導体装置を形成す
る方法を提供する。この方法は、半導体本体の上にゲー
トを形成し、該ゲートに接近して半導体にドーパントを
打込み、炉を使って、ドーパントの一部分を拡散させる
と共に活性化し、急速熱処理（ＲＴＰ）を使ってドーパ
ントを更に活性化する工程を含む。この発明の別の一面
では、半導体基板を形成し、半導体基板の上にゲートを
形成し、基板にドーパントを打込み、炉を用いてドーパ
ントの一部分を拡散すると共に活性化し、ＲＴＰを使っ
てドーパントを更に活性化する工程に従って作られた半
導体装置を提供する。
る方法を提供する。この方法は、半導体本体の上にゲー
トを形成し、該ゲートに接近して半導体にドーパントを
打込み、炉を使って、ドーパントの一部分を拡散させる
と共に活性化し、急速熱処理（ＲＴＰ）を使ってドーパ
ントを更に活性化する工程を含む。この発明の別の一面
では、半導体基板を形成し、半導体基板の上にゲートを
形成し、基板にドーパントを打込み、炉を用いてドーパ
ントの一部分を拡散すると共に活性化し、ＲＴＰを使っ
てドーパントを更に活性化する工程に従って作られた半
導体装置を提供する。
【００１２】この発明の技術的な利点は、この発明によ
って作られた半導体装置が一層高い周波数応答を持つ事
である。これは、装置が典型的にはゲートとドレインの
間に一層小さいミラー静電容量を持つからである。この
発明の別の技術的な利点は、この発明を、炉と共に使う
ように設計された、他の点で現存の方法に、製品から別
の性能を希望する場合に使う事が出来る事である。この
発明の更に別の技術的な利点は、他の方法よりも変動が
一層少ない方法に高拡散性ドーパントを使う事が出来る
事である。
って作られた半導体装置が一層高い周波数応答を持つ事
である。これは、装置が典型的にはゲートとドレインの
間に一層小さいミラー静電容量を持つからである。この
発明の別の技術的な利点は、この発明を、炉と共に使う
ように設計された、他の点で現存の方法に、製品から別
の性能を希望する場合に使う事が出来る事である。この
発明の更に別の技術的な利点は、他の方法よりも変動が
一層少ない方法に高拡散性ドーパントを使う事が出来る
事である。
【００１３】別の技術的な利点は、ソース及びドレイン
接合の深さ及び横方向の範囲が十分制御された炉の運転
によって決定されるが、ＲＴＰによって、ソース及びド
レイン種目を更に活性化する事によって、直列抵抗が小
さい事によって高い性能も達成される事である。
接合の深さ及び横方向の範囲が十分制御された炉の運転
によって決定されるが、ＲＴＰによって、ソース及びド
レイン種目を更に活性化する事によって、直列抵抗が小
さい事によって高い性能も達成される事である。
【００１４】この発明並びにその利点が更に十分に理解
されるように、次に図面について説明する。
されるように、次に図面について説明する。
【００１５】
【発明の実施の形態】この発明の好ましい実施例及びそ
の利点は、図１乃至１１を参照すれば最も良く理解され
よう。図面全体に亘り、同様な部分には同じ参照数字を
用いている。この発明の一面は、半導体ウェーハでドー
パントを更に十分に活性化する為の急速熱処理（ＲＴ
Ｐ）ブースタを設ける事である。急速熱処理工程では、
所望のプロセス効果を達成するのに十分な間だけ、ウェ
ーハを高い温度にかける。
の利点は、図１乃至１１を参照すれば最も良く理解され
よう。図面全体に亘り、同様な部分には同じ参照数字を
用いている。この発明の一面は、半導体ウェーハでドー
パントを更に十分に活性化する為の急速熱処理（ＲＴ
Ｐ）ブースタを設ける事である。急速熱処理工程では、
所望のプロセス効果を達成するのに十分な間だけ、ウェ
ーハを高い温度にかける。
【００１６】ＲＴＰ装置内のウェーハは熱的に隔離され
ており、この為放射（伝導ではなく）加熱及び冷却が主
なものである。温度の一様性が重要な設計上の観点であ
り、この為、滑り又は反りの原因に成り得る温度勾配を
最小限にする。ＲＴＰ過程には、アーク灯、タングステ
ン−ハロゲン灯及び抵抗加熱の溝孔つき黒鉛シートを含
めて、種々の熱源を利用する事が出来る。加熱室がウェ
ーハに対する制御された環境、並びに放射エネルギー源
からウェーハへエネルギーを結合する為の便利な場所を
作る。大抵の加熱は内部雰囲気又は真空中で行なわれる
が、ＳｉＯ2 及びＳｉ3 Ｎ4 を成長させる為の酸素又は
アンモニアをＲＴＰ装置の室内に導入する事が出来る。
ており、この為放射（伝導ではなく）加熱及び冷却が主
なものである。温度の一様性が重要な設計上の観点であ
り、この為、滑り又は反りの原因に成り得る温度勾配を
最小限にする。ＲＴＰ過程には、アーク灯、タングステ
ン−ハロゲン灯及び抵抗加熱の溝孔つき黒鉛シートを含
めて、種々の熱源を利用する事が出来る。加熱室がウェ
ーハに対する制御された環境、並びに放射エネルギー源
からウェーハへエネルギーを結合する為の便利な場所を
作る。大抵の加熱は内部雰囲気又は真空中で行なわれる
が、ＳｉＯ2 及びＳｉ3 Ｎ4 を成長させる為の酸素又は
アンモニアをＲＴＰ装置の室内に導入する事が出来る。
【００１７】この発明の一面によるＲＴＰブースタを使
う事により、過度に深い接合を伴わずに満足し得る結果
が得られる。例えば、この発明は、ＲＴＰアニールを使
ってＮＭＯＳ及びＰＭＯＳ接合に用いられ、下記の結果
が得られた。
う事により、過度に深い接合を伴わずに満足し得る結果
が得られる。例えば、この発明は、ＲＴＰアニールを使
ってＮＭＯＳ及びＰＭＯＳ接合に用いられ、下記の結果
が得られた。
【表１】
【００１８】最初の３行は、特定の接合に関する情報を
表しており、最後の２行は夫々ＮＭＯＳ及びＰＭＯＳの
シート抵抗を反映している。最初の列のデータは、８７
５℃だけの炉に対するものであり、残りの列は、炉と共
に、記入した持続時間の間、記入した温度でのＲＴＰブ
ースタによるアニールを用いたものである。この情報を
これから更に詳しく説明する。
表しており、最後の２行は夫々ＮＭＯＳ及びＰＭＯＳの
シート抵抗を反映している。最初の列のデータは、８７
５℃だけの炉に対するものであり、残りの列は、炉と共
に、記入した持続時間の間、記入した温度でのＲＴＰブ
ースタによるアニールを用いたものである。この情報を
これから更に詳しく説明する。
【００１９】接合の深さに関する最初の行のデータは、
砒素Ｎ型ドーパントだけを使って形成されたＮＭＯＳ接
合に対するものである。接合の深さに関する２番目の行
のデータは、砒素及び燐ドーパントの組合せを使って形
成されたＮＭＯＳ接合に対するものである。この両方の
ＮＭＯＳの場合、ＲＴＰ操作によってＮＭＯＳ接合の深
さは変化しなかった。
砒素Ｎ型ドーパントだけを使って形成されたＮＭＯＳ接
合に対するものである。接合の深さに関する２番目の行
のデータは、砒素及び燐ドーパントの組合せを使って形
成されたＮＭＯＳ接合に対するものである。この両方の
ＮＭＯＳの場合、ＲＴＰ操作によってＮＭＯＳ接合の深
さは変化しなかった。
【００２０】この表の接合の深さに関する３番目の行の
データは、１０２５℃又はそれ以上のＲＴＰ温度に対
し、ＲＴＰ操作が硼素Ｐ型ドーパントのＰＭＯＳ接合の
深さが増加する事を示唆している。最後の２行、即ち行
４及び５は、ＲＴＰ操作を加えると、ＮＭＯＳでもＰＭ
ＯＳでもシート抵抗（オーム／スクエア単位）が減少す
る事を示している。ＮＭＯＳでもＰＭＯＳでも、接合の
深さを増加しないが、シート抵抗を最低にするＲＴＰ温
度が望ましい。
データは、１０２５℃又はそれ以上のＲＴＰ温度に対
し、ＲＴＰ操作が硼素Ｐ型ドーパントのＰＭＯＳ接合の
深さが増加する事を示唆している。最後の２行、即ち行
４及び５は、ＲＴＰ操作を加えると、ＮＭＯＳでもＰＭ
ＯＳでもシート抵抗（オーム／スクエア単位）が減少す
る事を示している。ＮＭＯＳでもＰＭＯＳでも、接合の
深さを増加しないが、シート抵抗を最低にするＲＴＰ温
度が望ましい。
【００２１】好ましい方法は、約１５秒の間、約１００
０℃でＲＴＰブースタを使い、その結果、直列抵抗×移
動幅は２０００オーム−ミクロンから１０００オーム−
ミクロンに減少する。この発明の実施例は、現在、ポリ
シリコン上二珪化チタン・ゲート、ソース及びドレイン
を持つＣＭＯＳ集積回路の製造に使われている。しか
し、この発明の色々な面は、多くの場合に使うのに適し
ている。
０℃でＲＴＰブースタを使い、その結果、直列抵抗×移
動幅は２０００オーム−ミクロンから１０００オーム−
ミクロンに減少する。この発明の実施例は、現在、ポリ
シリコン上二珪化チタン・ゲート、ソース及びドレイン
を持つＣＭＯＳ集積回路の製造に使われている。しか
し、この発明の色々な面は、多くの場合に使うのに適し
ている。
【００２２】図１には、ＣＭＯＳ半導体チップ１０の一
部分が示されている。ＣＭＯＳ半導体チップ１０はＰ型
基板１４を持つ半導体本体１２を含み、Ｎ型井戸（ウェ
ル）１３及びＰ型井戸（特に示してない）が基板の一部
分として形成されている。この発明は、Ｎ型井戸にＰＭ
ＯＳ、そしてＰ型井戸にＮＭＯＳを形成する両方の場合
に使う事が出来るが、Ｎ型井戸にＰＭＯＳを形成する場
合の工程を説明する。この発明は、Ｎ型基板を持つＣＭ
ＯＳ並びにＣＭＯＳの設定の外側のＰＭＯＳ及びＮＭＯ
Ｓにも使うことが出来る。
部分が示されている。ＣＭＯＳ半導体チップ１０はＰ型
基板１４を持つ半導体本体１２を含み、Ｎ型井戸（ウェ
ル）１３及びＰ型井戸（特に示してない）が基板の一部
分として形成されている。この発明は、Ｎ型井戸にＰＭ
ＯＳ、そしてＰ型井戸にＮＭＯＳを形成する両方の場合
に使う事が出来るが、Ｎ型井戸にＰＭＯＳを形成する場
合の工程を説明する。この発明は、Ｎ型基板を持つＣＭ
ＯＳ並びにＣＭＯＳの設定の外側のＰＭＯＳ及びＮＭＯ
Ｓにも使うことが出来る。
【００２３】図１では、Ｎ型井戸１３の上に酸化物層又
はゲート酸化物１８を配置し、その後、その上にポリシ
リコン層２０を配置する事により、ポリシリコン・ゲー
ト１６が形成されている。図２では、ポリシリコン層２
０の上に別の又は２番目の酸化物層２２が添加されてい
る。更に、酸化物層２２の上に窒化シリコン２４が配置
されている。図３に示すように、窒化物２４の異方性側
壁エッチにより、側壁２６が形成される。この代りに、
二酸化シリコンのような別の材料で窒化シリコンを置き
換えてもよい。
はゲート酸化物１８を配置し、その後、その上にポリシ
リコン層２０を配置する事により、ポリシリコン・ゲー
ト１６が形成されている。図２では、ポリシリコン層２
０の上に別の又は２番目の酸化物層２２が添加されてい
る。更に、酸化物層２２の上に窒化シリコン２４が配置
されている。図３に示すように、窒化物２４の異方性側
壁エッチにより、側壁２６が形成される。この代りに、
二酸化シリコンのような別の材料で窒化シリコンを置き
換えてもよい。
【００２４】図４について説明すると、高拡散性ドーパ
ント（例えばＰＭＯＳトランジスタに対しては硼素、Ｎ
ＭＯＳトランジスタに対しては燐）が、図４に矢印２８
で示すようにＮ型井戸１３（ＮＭＯＳではＰ型井戸）に
打込まれ、ソース３０及びドレイン３２を形成する。ド
ーパントを更に活性化して拡散する事が必要であり、こ
れは炉でのアニールによって達成する事が出来る。例え
ば、ＰＭＯＳ上の硼素ドーパントに対しては、５分間
（プラスランプ・アップ及びランプ・ダウン）の間、８
５０℃でのアニールの為に炉を使う。炉でのアニール
は、ドーパントの一部分を活性化するが、十分には活性
化せず、所望の結果が得られる程、ドーパントを活性化
するには十分ではない。例えば、５分間（プラスランプ
・アップ及びランプ・ダウン）の間、８５０℃での炉で
のアニールを使うと、燐ドーパントの約５０％しか活性
化されない。しかし、炉でのアニール過程により、ソー
ス３０及びドレイン３２は、図５の線３４で示した第１
の深さから、線３６で示した第２の深さ迄移る。Ｎ型井
戸１３内で過度にドーパントを拡散せずに、ドーパント
を更に十分に活性化する為、ＲＴＰ過程を使って、ドー
パントを更に活性化する事が出来る。ＲＴＰ過程は、例
えば１０００℃で１５秒間行なう事が出来る。一層のＲ
ＴＰ処理又はＲＴＰブースタが、ドーパントを更に十分
に活性化するが、ソース３０及びドレイン３２の深さ
は、図５に線３８で示すように、第３の深さ迄僅かしか
増加しない。この為、接合の深さは、ＲＴＰ過程の変動
に特に敏感ではない。
ント（例えばＰＭＯＳトランジスタに対しては硼素、Ｎ
ＭＯＳトランジスタに対しては燐）が、図４に矢印２８
で示すようにＮ型井戸１３（ＮＭＯＳではＰ型井戸）に
打込まれ、ソース３０及びドレイン３２を形成する。ド
ーパントを更に活性化して拡散する事が必要であり、こ
れは炉でのアニールによって達成する事が出来る。例え
ば、ＰＭＯＳ上の硼素ドーパントに対しては、５分間
（プラスランプ・アップ及びランプ・ダウン）の間、８
５０℃でのアニールの為に炉を使う。炉でのアニール
は、ドーパントの一部分を活性化するが、十分には活性
化せず、所望の結果が得られる程、ドーパントを活性化
するには十分ではない。例えば、５分間（プラスランプ
・アップ及びランプ・ダウン）の間、８５０℃での炉で
のアニールを使うと、燐ドーパントの約５０％しか活性
化されない。しかし、炉でのアニール過程により、ソー
ス３０及びドレイン３２は、図５の線３４で示した第１
の深さから、線３６で示した第２の深さ迄移る。Ｎ型井
戸１３内で過度にドーパントを拡散せずに、ドーパント
を更に十分に活性化する為、ＲＴＰ過程を使って、ドー
パントを更に活性化する事が出来る。ＲＴＰ過程は、例
えば１０００℃で１５秒間行なう事が出来る。一層のＲ
ＴＰ処理又はＲＴＰブースタが、ドーパントを更に十分
に活性化するが、ソース３０及びドレイン３２の深さ
は、図５に線３８で示すように、第３の深さ迄僅かしか
増加しない。この為、接合の深さは、ＲＴＰ過程の変動
に特に敏感ではない。
【００２５】図６に示すように、ＲＴＰブースタ過程の
後、ソース３０及びドレイン３２に対する接合の深さ４
０が完成する。ＰＭＯＳトランジスタのような半導体装
置４２は、参照数字４４で示すような実効チャンネル長
を持ち、参照数字４６で示すようなポリゲート長を持
つ。
後、ソース３０及びドレイン３２に対する接合の深さ４
０が完成する。ＰＭＯＳトランジスタのような半導体装
置４２は、参照数字４４で示すような実効チャンネル長
を持ち、参照数字４６で示すようなポリゲート長を持
つ。
【００２６】図７及び８について説明すると、Ｎ型井戸
及びポリシリコン・ゲートの上の酸化物を乾式並びに／
又は湿式ウェッジで除去し、その後、装置４２の上にチ
タン層４８を配置する事が出来る。チタン層４８は十分
な厚さで適用する事が出来る。この厚さは、ＰＭＯＳの
実施例では、４００Ａである。チタン層４８がシリコン
と反応して二珪化チタン（ＴｉＳｉ2 ）５０を形成す
る。チタンが、炉並びに／又はＲＴＰによる活性化に応
答して、シリコンと反応する。この反応過程が、ソース
及びドレインの一部分を消費する事があり、消費するソ
ース又はドレインのドーパントが多すぎれば、装置４２
を短絡する事がある。図９に示すように、化学溶液を使
って、残っているチタン４８を剥ぎ取る事が出来る。一
旦チタン４８を除去すると、装置４２が完成し、二珪化
チタン５０に対する金属相互接続部を接続する事が出来
る。
及びポリシリコン・ゲートの上の酸化物を乾式並びに／
又は湿式ウェッジで除去し、その後、装置４２の上にチ
タン層４８を配置する事が出来る。チタン層４８は十分
な厚さで適用する事が出来る。この厚さは、ＰＭＯＳの
実施例では、４００Ａである。チタン層４８がシリコン
と反応して二珪化チタン（ＴｉＳｉ2 ）５０を形成す
る。チタンが、炉並びに／又はＲＴＰによる活性化に応
答して、シリコンと反応する。この反応過程が、ソース
及びドレインの一部分を消費する事があり、消費するソ
ース又はドレインのドーパントが多すぎれば、装置４２
を短絡する事がある。図９に示すように、化学溶液を使
って、残っているチタン４８を剥ぎ取る事が出来る。一
旦チタン４８を除去すると、装置４２が完成し、二珪化
チタン５０に対する金属相互接続部を接続する事が出来
る。
【００２７】この発明は、半導体装置を形成するこの他
の方法にも用いる事が出来る。例えば、図１０を参照し
て、別の実施例についてこの発明の別の面を説明する。
半導体装置１４２が、基板１１４を持つ半導体チップ１
１０の一部分の上及びＮ型井戸１１３の上に形成されて
いる。装置１４２を形成する時、浅いドレイン延長部を
使う事が出来る。浅いソース１３１及び浅いドレイン１
３３は、低エネルギーの打込み（例えば、ＮＭＯＳトラ
ンジスタに対する燐では１５ｋｅＶ及びＰＭＯＳトラン
ジスタに対する弗化硼素では１５ｋｅＶ）を使う事によ
って形成する事が出来る。一旦浅い延長部１３１，１３
３が形成されたら、添加窒化物から、側壁１２６を形成
し、異方性側壁エッチを用いて選択的に除去する事が出
来る。矢印１２８で示すように、高拡散性ドーパントの
打込みを通じて、側壁１２６が形成された後に、参照数
字１３０，１３２で示すようにソース及びドレインの一
層深い部分を形成する事が出来る。最後のソース及びド
レインの打込みの後、炉及びＲＴＰによるアニールを実
施する。浅いドレイン延長部１３１，１３３もソース及
びドレイン１３０，１３２も、炉及びＲＴＰによるアニ
ールの組合せの利点を持っている。
の方法にも用いる事が出来る。例えば、図１０を参照し
て、別の実施例についてこの発明の別の面を説明する。
半導体装置１４２が、基板１１４を持つ半導体チップ１
１０の一部分の上及びＮ型井戸１１３の上に形成されて
いる。装置１４２を形成する時、浅いドレイン延長部を
使う事が出来る。浅いソース１３１及び浅いドレイン１
３３は、低エネルギーの打込み（例えば、ＮＭＯＳトラ
ンジスタに対する燐では１５ｋｅＶ及びＰＭＯＳトラン
ジスタに対する弗化硼素では１５ｋｅＶ）を使う事によ
って形成する事が出来る。一旦浅い延長部１３１，１３
３が形成されたら、添加窒化物から、側壁１２６を形成
し、異方性側壁エッチを用いて選択的に除去する事が出
来る。矢印１２８で示すように、高拡散性ドーパントの
打込みを通じて、側壁１２６が形成された後に、参照数
字１３０，１３２で示すようにソース及びドレインの一
層深い部分を形成する事が出来る。最後のソース及びド
レインの打込みの後、炉及びＲＴＰによるアニールを実
施する。浅いドレイン延長部１３１，１３３もソース及
びドレイン１３０，１３２も、炉及びＲＴＰによるアニ
ールの組合せの利点を持っている。
【００２８】次に図１１について説明すると、二珪化チ
タン過程を利用して、完成された装置１４２に到達す
る。完成された装置１４２では、ＲＴＰブースタを使う
事によって、ソース１３０及びドレイン１３２を形成す
る電気的に活性のドーパントの濃度が増加するので、こ
の発明の色々の面が装置１４２を形成するのに役立つ。
これは、二珪化チタン接点１５０を形成する時に消費さ
れ得るドーパントを最小限に押えるのを助ける。二珪化
チタンによるドーパントの消費が矢印１５２で表わされ
ている。二珪化チタンに食われるドーパントが多すぎる
と、トランジスタの直列抵抗が増加し、性能が劣化す
る。更に、ゲートの下にあるＮＭＯＳＦＥＴチャンネル
に隣接した拡がり抵抗を最小限に押える為に、浅いドレ
イン延長部でドーパントの電気的に活性な濃度が高くな
いと、トランジスタの性能が劣化する。この発明並びに
その利点を詳しく説明したが、この説明の中で、特許請
求の範囲によって定められたこの発明の範囲を逸脱せず
に、種々の変更、置換を加える事が出来る事を承知され
たい。
タン過程を利用して、完成された装置１４２に到達す
る。完成された装置１４２では、ＲＴＰブースタを使う
事によって、ソース１３０及びドレイン１３２を形成す
る電気的に活性のドーパントの濃度が増加するので、こ
の発明の色々の面が装置１４２を形成するのに役立つ。
これは、二珪化チタン接点１５０を形成する時に消費さ
れ得るドーパントを最小限に押えるのを助ける。二珪化
チタンによるドーパントの消費が矢印１５２で表わされ
ている。二珪化チタンに食われるドーパントが多すぎる
と、トランジスタの直列抵抗が増加し、性能が劣化す
る。更に、ゲートの下にあるＮＭＯＳＦＥＴチャンネル
に隣接した拡がり抵抗を最小限に押える為に、浅いドレ
イン延長部でドーパントの電気的に活性な濃度が高くな
いと、トランジスタの性能が劣化する。この発明並びに
その利点を詳しく説明したが、この説明の中で、特許請
求の範囲によって定められたこの発明の範囲を逸脱せず
に、種々の変更、置換を加える事が出来る事を承知され
たい。
【００２９】以上の説明に関し、更に以下の項目を開示
する。 （１） 半導体本体を有する半導体装置を形成する方法
に於いて、前記半導体本体の上にゲートを形成し、該ゲ
ートに接近して半導体本体にドーパントを打込み、炉を
用いてドーパントの一部分を活性化し、急速熱処理（Ｒ
ＴＰ）を使ってドーパントを更に活性化する工程を含む
方法。 （２） 第１項記載の方法に於いて、急速熱処理（ＲＴ
Ｐ）を使ってドーパントを更に活性化する工程が、約１
０乃至２０秒の範囲内の期間の間、約９７５乃至１０２
５℃の範囲内の温度でドーパントを加熱する工程で構成
される方法。 （３） 第１項記載の方法に於いて、急速熱処理（ＲＴ
Ｐ）を使ってドーパントを更に活性化する工程が、約１
０乃至２０秒の範囲内の期間の間、約１０００℃でドー
パントを加熱する工程で構成される方法。 （４） 第１項記載の方法に於いて、急速熱処理（ＲＴ
Ｐ）を使ってドーパントを更に活性化する工程が、１０
乃至２０秒の範囲内の期間の間、約９７５℃でドーパン
トを加熱する工程で構成される方法。 （５） 第１項記載の方法に於いて、急速熱処理（ＲＴ
Ｐ）を使ってドーパントを更に活性化する工程が、約１
０乃至２０秒の期間の間、約１０２５℃でドーパントを
加熱する工程で構成される方法。 （６） 第１項記載の方法に於いて、急速熱処理（ＲＴ
Ｐ）を使ってドーパントを更に活性化する工程が、約１
５秒の間、約１０００℃でドーパントを加熱する工程で
構成される方法。 （７） 第２項記載の方法に於いて、ドーパントを打込
む工程が、ゲートに接近して半導体本体に硼素を打込む
工程で構成される方法。 （８） 第１項記載の方法に於いて、炉内でドーパント
の一部分を活性化する工程が、約５分の間、約８７５℃
の温度の炉内でドーパントを加熱する事を含む方法。 （９） 第６項記載の方法に於いて、炉内でドーパント
の一部分を活性化する工程が、約５分の間、約８７５℃
の温度の炉内でドーパントを加熱する事を含む方法。
する。 （１） 半導体本体を有する半導体装置を形成する方法
に於いて、前記半導体本体の上にゲートを形成し、該ゲ
ートに接近して半導体本体にドーパントを打込み、炉を
用いてドーパントの一部分を活性化し、急速熱処理（Ｒ
ＴＰ）を使ってドーパントを更に活性化する工程を含む
方法。 （２） 第１項記載の方法に於いて、急速熱処理（ＲＴ
Ｐ）を使ってドーパントを更に活性化する工程が、約１
０乃至２０秒の範囲内の期間の間、約９７５乃至１０２
５℃の範囲内の温度でドーパントを加熱する工程で構成
される方法。 （３） 第１項記載の方法に於いて、急速熱処理（ＲＴ
Ｐ）を使ってドーパントを更に活性化する工程が、約１
０乃至２０秒の範囲内の期間の間、約１０００℃でドー
パントを加熱する工程で構成される方法。 （４） 第１項記載の方法に於いて、急速熱処理（ＲＴ
Ｐ）を使ってドーパントを更に活性化する工程が、１０
乃至２０秒の範囲内の期間の間、約９７５℃でドーパン
トを加熱する工程で構成される方法。 （５） 第１項記載の方法に於いて、急速熱処理（ＲＴ
Ｐ）を使ってドーパントを更に活性化する工程が、約１
０乃至２０秒の期間の間、約１０２５℃でドーパントを
加熱する工程で構成される方法。 （６） 第１項記載の方法に於いて、急速熱処理（ＲＴ
Ｐ）を使ってドーパントを更に活性化する工程が、約１
５秒の間、約１０００℃でドーパントを加熱する工程で
構成される方法。 （７） 第２項記載の方法に於いて、ドーパントを打込
む工程が、ゲートに接近して半導体本体に硼素を打込む
工程で構成される方法。 （８） 第１項記載の方法に於いて、炉内でドーパント
の一部分を活性化する工程が、約５分の間、約８７５℃
の温度の炉内でドーパントを加熱する事を含む方法。 （９） 第６項記載の方法に於いて、炉内でドーパント
の一部分を活性化する工程が、約５分の間、約８７５℃
の温度の炉内でドーパントを加熱する事を含む方法。
【００３０】（１０） 半導体装置を形成する方法に於
いて、半導体基板を形成し、ポリシリコン・ゲートを形
成する工程を含み、該ポリシリコン・ゲートを形成する
工程は、基板の表面の一部分の上に第１の酸化物層及び
その上にポリシリコン層を形成し、前記ポリシリコン・
ゲートの上、並びに該ポリシリコン・ゲートに接近した
基板の一部分の上に第２の酸化物層を形成し、前記ポリ
シリコン・ゲートに隣接して側壁を形成し、前記第２の
酸化物層に接近して前記基板に高拡散性ドーパントを打
込み、炉を用いて前記高拡散性ドーパントの一部分を活
性化し、急速熱処理（ＲＴＰ）を使って前記高拡散性ド
ーパントを更に活性化する工程で構成されている方法。 （１１） 第１０項記載の方法に於いて、急速熱処理
（ＲＴＰ）を使って高拡散性ドーパントを更に活性化す
る工程が、約１０乃至２０秒の期間の間、９７５乃至１
０２５℃の範囲内の温度でドーパントを加熱する工程で
構成される方法。
いて、半導体基板を形成し、ポリシリコン・ゲートを形
成する工程を含み、該ポリシリコン・ゲートを形成する
工程は、基板の表面の一部分の上に第１の酸化物層及び
その上にポリシリコン層を形成し、前記ポリシリコン・
ゲートの上、並びに該ポリシリコン・ゲートに接近した
基板の一部分の上に第２の酸化物層を形成し、前記ポリ
シリコン・ゲートに隣接して側壁を形成し、前記第２の
酸化物層に接近して前記基板に高拡散性ドーパントを打
込み、炉を用いて前記高拡散性ドーパントの一部分を活
性化し、急速熱処理（ＲＴＰ）を使って前記高拡散性ド
ーパントを更に活性化する工程で構成されている方法。 （１１） 第１０項記載の方法に於いて、急速熱処理
（ＲＴＰ）を使って高拡散性ドーパントを更に活性化す
る工程が、約１０乃至２０秒の期間の間、９７５乃至１
０２５℃の範囲内の温度でドーパントを加熱する工程で
構成される方法。
【００３１】（１２） 第１０項記載の方法に於いて、
急速熱処理（ＲＴＰ）を使って高拡散性ドーパントを更
に活性化する工程が、１０乃至２０秒の範囲内の期間の
間、約１０００℃でドーパントを加熱する工程で構成さ
れる方法。 （１３） 第１０項記載の方法に於いて、急速熱処理
（ＲＴＰ）を使って高拡散性ドーパントを更に活性化す
る工程が、約１０乃至２０秒の期間の間、約９７５℃で
ドーパントを加熱する工程で構成される方法。 （１４） 第１０項記載の方法に於いて、急速熱処理
（ＲＴＰ）を使って高拡散性ドーパントを更に活性化す
る工程が、約１０乃至２０秒の期間の間、約１０２５℃
でドーパントを加熱する工程で構成される方法。 （１５） 第１０項記載の方法に於いて、急速熱処理
（ＲＴＰ）を使って高拡散性ドーパントを更に活性化す
る工程が、約１５秒の間、約１０００℃でドーパントを
加熱する工程で構成される方法。 （１６） 第１１項記載の方法に於いて、高拡散性ドー
パントを打込む工程が、硼素を打込む事で構成される方
法。 （１７） 第１０項記載の方法に於いて、炉内で高拡散
性ドーパントを部分的に活性化する工程が、約５分の
間、約８７５℃の温度の炉内でドーパントを加熱する事
で構成される方法。 （１８） 第１５項記載の方法に於いて、炉内で高拡散
性ドーパントを部分的に活性化する工程が、約５分の
間、約８７５℃の温度の炉内でドーパントを加熱する事
で構成される方法。
急速熱処理（ＲＴＰ）を使って高拡散性ドーパントを更
に活性化する工程が、１０乃至２０秒の範囲内の期間の
間、約１０００℃でドーパントを加熱する工程で構成さ
れる方法。 （１３） 第１０項記載の方法に於いて、急速熱処理
（ＲＴＰ）を使って高拡散性ドーパントを更に活性化す
る工程が、約１０乃至２０秒の期間の間、約９７５℃で
ドーパントを加熱する工程で構成される方法。 （１４） 第１０項記載の方法に於いて、急速熱処理
（ＲＴＰ）を使って高拡散性ドーパントを更に活性化す
る工程が、約１０乃至２０秒の期間の間、約１０２５℃
でドーパントを加熱する工程で構成される方法。 （１５） 第１０項記載の方法に於いて、急速熱処理
（ＲＴＰ）を使って高拡散性ドーパントを更に活性化す
る工程が、約１５秒の間、約１０００℃でドーパントを
加熱する工程で構成される方法。 （１６） 第１１項記載の方法に於いて、高拡散性ドー
パントを打込む工程が、硼素を打込む事で構成される方
法。 （１７） 第１０項記載の方法に於いて、炉内で高拡散
性ドーパントを部分的に活性化する工程が、約５分の
間、約８７５℃の温度の炉内でドーパントを加熱する事
で構成される方法。 （１８） 第１５項記載の方法に於いて、炉内で高拡散
性ドーパントを部分的に活性化する工程が、約５分の
間、約８７５℃の温度の炉内でドーパントを加熱する事
で構成される方法。
【００３２】（１９） 半導体装置を製造する方法に於
いて、半導体基板を形成し、ポリシリコン・ゲートを形
成する工程で構成され、該ポリシリコン・ゲートを形成
する工程は、基板の表面の一部分の上に第１の酸化物層
及びその上にポリシリコン層を形成し、前記ポリシリコ
ン・ゲートの上並びに該ポリシリコン・ゲートに接近し
た基板の一部分の上に第２の酸化物層を形成し、前記ポ
リシリコン・ゲートに隣接して側壁を形成し、前記ポリ
シリコン・ゲートに接近して浅いドレイン延長部を形成
し、前記第２の酸化物層に接近して基板に高拡散性ドー
パントを打込み、炉を使って前記高拡散性ドーパントの
一部分を活性化し、急速熱処理（ＲＴＰ）を使って前記
高拡散性ドーパントを更に活性化する工程で構成されて
いる方法。
いて、半導体基板を形成し、ポリシリコン・ゲートを形
成する工程で構成され、該ポリシリコン・ゲートを形成
する工程は、基板の表面の一部分の上に第１の酸化物層
及びその上にポリシリコン層を形成し、前記ポリシリコ
ン・ゲートの上並びに該ポリシリコン・ゲートに接近し
た基板の一部分の上に第２の酸化物層を形成し、前記ポ
リシリコン・ゲートに隣接して側壁を形成し、前記ポリ
シリコン・ゲートに接近して浅いドレイン延長部を形成
し、前記第２の酸化物層に接近して基板に高拡散性ドー
パントを打込み、炉を使って前記高拡散性ドーパントの
一部分を活性化し、急速熱処理（ＲＴＰ）を使って前記
高拡散性ドーパントを更に活性化する工程で構成されて
いる方法。
【００３３】（２０） 第１９項記載の方法に於いて、
前記ゲートに接近して浅いドレイン延長部を形成する工
程が、中位にドープされたドレイン延長部を形成する工
程で構成される方法。 （２１） 急速熱処理（ＲＴＰ）を使って半導体装置内
のドーパントの電気的な活性を高める方法を説明した。
この発明の一面は、基板１４のような半導体本体１２上
にゲートを形成し、ゲートに接近して半導体本体１２に
ドーパント２８を打込む事を含む。炉を使って、ドーパ
ント２８が部分的に活性化される。ＲＴＰを使って、ド
ーパント２８が更に活性化される。炉によるアニールの
他に、ＲＴＰによるドーパント２８の活性化により、許
容し得るチャンネルの深さを保ちながら、ドーパントの
殆ど完全な活性化が出来る。
前記ゲートに接近して浅いドレイン延長部を形成する工
程が、中位にドープされたドレイン延長部を形成する工
程で構成される方法。 （２１） 急速熱処理（ＲＴＰ）を使って半導体装置内
のドーパントの電気的な活性を高める方法を説明した。
この発明の一面は、基板１４のような半導体本体１２上
にゲートを形成し、ゲートに接近して半導体本体１２に
ドーパント２８を打込む事を含む。炉を使って、ドーパ
ント２８が部分的に活性化される。ＲＴＰを使って、ド
ーパント２８が更に活性化される。炉によるアニールの
他に、ＲＴＰによるドーパント２８の活性化により、許
容し得るチャンネルの深さを保ちながら、ドーパントの
殆ど完全な活性化が出来る。
【図１】この発明の好ましい実施例の製造の出発点とし
て使うのに適した半導体チップの一部分の断面図。
て使うのに適した半導体チップの一部分の断面図。
【図２】半導体装置の若干の製造工程を示す半導体チッ
プの一部分の断面図。
プの一部分の断面図。
【図３】半導体装置の若干の製造工程を示す半導体チッ
プの一部分の断面図。
プの一部分の断面図。
【図４】半導体装置の若干の製造工程を示す半導体チッ
プの一部分の断面図。
プの一部分の断面図。
【図５】半導体装置の若干の製造工程を示す半導体チッ
プの一部分の断面図。
プの一部分の断面図。
【図６】半導体装置の若干の製造工程を示す半導体チッ
プの一部分の断面図。
プの一部分の断面図。
【図７】半導体装置の若干の製造工程を示す半導体チッ
プの一部分の断面図。
プの一部分の断面図。
【図８】半導体装置の若干の製造工程を示す半導体チッ
プの一部分の断面図。
プの一部分の断面図。
【図９】半導体装置の若干の製造工程を示す半導体チッ
プの一部分の断面図。
プの一部分の断面図。
【図１０】この発明の別の実施例の別の面を示す半導体
チップの一部分の断面図。
チップの一部分の断面図。
【図１１】この発明の別の実施例の別の面を示す半導体
チップの一部分の断面図。
チップの一部分の断面図。
１２ 半導体本体 １４ 基板 １６ ゲート ２８ ドーパントの打込み
Claims (1)
- 【請求項１】 半導体本体を有する半導体装置を形成す
る方法に於いて、 前記半導体本体の上にゲートを形成し、 該ゲートに接近して半導体本体にドーパントを打込み、 炉を用いてドーパントの一部分を活性化し、 急速熱処理（ＲＴＰ）を使ってドーパントを更に活性化
する工程を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/644,634 US5933740A (en) | 1996-04-30 | 1996-04-30 | RTP booster to semiconductor device anneal |
| US644634 | 1996-04-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050630A true JPH1050630A (ja) | 1998-02-20 |
Family
ID=24585742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9111619A Pending JPH1050630A (ja) | 1996-04-30 | 1997-04-28 | 半導体装置を形成する方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5933740A (ja) |
| EP (1) | EP0805482A1 (ja) |
| JP (1) | JPH1050630A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100319449B1 (ko) * | 1999-04-12 | 2002-01-05 | 윤덕용 | 극소 채널 소자의 제조방법 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69841732D1 (de) * | 1997-05-13 | 2010-08-05 | St Microelectronics Srl | Verfahren zur selektiven Herstellung von Salizid über aktiven Oberflächen von MOS-Vorrichtungen |
| US6159812A (en) * | 1998-02-06 | 2000-12-12 | Advanced Micro Devices, Inc. | Reduced boron diffusion by use of a pre-anneal |
| US6096599A (en) * | 1998-11-06 | 2000-08-01 | Advanced Micro Devices, Inc. | Formation of junctions by diffusion from a doped film into and through a silicide during silicidation |
| US6380040B1 (en) | 1999-08-02 | 2002-04-30 | Advanced Micro Devices, Inc. | Prevention of dopant out-diffusion during silicidation and junction formation |
| US6350641B1 (en) * | 2000-05-17 | 2002-02-26 | United Microelectronics Corp. | Method of increasing the depth of lightly doping in a high voltage device |
| US6660601B2 (en) * | 2000-08-29 | 2003-12-09 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US10056293B2 (en) * | 2014-07-18 | 2018-08-21 | International Business Machines Corporation | Techniques for creating a local interconnect using a SOI wafer |
| CN108766879B (zh) * | 2018-06-28 | 2023-08-11 | 长鑫存储技术有限公司 | 晶体管栅极的制备方法及晶体管结构 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5169796A (en) * | 1991-09-19 | 1992-12-08 | Teledyne Industries, Inc. | Process for fabricating self-aligned metal gate field effect transistors |
| US5330925A (en) * | 1992-06-18 | 1994-07-19 | At&T Bell Laboratories | Method for making a MOS device |
| US5468666A (en) * | 1993-04-29 | 1995-11-21 | Texas Instruments Incorporated | Using a change in doping of poly gate to permit placing both high voltage and low voltage transistors on the same chip |
| US5382533A (en) * | 1993-06-18 | 1995-01-17 | Micron Semiconductor, Inc. | Method of manufacturing small geometry MOS field-effect transistors having improved barrier layer to hot electron injection |
| US5472896A (en) * | 1994-11-14 | 1995-12-05 | United Microelectronics Corp. | Method for fabricating polycide gate MOSFET devices |
| US5489540A (en) * | 1995-03-22 | 1996-02-06 | Advanced Micro Devices Inc. | Method of making simplified LDD and source/drain formation in advanced CMOS integrated circuits using implantation through well mask |
-
1996
- 1996-04-30 US US08/644,634 patent/US5933740A/en not_active Expired - Lifetime
-
1997
- 1997-04-28 JP JP9111619A patent/JPH1050630A/ja active Pending
- 1997-04-30 EP EP97302971A patent/EP0805482A1/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100319449B1 (ko) * | 1999-04-12 | 2002-01-05 | 윤덕용 | 극소 채널 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5933740A (en) | 1999-08-03 |
| EP0805482A1 (en) | 1997-11-05 |
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