JPH0677247A - 半導体装置の形成方法 - Google Patents
半導体装置の形成方法Info
- Publication number
- JPH0677247A JPH0677247A JP22592892A JP22592892A JPH0677247A JP H0677247 A JPH0677247 A JP H0677247A JP 22592892 A JP22592892 A JP 22592892A JP 22592892 A JP22592892 A JP 22592892A JP H0677247 A JPH0677247 A JP H0677247A
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- JP
- Japan
- Prior art keywords
- implanted
- annealing
- dose
- implantation
- ions
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ｐＭＯＳトランジスタのソース・ドレインを
形成する過程において、浅い接合を形成する方法を提供
する。 【構成】 SiとＦとGeを順次プリ注入した後、Ｂまたは
BF2 を注入し、その後アニールを行うことにより、浅い
接合の形成ができる。
形成する過程において、浅い接合を形成する方法を提供
する。 【構成】 SiとＦとGeを順次プリ注入した後、Ｂまたは
BF2 を注入し、その後アニールを行うことにより、浅い
接合の形成ができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の形成方法
に係り、特にｐＭＯＳトランジスタの浅い拡散層を形成
する方法に関する。
に係り、特にｐＭＯＳトランジスタの浅い拡散層を形成
する方法に関する。
【０００２】
【従来の技術】従来、ｐＭＯＳトランジスタのソース・
ドレインを形成する過程において、シリコン基板に浅い
ｐｎ接合を形成するために、Si, Ar, Ｆ，As，Geなどの
不純物原子を１回ないし２回プリ注入した後、Ｂあるい
はBF2 を低エネルギーで注入して不純物プロファイルを
制御し、チャネリングテールを抑えることによって、浅
いｐｎ接合を形成するのが一般的であった。
ドレインを形成する過程において、シリコン基板に浅い
ｐｎ接合を形成するために、Si, Ar, Ｆ，As，Geなどの
不純物原子を１回ないし２回プリ注入した後、Ｂあるい
はBF2 を低エネルギーで注入して不純物プロファイルを
制御し、チャネリングテールを抑えることによって、浅
いｐｎ接合を形成するのが一般的であった。
【０００３】
【発明が解決しようとする課題】しかしながら、上記し
た従来法において、ＢあるいはBF2 の注入直後ではチャ
ネリングテールが抑えられているから、浅い注入ができ
るが、引き続きアニールを施した後ではテール部分が拡
散して浅いｐｎ接合の形成は困難であった。すなわち、
図３はSiのみを１回プリ注入した後にＢを注入し、その
後アニールしたときのＢの濃度分布を示したものである
が、Ｂ注入直後は実線で示すように深さが0.1 μm 程度
の浅い注入ができるのに対し、アニール直後では点線で
示すようにテール部分が拡散して深さが0.2 μm 以上に
もなるのである。
た従来法において、ＢあるいはBF2 の注入直後ではチャ
ネリングテールが抑えられているから、浅い注入ができ
るが、引き続きアニールを施した後ではテール部分が拡
散して浅いｐｎ接合の形成は困難であった。すなわち、
図３はSiのみを１回プリ注入した後にＢを注入し、その
後アニールしたときのＢの濃度分布を示したものである
が、Ｂ注入直後は実線で示すように深さが0.1 μm 程度
の浅い注入ができるのに対し、アニール直後では点線で
示すようにテール部分が拡散して深さが0.2 μm 以上に
もなるのである。
【０００４】本発明は、上記のようなチャネリングテー
ル部分の拡散を抑え、熱処理後にも浅い接合を形成する
ことの可能な半導体装置の形成方法を提供することを目
的とする。
ル部分の拡散を抑え、熱処理後にも浅い接合を形成する
ことの可能な半導体装置の形成方法を提供することを目
的とする。
【０００５】
【課題を解決するための手段】本発明は、ｐＭＯＳトラ
ンジスタのソース・ドレインを形成する過程において、
SiとＦとGeを順次プリ注入した後、ＢまたはBF2 を注入
し、その後アニールすることを特徴とする半導体装置の
形成方法である。
ンジスタのソース・ドレインを形成する過程において、
SiとＦとGeを順次プリ注入した後、ＢまたはBF2 を注入
し、その後アニールすることを特徴とする半導体装置の
形成方法である。
【０００６】
【作 用】本発明によれば、プリ注入をSi, Ｆ，Geの３
回とし、まずSi注入で深い部分をアモルファス化し、つ
いでリーク電流を低減する効果のあるＦを注入し、さら
にGeを注入して表面付近をアモルファス化したのち、Ｂ
またはBF2 を注入して拡散させるようにしたので、注入
時のＢまたはBF2 のチャネリングテールを抑え、さらに
このテール部分の拡散を抑え、浅い接合を形成すること
ができると同時にリーク電流も低減することができる。
回とし、まずSi注入で深い部分をアモルファス化し、つ
いでリーク電流を低減する効果のあるＦを注入し、さら
にGeを注入して表面付近をアモルファス化したのち、Ｂ
またはBF2 を注入して拡散させるようにしたので、注入
時のＢまたはBF2 のチャネリングテールを抑え、さらに
このテール部分の拡散を抑え、浅い接合を形成すること
ができると同時にリーク電流も低減することができる。
【０００７】
【実施例】以下に、本発明の実施例について説明する。
シリコン基板に、まず28Si+ イオンを40keV のエネルギ
ーでドーズ量１×1015cm-2注入し、ついで19Ｆ+ イオン
を25keV でドーズ量２×1015cm-2注入し、さらに72Ge+
イオンを35keV でドーズ量２×1014cm-2注入し、合わせ
て３回のプリ注入を行い、シリコン基板内にSi層，Ｆ不
純物含有層，Ge不純物含有層を順次形成した。そのとき
のＦ，Geの不純物プロファイルを図１に示した。その
後、Ｂを10keV のエネルギーで１×1015cm-2の数を注入
し、900 ℃, 30秒のランプアニールを行った。そのとき
のＢ注入直後とアニール後の濃度分布の結果を図２に示
した。
シリコン基板に、まず28Si+ イオンを40keV のエネルギ
ーでドーズ量１×1015cm-2注入し、ついで19Ｆ+ イオン
を25keV でドーズ量２×1015cm-2注入し、さらに72Ge+
イオンを35keV でドーズ量２×1014cm-2注入し、合わせ
て３回のプリ注入を行い、シリコン基板内にSi層，Ｆ不
純物含有層，Ge不純物含有層を順次形成した。そのとき
のＦ，Geの不純物プロファイルを図１に示した。その
後、Ｂを10keV のエネルギーで１×1015cm-2の数を注入
し、900 ℃, 30秒のランプアニールを行った。そのとき
のＢ注入直後とアニール後の濃度分布の結果を図２に示
した。
【０００８】図２から明らかなように、Ｂの注入直後も
アニール後もチャネリングテールの拡散が抑えられてお
り、深さが0.15μm 程度の浅い接合を実現し得ることが
わかる。このように、３種のイオンを異なるエネルギー
ドーズ量で注入することにより、チャネリングテールの
拡散が抑えられ、浅い接合が実現されるのである。な
お、上記実施例においては、Ｂ注入の場合についてのみ
説明したが、本発明はこれに限るものではなく、BF2 を
注入するようにしても、同様の作用効果を奏するもので
ある。
アニール後もチャネリングテールの拡散が抑えられてお
り、深さが0.15μm 程度の浅い接合を実現し得ることが
わかる。このように、３種のイオンを異なるエネルギー
ドーズ量で注入することにより、チャネリングテールの
拡散が抑えられ、浅い接合が実現されるのである。な
お、上記実施例においては、Ｂ注入の場合についてのみ
説明したが、本発明はこれに限るものではなく、BF2 を
注入するようにしても、同様の作用効果を奏するもので
ある。
【０００９】
【発明の効果】以上説明したように本発明によれば、プ
リ注入を３回とし、まずSi注入で深い部分をアモルファ
ス化し、ついでＦ注入でリーク電流を低減し、Geを注入
でさらに表面付近をアモルファス化したのち、Ｂまたは
BF2 を注入してアニールするようにしたので、Ｂまたは
BF2 のチャネリングテール部分の拡散を抑え、浅い接合
を形成することができると同時にリーク電流をも低減す
ることができる。
リ注入を３回とし、まずSi注入で深い部分をアモルファ
ス化し、ついでＦ注入でリーク電流を低減し、Geを注入
でさらに表面付近をアモルファス化したのち、Ｂまたは
BF2 を注入してアニールするようにしたので、Ｂまたは
BF2 のチャネリングテール部分の拡散を抑え、浅い接合
を形成することができると同時にリーク電流をも低減す
ることができる。
【図１】本発明法のプリ注入後のＦ，Geの濃度分布を示
す特性図である。
す特性図である。
【図２】本発明法によるＢ注入直後とアニール後のＢ濃
度分布を示す特性図である。
度分布を示す特性図である。
【図３】従来法によるＢ注入直後とアニール後のＢ濃度
分布を示す特性図である。
分布を示す特性図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｚ 8617−4Ｍ Ａ
Claims (1)
- 【請求項１】 ｐＭＯＳトランジスタのソース・ドレ
インを形成する過程において、SiとＦとGeを順次プリ注
入した後、ＢまたはBF2 を注入し、その後アニールする
ことを特徴とする半導体装置の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22592892A JPH0677247A (ja) | 1992-08-25 | 1992-08-25 | 半導体装置の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22592892A JPH0677247A (ja) | 1992-08-25 | 1992-08-25 | 半導体装置の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677247A true JPH0677247A (ja) | 1994-03-18 |
Family
ID=16837093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22592892A Pending JPH0677247A (ja) | 1992-08-25 | 1992-08-25 | 半導体装置の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677247A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997007534A1 (en) * | 1995-08-14 | 1997-02-27 | Advanced Material Engineering Research | A process for fabricating semiconductor devices with shallowly doped regions using dopant compounds containing elements of high solid solubility |
| US5915196A (en) * | 1995-11-10 | 1999-06-22 | Nec Corporation | Method of forming shallow diffusion layers in a semiconductor substrate in the vicinity of a gate electrode |
| US6051460A (en) * | 1997-11-12 | 2000-04-18 | Advanced Micro Devices, Inc. | Preventing boron penetration through thin gate oxide of P-channel devices by doping polygate with silicon |
| US6098809A (en) * | 1998-07-07 | 2000-08-08 | Shin-Etsu Polymer Co., Ltd. | Storage container for precision substrates |
| KR20040006411A (ko) * | 2002-07-12 | 2004-01-24 | 주식회사 하이닉스반도체 | 모스 트랜지스터의 제조 방법 |
| EP1610371A1 (en) * | 2004-06-24 | 2005-12-28 | STMicroelectronics S.r.l. | SiGe heterojunction bipolar transistors |
-
1992
- 1992-08-25 JP JP22592892A patent/JPH0677247A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997007534A1 (en) * | 1995-08-14 | 1997-02-27 | Advanced Material Engineering Research | A process for fabricating semiconductor devices with shallowly doped regions using dopant compounds containing elements of high solid solubility |
| US5915196A (en) * | 1995-11-10 | 1999-06-22 | Nec Corporation | Method of forming shallow diffusion layers in a semiconductor substrate in the vicinity of a gate electrode |
| US6051460A (en) * | 1997-11-12 | 2000-04-18 | Advanced Micro Devices, Inc. | Preventing boron penetration through thin gate oxide of P-channel devices by doping polygate with silicon |
| US6098809A (en) * | 1998-07-07 | 2000-08-08 | Shin-Etsu Polymer Co., Ltd. | Storage container for precision substrates |
| KR20040006411A (ko) * | 2002-07-12 | 2004-01-24 | 주식회사 하이닉스반도체 | 모스 트랜지스터의 제조 방법 |
| EP1610371A1 (en) * | 2004-06-24 | 2005-12-28 | STMicroelectronics S.r.l. | SiGe heterojunction bipolar transistors |
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