JPH10233457A

JPH10233457A - 半導体装置の製造方法

Info

Publication number: JPH10233457A
Application number: JP9341307A
Authority: JP
Inventors: Teru Mineji; 輝峰地
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-12-20
Filing date: 1997-12-11
Publication date: 1998-09-02

Abstract

(57)【要約】【課題】微細ＣＭＯＳの浅くて低抵抗な拡散層の形成
方法に関し、イオン注入後に不純物の拡散を抑制しつつ
活性化率の向上を図る。【解決手段】シリコン基板表面にゲート酸化膜、ゲー
ト電極をそれぞれ形成後、ソース・ドレイン領域にイオ
ン注入によって不純物を導入する。次に、シリコン基板
を１５０℃／秒より速いランピングレートで昇温し、１
０００℃以上となる温度に基板が晒される時間をで１秒
以内として、直ちに降温する。これにより、不純物の拡
散を抑制することができるため、低抵抗化された浅い接
合を形成することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、主として微細なゲート電極及びシャロージ
ャンクションを有するＭＯＳ構造デバイスで構成された
高集積なＣＭＯＳＬＳＩ、特にロジックやメモリデバイ
スにおいて、しきい値の変動が抑制され、高性能でかつ
工程数の簡略化された半導体装置の製造方法に関する。

【０００２】

【従来の技術】ＭＯＳＦＥＴの微細化に伴い短チャンネ
ル効果の抑制および駆動力の向上を目的とした場合、ソ
ース／ドレイン（Ｓ／Ｄ）拡散層領域を浅くする（シャ
ロージャンクション化）ことが必要である。

【０００３】近年、シャロージャンクションの形成方法
として、固相拡散，気相拡散，プラズマドーピング、お
よびレーザードーピング等が検討されている。イオン注
入で不純物の導入を行った場合、特にｐ型半導体のドー
パントに一般的に用いられているボロンのプロファイル
を浅く形成するのが困難であるためである。

【０００４】この原因としては、注入した不純物の活性
化のためのアニール時に、不純物注入時に同時に基板中
に導入された欠陥の作用で、不純物の拡散が促進され
（増速拡散）、シャロージャンクション化が困難になる
ためである。

【０００５】しかし、Ｓ／Ｄ拡散層へのドーピング方法
としてのイオン注入技術は、均一性，再現性，制御性お
よびスループット等が、前述した他の技術に比べて優れ
ているため、不純物の導入はイオン注入で行い、活性化
アニール時の増速拡散を抑制することが良好なシャロー
ジャンクションの形成方法としては適している。

【０００６】一方、前述したようにイオン注入技術の問
題点として、活性化アニール時の不純物の増速拡散が挙
げられ、このアニール方法の最適化が最も重要な課題で
ある。浅い拡散層には、同時に低抵抗化が要求されるた
め、注入した不純物の活性化率を向上させなければなら
ない。活性化率はアニール温度が高い程、またアニール
時間が長い程向上するが、同時に不純物の拡散が増速さ
れる。このため、拡散層が深くなったり、チャネル領域
の不純物の再分布が起こる。これらの場合、短チャネル
効果が発生しゲート電極の縮小化が実現しなくなる他、
しきい値の制御が困難になる等の問題が発生する。

【０００７】したがって、高温で長時間の熱が基板に加
わり、不純物の拡散を抑えることができない通常の電気
炉でのアニール方法に代わる技術として、例えば特開平
１−２０５５２２号公報，特開昭６３−５６９１５号公
報および特開平２−３５３号公報に開示されたような、
ランプ加熱による９００℃〜１１００℃での数秒〜十数
秒の高温短時間のアニール方法が考えられ、アニール時
間を短くすることで不純物の拡散距離を最小限にするこ
とが試みられている。

【０００８】

【発明が解決しようとする課題】従来技術で示されたラ
ンプアニールにより、電気炉アニールで行った場合より
も不純物の拡散は抑えられ、ある程度は接合深さ（Ｘ
ｊ）の浅い拡散層の形成が可能である。

【０００９】しかしながら、次世代の微細デバイスに要
求される０．１μｍ、或いは０．０５μｍ以下のＸｊを
達成するためには、現時点では、イオン注入の低エネル
ギー化に限界があるため、不純物の拡散を極力抑えるこ
とが本質的な課題となっている。

【００１０】従来のランプアニール法では、単にアニー
ル時間の短縮により不純物の拡散距離を短くしているだ
けで、増速拡散が抑制されているわけではない。従来技
術により実際に行った実験では、例えばＢを１ＫｅＶで
注入を行った直後のＸｊが０．０３μｍでも、１０００
℃−１０秒のランプアニールを行うと、Ｘｊは０．０８
μｍ程度まで深くなる。即ち、従来例のアニール方法で
も増速拡散は発生しており、実際に０．０５μｍ以下の
シャロージャンクションを形成するためには、従来技術
では検討が不十分であり、増速拡散を抑制するためには
何らかの施策を行うことが必要である。

【００１１】ＬＳＩの高速化および低消費電力化を実現
するためには、半導体素子の高性能化が必要となり、Ｍ
ＯＳ型トランジスタの微細化に伴う短チャンネル効果の
抑制のために、浅い拡散層を有するＭＯＳＦＥＴを形成
しなければならない。

【００１２】本発明の目的は、チャネル領域またはＳ／
Ｄ拡散層領域に導入された不純物の拡散を抑制し、動作
の安定性を向上させるばかりでなく、Ｓ／Ｄの浅接合化
の実現による短チャンネル効果の抑制された微細ＭＯＳ
型トランジスタの製造方法を提供することにある。

【００１３】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、不純物導入
工程と、アニール工程とを有する半導体装置の製造方法
であって、不純物導入工程は、半導体基板上にゲート酸
化膜を介して形成されたゲート電極をマスクとして、基
板のソース／ドレイン領域へイオン注入により不純物を
導入する処理であり、アニール工程は、前記ソース／ド
レイン領域に注入した不純物の活性化アニールを高温短
時間で行う処理である。

【００１４】また、前記高温短時間アニールにおいて、
昇温速度を毎秒４００℃以上で行うことにより、不純物
の拡散を抑制し、且つ不純物の活性化率を低下させない
処理を行うものである。

【００１５】また、前記高温短時間アニールにおいて、
アニール温度を１０００℃以上で、且つアニール時間を
１秒以下にする処理を行うものである。

【００１６】また、不純物を注入直後に前記高温短時間
アニールを行うことにより、その後の工程での熱による
不純物の再分布を抑制し、しきい値変動等の特性の劣化
を防止する処理を行うものである。

【００１７】また、本発明に係る半導体装置の製造方法
は、不純物導入工程と、アニール工程とを有し、０．１
μｍ以下のｐｎ接合を形成する半導体装置の製造方法で
あって、不純物導入工程は、Ｎ型半導体基板に不純物ボ
ロンを導入する処理を行うものであり、アニール工程
は、前記Ｎ型半導体基板に導入した不純物の活性化アニ
ール処理を行うものであり、前記アニール工程でのアニ
ール処理は、ランプ加熱により１５０℃／秒以上の昇温
速度で、１０００℃〜１１５０℃まで昇温し、かつ、こ
の温度での保持時間を１秒以下として、直ちに降温する
処理である。

【００１８】また、前記アニール工程でのアニール処理
は、ランプ加熱により１５０℃／秒以上の昇温速度で、
１０００℃以上に昇温し、最高到達温度での保持時間を
１秒で直ちに降温し、その後８００℃〜８５０℃の温度
範囲で１０分間のアニールを行う処理である。

【００１９】また、前記アニール工程でのアニール処理
は、前記半導体基板を９５０℃に加熱した状態で１０秒
以下のアニールを行い、かつ、それに引き続いて温度を
下げることなく、高速で１１００℃まで昇温し、保持時
間を１秒以下として直ちに室温まで降温する処理であ
る。

【００２０】一般的にボロンの拡散速度は非常に速く、
その拡散係数は、温度の上昇とともに、指数関数的に大
きくなることが知られている。さらに、不純物注入時に
シリコン結晶中に同時に導入された格子間シリコン型の
点欠陥は、ボロンの拡散を増速する作用があることが分
かっており、イオン注入法によって導入されたボロンの
拡散係数は、増速拡散を前提として議論しなければなら
ない。

【００２１】本来、増速拡散の要因となる点欠陥は、不
純物の拡散速度よりも速いことが知られており、例えば
１０００℃における点欠陥の拡散係数は、ボロンに比べ
ると、格子間シリコンタイプで７桁，空孔タイプの点欠
陥で５桁も大きい値であることが分かっている。従って
実際には、秒オーダーの昇温速度では、増速拡散の原因
となる点欠陥自身の拡散を防ぐことは不可能である。

【００２２】通常、不純物の活性化アニールとしては、
８００℃〜１１５０℃の温度範囲で行われるのが一般的
であることから、この温度範囲でボロンの拡散係数の変
化を見ると、高温領域では真性拡散係数が非常に大きい
ため、増速された拡散係数と大差ないが、より低温にな
るにつれてその差は広がる傾向にある。例えば８００℃
での増速拡散係数は、真性の拡散係数に比べて２桁程度
も大きい値になる。

【００２３】このことから、例えば１１００℃でアニー
ルを行う場合、昇温過程において、ボロンの増速拡散が
最も顕著に現われる８００℃〜１０００℃の温度領域
に、基板ウエハが晒される時間を可能な限り短くするこ
とが、不純物の拡散の抑制に効果的だと考えられる。

【００２４】したがって、仮にランプレートを１００℃
／秒から４００℃／秒に高速化した場合、単純に計算し
て８００℃から１１００℃に到達するまでの時間が１／
４となち、増速拡散の抑制効果は十分に現れる。

【００２５】本発明では、不純物注入後の活性化アニー
ルを、昇温速度（ランピングレート）の極めて速いラン
プアニールを行うことにより、不純物の拡散が抑制され
るため、より高温での活性化が可能となり、活性化率の
向上した低抵抗なシャロージャンクションを形成するこ
とができる。

【００２６】

【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。

【００２７】（実施形態１）図１は、本発明の実施形態
に係る半導体装置の製造方法を工程順に示す断面図であ
る。図１に示す半導体装置は、ダブルドレイン構造ＰＭ
ＯＳトランジスタを対象としたものである。

【００２８】まず図１（ａ）に示すように、シリコン基
板１の表面に選択的にフィールド酸化膜２を形成し、フ
ィールド酸化膜２で画成された領域にゲート酸化膜３お
よびポリシリコンを積層堆積し、これらをパターニング
して、ゲート電極としてのポリシリコンゲート４を形成
する。

【００２９】次に図１（ａ）に示すように、接合深さＸ
ｊ＜５０ｎｍのシャロージャンクションを形成するため
のイオン注入を行い、低加速イオン注入領域５を形成す
る。その低速イオン注入は、例えば不純物がボロンであ
れば注入エネルギーは１ＫｅＶ程度、またＢＦ₂であれ
ば注入エネルギーは３ＫｅＶ以下で行う。その後、図１
（ｂ）に示すように、イオン注した不純物の活性化のた
めに、ランプアニールを行い、浅い拡散層６を形成す
る。

【００３０】次に図１（ｃ）に示すように、ポリシリコ
ンゲート４の側面にゲート側壁７を形成し、その後、浅
い拡散層６にシリサイド化等による低抵抗化および良好
なコンタクトを形成するために、ある程度の深さのソー
ス・ドレイン拡散層８を形成するためのイオン注入を行
う。ゲート側壁７またはソース・ドレイン領域形成のイ
オン注入条件は、予め形成した浅い拡散層６の特性に影
響を与えないように最適化を行う必要がある。即ち、ソ
ース・ドレイン注入で形成したＳ／Ｄ拡散層９の横方向
への広がりを、浅い拡散層６よりもチャネル領域１０に
近づかないように、例えば、ゲート側壁７の幅は１００
ｎｍ程度とし、イオン注入はＢＦ₂を２０ＫｅＶで３×
１０¹⁵／ｃｍ²で注入を行う。

【００３１】次に図１（ｄ）に示すように、ソース・ド
レイン領域に注入した不純物を活性化するために、ラン
プアニールを行い、Ｓ／Ｄ拡散層９を形成する。これに
より、ダブルドレイン構造のＰＭＯＳの下地が完成す
る。

【００３２】次に本発明の実施形態１において、不純物
の活性化アニール時に、イオン注入によって導入した不
純物の拡散を極力抑えて浅い拡散層を形成する方法、具
体的には図１（ｂ）に示す浅い拡散層６における接合深
さＸｊを不純物拡散の抑制により浅く形成する方法を図
２〜図７を用いて詳細に説明する。

【００３３】図２は、低加速イオン注入後のアニール時
の温度シーケンスを示す特性図である。本実施形態１で
は、ランピングレートを５５０℃／秒とし、１１００℃
まで基板を昇温し、１１００℃に到達した瞬間にランプ
のパワーをオフにする。すなわち、最高到達温度にホー
ルドする時間を０秒にする。

【００３４】ここで、従来行われていたランピングレー
トが１００℃／秒程度のランプアニール法に比べると、
増速拡散が起こりやすい８００℃以上に基板が加熱され
ている時間が非常に短い。したがって、図３に示すよう
に、本発明の実施形態１において、アニール時のホール
ド時間が０秒として、異る昇温速度で基板のアニールを
行って比較すると、ボロンの深さ方向分布は昇温速度が
速い程不純物の拡散が抑制される。

【００３５】図４は、ボロンを１ＫｅＶ／１Ｅ１５／ｃ
ｍ²で注入したシリコン基板を、１１００℃で０．０５
秒間保持するランプアニールを行った後の層抵抗を、昇
温速度に対してそれぞれプロットしたものを示す。昇温
速度を２５０℃以上にすると、接合深さはほぼ平衡状態
となる。これは、基板が高温の雰囲気に晒される時間が
短縮されたことにより、前述したように、高速昇温化に
よる不純物の拡散を抑制する効果が現われることを裏付
けている。

【００３６】図５は、接合の深さとランプアニールによ
る保持時間との関係を示すものである。昇温速度を４０
０℃／秒として、前記ボロン注入基板を１１００℃まで
昇温した後の保持時間を１秒以下にすると、不純物の拡
散が抑制され、接合を浅くすることができる。したがっ
て、１１００℃のランプアニールを行う際の保持時間
は、１秒以下にすることが必要である。また、この保持
時間は、当然アニール温度に依存するため、１１００℃
より低い温度では多少長くてもよく、１１００℃よりも
高い温度で行う時は１秒よりも短くすることが必要であ
る。

【００３７】図６は、接合深さとアニール温度との関係
を示す図である。アニール温度を高くすると、不純物の
拡散速度が速くなり、接合が深く形成される。

【００３８】図７は、層抵抗とアニール温度との関係を
示す図である。不純物の活性化アニールは、低い温度で
行えば、不純物の拡散が抑制され浅い接合が得られる
が、図７に示したように活性化率の低下による層抵抗の
増大という問題が生じる。

【００３９】以上述べたように、不純物活性化時のラン
プアニールは、昇温速度を２５０℃／秒以上で、基板ウ
エハを１１００℃に昇温し、保持時間を１秒以内として
直ちに温度を下げることにより、低抵抗で浅い接合を有
する拡散層を形成することができる。

【００４０】（実施形態２）次に本発明の実施形態２を
図により説明する。実施形態２では、図１（ｂ）に示す
工程において、低加速イオン注入を行った直後にアニー
ルを行うことにより、その後の工程で基板に加わる熱に
よる、浅い拡散層の不純物の再分布を防止することがで
きるという利点を有している。

【００４１】図８は、高速昇温（４００℃／秒）により
１０００℃まで昇温し、０．０５秒のランプアニールを
行った後、電気炉アニールで８００℃、１０分の熱を加
えた時のボロンの深さ方向分布を示す。ランプアニール
を行った後では、８００℃の電気炉アニールを行っても
ボロンの再分布は起こらない。一方、ランプアニールを
行わなかった場合には、ボロンは深くまで拡散する。ま
た１０００℃に満たない条件で同様の高速昇温ランプア
ニールを行った場合でも、電気炉アニールによるボロン
の再分布は発生する。

【００４２】これらのことは、高速昇温による非常に短
時間のアニールにおいても、１０００℃以上に昇温する
ことによって、不純物の拡散を抑制しつつ結晶欠陥の回
復ができることを示している。従来例のように１００℃
／秒程度の昇温速度でのランプアニールでは、不純物の
拡散を抑制することが不可能なことから、本発明を用い
ることにより、後工程でかかる熱による再分布を抑制す
ることができる等、プロセスマージンの拡大につなが
り、不純物拡散の制御性に優れ、デバイス設計の簡略化
を図ることができる。

【００４３】（実施形態３）図９は、本発明の実施形態
３に係る半導体装置の製造方法を説明する図である。

【００４４】図９に示す本発明の実施形態３に係る半導
体装置の製造方法では、ソース・ドレインを形成する不
純物をイオン注入後、ランプアニール装置で基板ウエハ
を９５０℃に加熱し、１０秒間保持した後、温度を下げ
ることなく続けて１１００℃まで４００℃／秒の昇温速
度で加熱し、保持時間を１秒以内として直ちに室温まで
降温する。９５０℃で１０秒のアニールを行うことによ
り、イオン注入時に発生した結晶欠陥が回復し、ｐｎ接
合リーク電流を抑制することができ、また不純物の拡散
は殆ど起こらないため、接合深さが増大することはな
い。

【００４５】さらに、次の高速昇温ランプ加熱にて基板
ウエハを１１００℃まで昇温することにより、不純物の
活性化率が向上し、層抵抗を低減することができる。

【００４６】上述した高速昇温高温短時間アニールで
は、実施形態１で述べたように、不純物の拡散を極力抑
えながら、不純物の活性化率を向上させることができ
る。

【００４７】また本発明の実施形態３によれば、高速昇
温時にウエハが９５０℃に加熱された状態から、高速で
加熱するため、ランプの出力を上げることが容易にで
き、昇温速度をより速く行うことができるばかりでな
く、制御性をも改善することができ、かつ、ウエハ面内
の温度むらが抑制された熱処理を行うことができるとい
う利点を有する。

【００４８】

【発明の効果】以上説明したように本発明によれば、ゲ
ート端近傍の不純物拡散層の深さをコントロールし、低
エネルギーで注入した不純物の増速拡散を抑制すること
ができ、したがって微細なデバイスにおいて短チャンネ
ル効果を抑制でき、かつ高性能なデバイス特性を得るこ
とができる。

【図面の簡単な説明】

【図１】本発明の実施形態１に係るダブルドレイン構造
ＰＭＯＳトランジスタの製造方法を工程順に示す断面図
である。

【図２】本発明の高速昇温ランプアニールの温度シーケ
ンスを示す特性図である。

【図３】本発明の実施形態において、ランプアニールを
行った場合のボロン深さ方向分布を示す特性図である。

【図４】本発明を実証する拡散層の特性図である。

【図５】本発明を実証する拡散層の特性図である。

【図６】本発明を実証する拡散層の特性図である。

【図７】本発明を実証する拡散層の特性図である。

【図８】本発明の実施形態２における効果を示すボロン
の深さ方向分布を示す特性図である。

【図９】本発明の実施形態３における温度シーケンスを
示す特性図である。

【符号の説明】

１Ｓｉ基板２フィールド酸化膜３ゲート酸化膜４ポリシリコンゲート５低加速イオン注入領域６浅い拡散層７ゲート側壁８Ｓ／Ｄイオン注入領域９Ｓ／Ｄ拡散層１０チャネル領域

フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 21/336

Claims

【特許請求の範囲】

【請求項１】不純物導入工程と、アニール工程とを有
する半導体装置の製造方法であって、不純物導入工程は、半導体基板上にゲート酸化膜を介し
て形成されたゲート電極をマスクとして、基板のソース
／ドレイン領域へイオン注入により不純物を導入する処
理であり、アニール工程は、前記ソース／ドレイン領域に注入した
不純物の活性化アニールを高温短時間で行う処理である
ことを特徴とする半導体装置の製造方法。
【請求項２】前記高温短時間アニールにおいて、昇温
速度を毎秒４００℃以上で行うことにより、不純物の拡
散を抑制し、且つ不純物の活性化率を低下させないこと
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】前記高温短時間アニールにおいて、アニ
ール温度を１０００℃以上で、且つアニール時間を１秒
以下にすることを特徴とする請求項２に記載の半導体装
置の製造方法。
【請求項４】不純物を注入直後に前記高温短時間アニ
ールを行うことにより、その後の工程での熱による不純
物の再分布を抑制し、しきい値変動等の特性の劣化を防
止することを特徴とする請求項１に記載の半導体装置の
製造方法。
【請求項５】不純物導入工程と、アニール工程とを有
し、０．１μｍ以下のｐｎ接合を形成する半導体装置の
製造方法であって、不純物導入工程は、Ｎ型半導体基板に不純物ボロンを導
入する処理を行うものであり、アニール工程は、前記Ｎ型半導体基板に導入した不純物
の活性化アニール処理を行うものであり、前記アニール工程でのアニール処理は、ランプ加熱によ
り１５０℃／秒以上の昇温速度で、１０００℃〜１１５
０℃まで昇温し、かつ、この温度での保持時間を１秒以
下として、直ちに降温する処理であることを特徴とする
半導体装置の製造方法。
【請求項６】前記アニール工程でのアニール処理は、
ランプ加熱により１５０℃／秒以上の昇温速度で、１０
００℃以上に昇温し、最高到達温度での保持時間を１秒
で直ちに降温し、その後８００℃〜８５０℃の温度範囲
で１０分間のアニールを行う処理であることを特徴とす
る請求項５に記載の半導体装置の製造方法。
【請求項７】前記アニール工程でのアニール処理は、
前記半導体基板を９５０℃に加熱した状態で１０秒以下
のアニールを行い、かつ、それに引き続いて温度を下げ
ることなく、高速で１１００℃まで昇温し、保持時間を
１秒以下として直ちに室温まで降温することを特徴とす
る請求請５に記載の半導体装置の製造方法。