JPH0629316A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPH0629316A JPH0629316A JP5005976A JP597693A JPH0629316A JP H0629316 A JPH0629316 A JP H0629316A JP 5005976 A JP5005976 A JP 5005976A JP 597693 A JP597693 A JP 597693A JP H0629316 A JPH0629316 A JP H0629316A
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- annealing
- impurity
- amorphous layer
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。特に、ＣＭＯＳ ＶＬＳＩの製造において有
効である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device. Especially, it is effective in the manufacture of CMOS VLSI.
【０００２】[0002]
【従来の技術】従来、イオン注入層のアニールは、電気
炉を用いて行なわれ、分単位（例えば、９５０℃、３０
分）の熱処理のため、注入された不純物が再分布し拡散
する。2. Description of the Related Art Conventionally, annealing of an ion-implanted layer has been performed using an electric furnace and has been performed in minutes (eg, 950 ° C., 30 ° C.).
Due to the heat treatment of 1), the implanted impurities are redistributed and diffused.
【０００３】[0003]
【発明が解決しようとする課題】このためＭＯＳ ＦＥ
Ｔのソース・ドレイン高濃度注入層においては、不純物
イオンの拡散のため、ゲート長を短かくするとパンチス
ルーが生じ、ゲート長を２μｍ以下にすることが困難で
ある。従って、従来の電気炉分単位アニールではＬＳＩ
の微細化が不可能になる。また、最近研究の進められて
いる秒単位アニール技術では、制御性についての研究が
十分でなく、シート抵抗のばらつきが大きい、スリップ
・ラインが発生する、接合形成についての制御性が明ら
かでないなどの未解決問題が残っていた。Therefore, the MOS FE
In the source / drain high-concentration implantation layer of T, punch-through occurs when the gate length is shortened due to diffusion of impurity ions, and it is difficult to reduce the gate length to 2 μm or less. Therefore, in the conventional electric furnace minute unit annealing, LSI
Will be impossible to miniaturize. In addition, in the second-unit annealing technology, which has been recently researched, the research on controllability is not sufficient, and there are large variations in sheet resistance, slip lines occur, and controllability on bond formation is not clear. There were still unsolved problems.
【０００４】即ち、グラファイト・ヒータやハロジェン
・ランプによる短時間熱処理では、ウェーハの膜厚のば
らつきのため、同じパターニングされたウェーハで、か
つ同一条件で熱処理を行っても、ウェーハの昇降温温度
特性が異なってくる。例えば、５００μｍ±２５μｍ規
格のウェーハにおいて、５秒で約１１００℃までウェー
ハ温度を上昇させた場合、約１１００℃±３０℃の温度
差が生じる。That is, in the short-time heat treatment using a graphite heater or halogen lamp, even if the heat treatment is performed on the same patterned wafer under the same conditions due to the variation in the film thickness of the wafer, the temperature rise / fall temperature characteristics of the wafer Will be different. For example, in the case of a wafer of 500 μm ± 25 μm standard, when the wafer temperature is raised to about 1100 ° C. in 5 seconds, a temperature difference of about 1100 ° C. ± 30 ° C. occurs.
【０００５】またさらにハロジェンランプでは電圧変動
が１〜２％生じることによりウェーハ温度は２０℃程度
のばらつきが生じる。従って、量産で連続稼働を考えた
場合、グラファイト・ヒータやハロジェン・ランプを用
いた短時間熱処理が行なわれるウェーハ間の温度ばらつ
きは、数十度程度のばらつきが生じることになる。ま
た、ウェーハのオリエンテーションフラットネスの非対
称領域及び周辺ウェーハ端エッジからの熱幅射によるウ
ェーハ内の温度ばらつきは、ウェーハ周辺をサブ・ヒー
タにより加熱したり、シリコン・リングを用いたりして
少なくすることができるが、それでも完全にゼロにする
ことはできない。そこで、本発明においては、ウェーハ
間の温度のばらつきが、数十度程度生じても、高い活性
化を示し、スリップ・ラインがなく、逆バイアス・リー
ク電流が １ｎＡ／ｃｍ2 程度を示し、かつ注入不純物
イオンの再分布による拡散を生じない秒単位アニール条
件でなければならない。Further, in the halogen lamp, the wafer temperature varies by about 20 ° C. due to the voltage fluctuation of 1 to 2%. Therefore, when considering continuous operation in mass production, temperature variations among wafers subjected to short-time heat treatment using a graphite heater or halogen lamp will vary by several tens of degrees. In addition, the temperature variation within the wafer due to the asymmetric region of the wafer orientation flatness and the thermal radiation from the edge of the peripheral wafer should be reduced by heating the periphery of the wafer with a sub heater or using a silicon ring. Can be done, but still cannot be completely zero. Therefore, in the present invention, even if the temperature variation between wafers is about tens of degrees, high activation is exhibited, there is no slip line, and the reverse bias leakage current is about 1 nA / cm 2 , and The annealing condition must be in seconds, which does not cause diffusion due to redistribution of implanted impurity ions.
【０００６】[0006]
【課題を解決するための手段】本発明では、秒単位アニ
ール技術の未解決な問題を解決し、ばらつきの小さいシ
ート抵抗及び活性化を示し、スリップ・ラインを生じな
い、しかも接合リークが少なく、かつ、不純物イオンの
再分布による拡散を生じない、秒単位アニール技術を与
えることを目的としている。SUMMARY OF THE INVENTION The present invention solves the unsolved problem of the second-second annealing technique, exhibits less variation in sheet resistance and activation, does not cause slip lines, and has less junction leakage. Moreover, it is an object of the present invention to provide a second-unit annealing technique that does not cause diffusion due to redistribution of impurity ions.
【０００７】[0007]
【実施例】以下、実施例を用いて説明する。本発明は、
イオン注入層がアモルファス層を形成すること、８００
℃以上で１１００℃以上の秒単位短時間アニールによ
り、アモルファス層の再結晶化と同時に活性化、欠陥の
除去を行なうことを特徴とする。EXAMPLES Examples will be described below. The present invention is
The ion-implanted layer forms an amorphous layer, 800
It is characterized in that the amorphous layer is recrystallized at the same time as being activated and defects are removed by annealing for 1 second at a temperature of 1100 ° C. or higher at a temperature of 1 ° C. or higher.
【０００８】図１に示すのは、ハロジェン・ランプ・ア
ニールによるウェーハの昇降温温度特性の一例である。
ランプＯＮ後５秒で１０００℃に達し、１０００℃を５
秒保持した後、ランプがＯＦＦし、黒体幅射により温度
が下降する。今後、用いるアニール温度とは図１の（Ｉ
Ｉ）の領域の温度を示すものであり、この例では１００
０℃である。また今後用いるアニール時間とは、図１の
（ＩＩ）の領域の時間を示し、この例では５秒である。FIG. 1 shows an example of the temperature rising / falling temperature characteristics of a wafer by halogen lamp annealing.
5 seconds after the lamp is turned on, the temperature reaches 1000 ° C,
After holding for 2 seconds, the lamp is turned off and the temperature drops due to the black body radiation. In the future, the annealing temperature to be used means (I
I) indicates the temperature in the region I), which is 100 in this example.
It is 0 ° C. The annealing time to be used later indicates the time in the region (II) of FIG. 1, which is 5 seconds in this example.
【０００９】Ｐ，Ａｓ，Ｂ，ＢＦ2 が注入された０．２
μｍ程度の深さを持つアモルファス層は、８００℃ １
秒のアニールで再結晶化することができる。従って８０
０℃以上の温度で、１秒以上の時間熱処理を行なえば再
結晶化する。また図２に示すように活性化は再結晶化と
同時に達成され、８００℃ １秒の熱処理で低いρｓを
持つ。図２は、アニール時間が３秒の場合のアニール温
度とシート抵抗の相関が示されている。（Ｉ）はＢ ４
０ＫｅＶ ４×１０15ｃｍ-2イオン注入層の場合であ
り、Ｂ原子が軽いためアモルファス層が形成されずシー
ト抵抗は、アニール温度の上昇と伴に減少を続け、１１
００℃ ３秒のアニールで、ほぼ１００％活性化する。
一方、（ＩＩ）のＰ ４０ＫｅＶ ４×１０15ｃｍ-2イ
オン注入層と（ＩＩＩ）のＢＦ4 ６０ＫｅＶ ４×１０
15ｃｍ-2イオン注入層は、アモルファス層が形成され、
アモルファスが再結晶化すると同時にシート抵抗は急激
に減少し、過館和溶解現象を示す。しかも８００℃から
１１００℃のアニール温度においては（ＩＩ），（ＩＩ
Ｉ）どちらもシート抵抗の変化がなく、８００℃から１
１００℃温度範囲で短時間熱処理を行なえば、シート抵
抗のウェーハ内及びウェーハ間のばらつきは、小さくす
ることができる。実際Ｂのみのイオン注入層を９００℃
１０秒のアニールを行なった場合５％程度のウェーハ
内ばらつきが生じるが、アモルファス層を９００℃ １
０秒アニール行なった場合、シート抵抗のウェーハ内ば
らつきは１％程度にすることができる。0.2 with P, As, B and BF 2 injected
Amorphous layer with a depth of about μm is 800 ℃ 1
It can be recrystallized by second annealing. Therefore 80
Recrystallization occurs when heat treatment is performed at a temperature of 0 ° C. or higher for 1 second or longer. Also, as shown in FIG. 2, activation is achieved at the same time as recrystallization, and has a low ρs by heat treatment at 800 ° C. for 1 second. FIG. 2 shows the correlation between the annealing temperature and the sheet resistance when the annealing time is 3 seconds. (I) is B 4
In the case of 0 KeV 4 × 10 15 cm -2 ion implantation layer, since the B atom is light, an amorphous layer is not formed, and the sheet resistance continues to decrease as the annealing temperature increases.
Almost 100% activation is achieved by annealing at 00 ° C. for 3 seconds.
On the other hand, (II) P 40 KeV 4 × 10 15 cm −2 ion-implanted layer and (III) BF 4 60 KeV 4 × 10
An amorphous layer is formed in the 15 cm -2 ion implantation layer,
At the same time that the amorphous material is recrystallized, the sheet resistance sharply decreases, showing the phenomenon of over-building and dissolution. Moreover, at the annealing temperature of 800 ° C. to 1100 ° C., (II), (II
I) There is no change in sheet resistance in either case,
If the heat treatment is performed for a short time in the temperature range of 100 ° C., the variation of the sheet resistance within the wafer and between the wafers can be reduced. Actually, the ion implantation layer of only B is 900 ° C.
If annealing is performed for 10 seconds, the variation within the wafer will be about 5%.
When the annealing is performed for 0 seconds, the variation in the sheet resistance within the wafer can be about 1%.
【００１０】図３は、Ｂ注入層のＰ+ −ｎ- 接合逆バイ
アス５Ｖリーク電流（Ｉ）と、Ｐ注入層のｎ+ −Ｐ- 接
合逆バイアス５Ｖリーク電流（ＩＩ）を示している。ア
ニール時間は６秒である。Ｐ+ −ｎ- 接合どちらについ
ても８００℃以上のアニール温度において逆バイアス・
リーク電流が２ｎＡ／ｃｍ2 より小さくなる。FIG. 3 shows the P + -n - junction reverse bias 5V leakage current (I) of the B injection layer and the n + -P - junction reverse bias 5V leakage current (II) of the P injection layer. The annealing time is 6 seconds. Reverse bias at an annealing temperature of 800 ° C or higher for both P + -n - junctions
The leak current becomes smaller than 2 nA / cm 2 .
【００１１】以上から８００℃以上のアニール温度によ
る秒単位熱処理は、約０．２μｍ程度のアモルファス層
からなるＢ，Ｐ，Ａｓのイオン注入層を再結晶化、活性
化し、かつ欠陥の除去を可能にする。From the above, the heat treatment per second at an annealing temperature of 800 ° C. or higher can recrystallize and activate the ion-implanted layer of B, P, As composed of an amorphous layer of about 0.2 μm and remove defects. To
【００１２】一方、イオン注入不純物の再分布による拡
散は、１１００℃の６秒より低温または短時間のアニー
ルの場合生じない。図４は、接合深さとアニール温度の
相関を示している。アニール時間は３秒の場合を示して
ある。（Ｉ）は、４００ÅのＳｉｏ2 膜を通してＰを４
０ＫｅＶ ４×１０15ｃｍ-2注入した場合の接合深さを
示し、（ＩＩ）は４００ÅのＳｉｏ2 膜を通してＢＦ2
を６０ＫｅＶ ４×１０15ｃｍ-2注入した場合の接合深
さを示す。７００℃から１１００℃の温度範囲でのアニ
ールでは、接合深さは一定であるが、１２００℃３秒の
アニールでは不純物の再分布が始まり接合深さが増加し
ている。従って、不純物再分布による拡散を生じない秒
単位アニール温度は１１００℃以下でなければならな
い。On the other hand, diffusion due to redistribution of ion-implanted impurities does not occur in annealing at a temperature lower than 6 seconds at 1100 ° C. or for a short time. FIG. 4 shows the correlation between the junction depth and the annealing temperature. The case where the annealing time is 3 seconds is shown. In (I), P is added to the 4 through a 400Å Sio 2 film.
The junction depth when 0 KeV 4 × 10 15 cm −2 is injected is shown. (II) is BF 2 through a 400 Å SiO 2 film.
Shows the junction depth in the case of implanting 60 KeV 4 × 10 15 cm −2 . In the annealing in the temperature range of 700 ° C. to 1100 ° C., the junction depth is constant, but in the annealing at 1200 ° C. for 3 seconds, redistribution of impurities starts and the junction depth increases. Therefore, the annealing temperature per second at which diffusion due to impurity redistribution does not occur must be 1100 ° C. or lower.
【００１３】また、急激な熱処理により発生するスリッ
プ・ラインは、ウェーハの酸素濃度、ウェーハ端ラウン
ド面の形状、ウェーハ周辺加熱またはシリコン・リング
により減少するが、１２００℃ 数秒のアニールよりも
高温または長時間熱処理を行なった時温度ばらつきが数
℃あると転移が発生するため、スリップ・ラインの発生
をゼロにするのは難しい。しかしながら、ウェーハ端を
ラウンド面にし、適当な周辺加熱条件を選択した場合ス
リップ・ラインは生じない。Further, the slip line generated by the rapid heat treatment is reduced by the oxygen concentration of the wafer, the shape of the wafer end round surface, the wafer peripheral heating or the silicon ring, but at a temperature higher or longer than the annealing at 1200 ° C. for several seconds. It is difficult to reduce the occurrence of slip lines to zero because the transition occurs when the temperature variation is several degrees Celsius during the time heat treatment. However, slip lines do not occur when the wafer edge is rounded and appropriate peripheral heating conditions are selected.
【００１４】以上から、ＢＦ2 ，ＢとＳｉ，ＰまたはＡ
ｓイオン注入により０．２μｍ程度のアモルファス層を
形成後、図５に示す斜線部分のアニール温度とアニール
時間を用いて熱処理を行なうことにより、再結晶化、活
性化、リーク電流の減少が完了し、しかも再分布のない
接合が形成できる。図５は、熱処理のアニール温度とア
ニール時間の２次空間を示すもので、（Ｉ）は再結晶化
が行なわれるために必要なアニール温度と時間を表わ
し、（ＩＩ）は不純物の再分布により拡散が始まるに必
要なアニール温度と時間を表わしている。From the above, BF 2 , B and Si, P or A
After forming an amorphous layer of about 0.2 μm by s ion implantation, recrystallization, activation, and reduction of leak current are completed by performing heat treatment using the annealing temperature and annealing time in the shaded area shown in FIG. Moreover, it is possible to form a junction without redistribution. FIG. 5 shows a secondary space of annealing temperature and annealing time of heat treatment. (I) shows the annealing temperature and time required for recrystallization, and (II) shows the redistribution of impurities. It represents the annealing temperature and time required for diffusion to begin.
【００１５】ＣＭＯＳ ＶＬＳＩの製造においてもＰチ
ャンネル・トランジスタ・ソース・ドレインにＢとＳｉ
またはＢＦ2 が注入された浅いアモルファス層を形成
し、Ｎチャンネル・トランジスタ・ソース・ドレインに
ＡｓまたはＰが注入された浅いアモルファス層を形成
後、ハロジェン・ランプまたはグラファイト・ヒータに
より図５の斜線部のアニール温度とアニール時間を用い
た熱処理を行なうことにより、接合リーク電流が少な
く、しかも、微細構造を持つＣＭＯＳ ＬＳＩを提供す
ることができる。さらに、図５の斜線部分のアニール時
間とアニール温度の２次元空間が広いことから、ウェー
ハ厚みのばらつきや、電力変動による、ウェーハ間の昇
降温度特性にばらつきが生じたとしても、図５の斜線部
分からはずれることはない。Even in the manufacture of CMOS VLSI, B and Si are used for the P-channel transistor, source and drain.
Alternatively, a shallow amorphous layer in which BF 2 is injected is formed, and a shallow amorphous layer in which As or P is injected into the N-channel transistor source / drain is formed, and then a shaded portion in FIG. 5 is formed by a halogen lamp or a graphite heater. By performing the heat treatment using the annealing temperature and the annealing time, it is possible to provide a CMOS LSI having a small junction leak current and a fine structure. Further, since the two-dimensional space of the annealing time and the annealing temperature in the shaded portion of FIG. 5 is wide, even if the temperature rise / fall characteristics between the wafers vary due to the variation of the wafer thickness or the power variation, the shaded area of FIG. It does not deviate from the part.
【００１６】[0016]
【発明の効果】以上説明したように、本発明は、ばらつ
きの少ないシート抵抗及び活性化を示し、スリップ・ラ
インの生じない、しかも接合リークが小さく、かつ不純
物イオンの再分布による拡散の生じない秒単位アニール
技術が可能になり、高品質ＣＭＯＳ ＶＬＳＩの微細化
・高集積化を可能にする半導体装置の製造方法を与え
る。As described above, according to the present invention, the sheet resistance and activation with little variation are exhibited, the slip line is not generated, the junction leak is small, and the diffusion due to the redistribution of the impurity ions does not occur. It provides a method of manufacturing a semiconductor device which enables a second-unit annealing technique and enables miniaturization and high integration of a high-quality CMOS VLSI.
【図１】 ウェーハの昇降温特性図である。FIG. 1 is a temperature rise / fall characteristic diagram of a wafer.
【図２】 シート抵抗とアニール温度の関係図である。FIG. 2 is a diagram showing the relationship between sheet resistance and annealing temperature.
【図３】 リーク電流とアニール温度の関係図である。FIG. 3 is a diagram showing a relationship between leak current and annealing temperature.
【図４】 接合深さとアニール温度の関係図である。FIG. 4 is a relationship diagram between a junction depth and an annealing temperature.
【図５】 アニール温度・時間空間関係図である。FIG. 5 is an annealing temperature / time-space relationship diagram.
１−（Ｉ） 昇温領域 １−（ＩＩ） 定温領域 １−（ＩＩＩ） 降温領域 ２−（Ｉ） Ｂ注入層の場合 ２−（ＩＩ） Ｐ注入層の場合 ２−（ＩＩＩ） ＢＦ2 注入層の場合 ３−（Ｉ） Ｂ注入層Ｐ+ −ｎ- 接合 ３−（ＩＩ） Ｐ注入層ｎ+ −Ｐ- 接合 ４−（Ｉ） ＢＦ2 注入層の場合 ４−（ＩＩ） Ｐ注入層の場合 ５−（Ｉ） 再結晶に必要なアニール条件 ５−（ＩＩ） 不純物拡散のないアニール条件1- (I) Temperature rising area 1- (II) Constant temperature area 1- (III) Temperature decreasing area 2- (I) In case of B injection layer 2- (II) In case of P injection layer 2- (III) BF 2 injection If the layer 3- (I) B injection layer P + -n - junction 3- (II) P injection layer n + -P - for joining 4- (I) BF 2 implanted layer 4- (II) P injection layer Case 5- (I) Annealing condition required for recrystallization 5- (II) Annealing condition without impurity diffusion
【手続補正書】[Procedure amendment]
【提出日】平成５年２月１７日[Submission date] February 17, 1993
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求の範囲[Name of item to be amended] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【特許請求の範囲】[Claims]
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００１[Correction target item name] 0001
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。特に、微細なＣＭＯＳ ＶＬＳＩの製造にお
いて有効である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device. In particular, it is effective in manufacturing a fine CMOS VLSI.
【手続補正３】[Procedure 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００７[Correction target item name] 0007
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００７】[0007]
【実施例】以下、実施例を用いて説明する。本発明は、
低い加速エネルギーによるイオン注入をすることによ
り、過剰な不純物を有する浅いアモルファス層を形成す
ること、８００℃以上で１１００℃以上の秒単位短時間
アニールにより、アモルファス層の再結晶化と同時に活
性化、欠陥の除去を行なうことを特徴とする。EXAMPLES Examples will be described below. The present invention is
By performing ion implantation with low acceleration energy
Therefore, a shallow amorphous layer having excess impurities is formed, and the amorphous layer is recrystallized at the same time as activation and defects are removed by annealing at 800 ° C. or higher for 1100 ° C. or more per second for a short time. To do.
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００９[Correction target item name] 0009
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００９】Ｐ，Ａｓ，Ｂ，ＢＦ２が注入された０．２
μｍ程度の深さを持つアモルファス層は、８００℃ １
秒のアニールで再結晶化することができる。従って本発
明の浅いアモルファス層は８００℃以上の温度で、１秒
以上の短時間熱処理を行なえば再結晶化する。また１１
００℃以内の温度であれば再結晶化の度合は一定であ
る。更に図２に示すように活性化は再結晶化と同時に達
成され、８００℃ １秒の熱処理で低いρｓを持つ。図
２は、アニール時間が３秒の場合のアニール温度とシー
ト抵抗の相関が示されている。（Ｉ）はＢ ４０ＫｅＶ
４×１０１５ｃｍ−２イオン注入層の場合であり、Ｂ
原子が軽いためアモルファス層が形成されずシート抵抗
は、アニール温度の上昇と伴に減少を続け、１１００℃
３秒のアニールで、ほぼ１００％活性化する。即ち、
過飽和の不純物を有するアモルファス層が形成されない
場合には、アニール温度に依存してシート抵抗が変化す
る。一方、（ＩＩ）のＰ ４０ＫｅＶ ４×１０１５ｃ
ｍ−２イオン注入層と（ＩＩＩ）のＢＦ４６０ＫｅＶ
４×１０１５ｃｍ−２イオン注入層は、アモルファス層
が形成され、アモルファスが再結晶化すると同時にシー
ト抵抗は急激に減少し、浅いイオン注入により固溶度を
越えて過剰に存在する不純物が再結晶する現象、即ち過
飽和溶解現象を示す。しかも８００℃から１１００℃の
アニール温度においては（ＩＩ），（ＩＩＩ）どちらも
シート抵抗の変化がなく、８００℃から１１００℃温度
範囲で短時間熱処理を行なえば、シート抵抗のウェーハ
内及びウェーハ間のばらつきは、小さくすることができ
る。実際アモルファス層が形成されないＢのみのイオン
注入層を９００℃ １０秒のアニールを行なった場合５
％程度のウェーハ内ばらつきが生じるが、アモルファス
層を９００℃ １０秒アニール行なった場合、シート抵
抗のウェーハ内ばらつきは１％程度にすることができ
る。0.2 with P, As, B and BF 2 injected
Amorphous layer with a depth of about μm is 800 ℃ 1
It can be recrystallized by second annealing. Thus, the present onset
The shallow amorphous layer is recrystallized by heat treatment at 800 ° C. or higher for a short time of 1 second or longer. Again 11
If the temperature is within 00 ° C, the degree of recrystallization is constant.
It Further, as shown in FIG. 2, the activation is achieved at the same time as the recrystallization, and the heat treatment at 800 ° C. for 1 second has a low ρs. FIG. 2 shows the correlation between the annealing temperature and the sheet resistance when the annealing time is 3 seconds. (I) is B 40 KeV
In the case of 4 × 10 15 cm −2 ion implantation layer, B
Since the atoms are light, an amorphous layer is not formed, and the sheet resistance continues to decrease as the annealing temperature rises.
Almost 100% activation is achieved by annealing for 3 seconds. That is,
Amorphous layer with supersaturated impurities is not formed
In some cases, the sheet resistance changes depending on the annealing temperature.
It On the other hand, P 40 KeV 4 × 10 15 c of (II)
m −2 ion-implanted layer and (III) BF 4 60 KeV
In the 4 × 10 15 cm −2 ion implantation layer, an amorphous layer is formed, and at the same time when the amorphous is recrystallized, the sheet resistance sharply decreases, and the solid solubility is reduced by shallow ion implantation.
The phenomenon in which excess impurities are recrystallized beyond
Saturated indicates the sum dissolution phenomenon. Moreover, the sheet resistance does not change in both (II) and (III) at the annealing temperature of 800 ° C. to 1100 ° C., and if the heat treatment is performed for a short time in the temperature range of 800 ° C. to 1100 ° C. Can be reduced. When an ion-implanted layer containing only B, which does not actually form an amorphous layer, is annealed at 900 ° C. for 10 seconds 5
%, The variation in the sheet resistance within the wafer can be about 1% when the amorphous layer is annealed at 900 ° C. for 10 seconds.
【手続補正５】[Procedure Amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１５[Name of item to be corrected] 0015
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１５】ＣＭＯＳ ＶＬＳＩの製造においてもＰチ
ャンネル・トランジスタ・ソース・ドレインにＢとＳｉ
またはＢＦ２が注入された浅いアモルファス層を形成
し、Ｎチャンネル・トランジスタ・ソース・ドレインに
ＡｓまたはＰが注入された浅いアモルファス層を形成
後、ハロジエン・ランプまたはグラファイト・ヒータに
より図５の斜線部のアニール温度とアニール時間を用い
た熱処理を行なうことにより、接合リーク電流が少な
く、しかも、微細構造を持つＣＭＯＳ ＬＳＩを提供す
ることができる。さらに、図５の斜線部分のアニール時
間とアニール温度の２次元空間が広いことから、ウエー
ハ厚みのばらつきや、電力変動による、ウェーハ間の昇
降温度特性にばらつきが生じたとしても、図５の斜線部
分からはずれることはない。即ち、製品間、製品内のば
らつきが生じにくくなるため、信頼性の高い製品を提供
することができる。 Even in the manufacture of CMOS VLSI, B and Si are used for the P-channel transistor, source and drain.
Alternatively, a shallow amorphous layer in which BF 2 is implanted is formed, and a shallow amorphous layer in which As or P is implanted in the N-channel transistor source / drain is formed, and then a shaded area in FIG. 5 is formed by a halogen lamp or a graphite heater. By performing the heat treatment using the annealing temperature and the annealing time, it is possible to provide a CMOS LSI having a small junction leak current and a fine structure. Further, since the two-dimensional space of the annealing time and the annealing temperature in the shaded portion of FIG. 5 is wide, even if the temperature rise and fall characteristics between wafers vary due to the variation of the wafer thickness and the power variation, the shaded area of FIG. It does not deviate from the part. That is, between products and
Providing highly reliable products because flicker is less likely to occur
can do.
【手続補正６】[Procedure correction 6]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１６[Correction target item name] 0016
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１６】[0016]
【発明の効果】以上説明したように、ＮおよびＰ型不純
物拡散層は図５の斜線部分の熱処理条件においてはほぼ
同様な活性化の挙動を示すために同時に熱処理を施して
も何等問題が生じない。したがってＮおよびＰ型不純物
拡散層を信頼性高く、同時に形成することができるとい
う効果を有する。また本発明は、ばらつきの少ないシー
ト抵抗及び活性化を示し、スリップ・ラインの生じな
い、しかも接合リークが小さく、かつ不純物イオンの再
分布による拡散の生じない秒単位アニール技術が可能に
なり、また浅い不純物拡散層を安定に形成することが可
能となるため、高品質ＣＭＯＳ ＶＬＳＩの微細化・高
集積化を可能にする半導体装置の製造方法を与えること
が可能となるという効果を有するものである。 As described above, N and P type impurities
Under the heat treatment conditions in the shaded area in FIG. 5, the material diffusion layer is almost
Heat treatment was applied at the same time to show similar activation behavior.
No problem arises. Therefore N and P type impurities
It is said that the diffusion layer can be formed simultaneously with high reliability.
Have an effect. The present invention also enables a second-second annealing technique that exhibits less variation in sheet resistance and activation, that slip lines do not occur, that junction leakage is small, and that diffusion due to redistribution of impurity ions does not occur. it becomes possible to stably form a shallow impurity diffusion layers, to provide a method of manufacturing a semiconductor device which enables miniaturization and high integration of high-quality CMOS VLSI
This has the effect that it becomes possible.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/265 27/092 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｈ 9054−4Ｍ 27/08 ３２１ Ｅ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI Technical display location H01L 21/265 27/092 8617-4M H01L 21/265 H 9054-4M 27/08 321 E
Claims (1)
の製造方法において、Ｐチャンネルトランジスタのソー
ス・ドレイン領域となる半導体基板の所定の位置に８０
ＫｅＶ以下の低い加速エネルギーで不純物を酸化膜を介
してイオン注入し、第１アモルファス層を形成する工
程、Ｎチャンネルトランジスタのソース・ドレイン領域
となる前記半導体基板の所定の位置に８０ＫｅＶ以下の
低い加速エネルギーで不純物を酸化膜を介してイオン注
入し、浅い第２アモルファス層を形成する工程、しかる
後、前記第１アモルファス層と前記第２アモルファス層
とを有する前記半導体基板をランプ照射により、８００
℃以上１１００℃以下温度に短時間保持することにより
前記第１アモルファス層と前記第２アモルファス層とを
活性化させ各々第１不純物拡散層及び第２不純物拡散層
を形成する工程、前記ランプ照射の後に黒体輻射により
降温する工程を有することを特徴とする半導体装置の製
造方法。1. A method of manufacturing a semiconductor device having a MOS transistor, wherein a semiconductor device having a source / drain region of a P channel transistor is provided at a predetermined position on a semiconductor substrate.
A step of ion-implanting impurities through an oxide film with a low acceleration energy of KeV or less to form a first amorphous layer, and a low acceleration of 80 KeV or less at a predetermined position of the semiconductor substrate to be a source / drain region of an N-channel transistor. A step of ion-implanting impurities through the oxide film with energy to form a shallow second amorphous layer, and thereafter, irradiating the semiconductor substrate having the first amorphous layer and the second amorphous layer with a lamp to obtain 800
A step of activating the first amorphous layer and the second amorphous layer by holding at a temperature of not less than 1100 ° C. and not more than 1100 ° C. for a short time to form a first impurity diffusion layer and a second impurity diffusion layer, respectively. A method of manufacturing a semiconductor device, comprising a step of subsequently lowering the temperature by black body radiation.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5005976A JP2534608B2 (en) | 1993-01-18 | 1993-01-18 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5005976A JP2534608B2 (en) | 1993-01-18 | 1993-01-18 | Method for manufacturing semiconductor device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58185569A Division JPS6077419A (en) | 1983-10-04 | 1983-10-04 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629316A true JPH0629316A (en) | 1994-02-04 |
| JP2534608B2 JP2534608B2 (en) | 1996-09-18 |
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ID=11625879
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5005976A Expired - Lifetime JP2534608B2 (en) | 1993-01-18 | 1993-01-18 | Method for manufacturing semiconductor device |
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| Country | Link |
|---|---|
| JP (1) | JP2534608B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004153246A (en) * | 2002-10-10 | 2004-05-27 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56100412A (en) * | 1979-12-17 | 1981-08-12 | Sony Corp | Manufacture of semiconductor device |
| JPS5896763A (en) * | 1981-12-03 | 1983-06-08 | Seiko Epson Corp | Cmos semiconductor device |
| JPS6077419A (en) * | 1983-10-04 | 1985-05-02 | Seiko Epson Corp | Manufacture of semiconductor device |
-
1993
- 1993-01-18 JP JP5005976A patent/JP2534608B2/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56100412A (en) * | 1979-12-17 | 1981-08-12 | Sony Corp | Manufacture of semiconductor device |
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|---|---|---|---|---|
| JP2004153246A (en) * | 2002-10-10 | 2004-05-27 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2534608B2 (en) | 1996-09-18 |
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