JPH02117130A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体素子の製造方法に関し、特に、Ｓｉ基板
に対する集積度を高める拡散層の形成方法に関する。

［従来の技術］ ＶＬＳ　Ｉ　（Ｖｅｒｙ　Ｌａｒｃ＋ｅ　５ｃａｌｅ　
Ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）の集積度が増
大するに従い、その構造単位であるＭＯＳ型（）ｆｅｔ
ａｌ　０ｘｉｄｅ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）電界
効果トランジスタの縮小が必要となってくる。かかる縮
小に伴い、そのソース、ドレイン領域を構成する拡散層
のｐｎ接合深さの縮小も要求されている。

ソース、ドレイン領域を構成する拡散層の接合を形成す
る方法として、通常イオン注入法が用いられている。例
えば、その接合がｎ＋／ｐ接合の場合には、Ａｓ＋又は
Ｐ＋イオン等のドナーイオンを、また、ｐ”／ｎ接合の
場合には、Ｂ＋又はＢ　Ｆ　２＋イオン等のアクセプタ
イオンを数十ＫｅＶの加速エネルギーでＳｉ基板に照射
して１平方センチメートル当り１×１０〜１．Ｘ１０１
６だけ注入し、その後、９００〜１０００℃のアニール
によって活性化処理して接合を形成していた。このよう
な方法を用いると、拡散層の接合深さが、工〕、／ｐ接
合の場合に０．２μｍ、また、ｐ＋／ｎ接合の場合に０
゜３μｍになっていた。

しかし、今後のＭＯ８型電界効果トランジスタの微細化
に対応するためには、接合深さが０．１μｍ以下の接合
形成が必要となり、上述の深さでは不十分である。特に
、ｐ＋／ｎ接合の場合に目標値との差が大きく問題が多
い。接合を浅くできない原因としては、注入され゛なり
＋又はＢＦ２＋イオンの分布がＳｔ基板中でチャンネリ
ング現象によって拡がるためである。特に、浅い結合を
形成する場合に用いられる低エネルギー注入の場合、イ
オン分布の拡がりは大きい。

このようなチャンネリング現象を防止して接合深さを浅
くするなめに、既に、Ｂ＋又はＢ　Ｆ　２　＋イオンの
注入領域を、予め非晶質化を引き起こす、例えばＳｔイ
オンを注入して非晶質化（プレアモルファス化）してお
き、その後にＢ＋又は旺。

１イオンを注入して接合を形成する方法が提案されてい
る。

［発明が解決しようとする課題］ しかし、Ｓｉ＋イオンを注入することで形成された非晶
質領域は、その後の活性化アニール処理を経て再結晶化
する際に、もとの非晶質／結晶界面で２次欠陥を発生す
る。そのため、Ｓｉ＋イオンを注入してプレアモルファ
ス化を行ない、その後にＢ＋又はＢＦ２＋イオンを注入
して形成されたｐ　　／ｎ接合は、プレアモルファス化
を行なうことなくＢ＋又はＢＦ２＋イオンを注入して形
成されたｐ＋／ｎ接合に比べて、２次欠陥による生成電
流によって逆バイアスでのリーク電流が実用上許容でき
ない程度に桁ちがいに大きくなっていた（文献（１）ア
イ−ダブリュー　ウー、アール・ティー・ファルクス、
リュー・シー・マイセルセン　ジュニア共著、ジャーナ
ル　アプライドフ’７ジイクス（Ｉ−Ｗ　ＷＬＩ、Ｒ，
丁、Ｆｕｌｋｓ、ａｎｄ　Ｊ、Ｃ，Ｈｉｋｋｅｓｅｎ、
Ｊｒ、　；Ｊ、Ａｐｐｌ、Ｐｈｙｓ、）　６０（７）、
１０ｃｔｏｂｅｒ　１９８６゜ｐｐ２４２２−２４３８
参照）。

このような問題は、ｐ＋／ｎ接合を形成する場合だけで
なく、ｎ＋／ｐ接合を形成する場合にも同様に生じてい
た。

本発明は、以上の点を考慮してなされたものであり、接
合深さが浅い接合をプレアモルファス化法を用いて形成
しても、逆バイアスによるリーク電流を小さく抑えるこ
とのできる半導体素子の製造方法を提供しようとするも
のである。

し課題を解決するための手段］ かかる課題を解決するため、本発明においては、Ｓｉ基
板上の酸化膜によって囲繞された領域に、イオン注入法
によって、囲繞領域の第１の導電型とは異なる第２の導
電型の拡散層を形成する処理を以下の各工程によって行
なうようにした。すなわち、所定のイオンにより、囲繞
領域の所定の深さまで非晶質化する工程と、非晶質領域
の所定の深さまで第２の導電型を与えるイオンを注入す
る工程と、イオン注入が行われた領域の全露出面を覆っ
て金属シリサイド層を形成する工程と、酸化雰囲気で熱
処理を行なう工程とを順次経て拡散層を形成するように
した。

［作用］ 接合深さが浅い拡散層を形成するため、まず、囲繞領域
の所定の深さまで非晶質化し、その後、第２の導電型を
与えるイオンをこの非晶質領域の所定の深さまでに注入
するようにした。

この状態で直ちに熱処理を行なうと非晶質が結晶化する
際、非晶質／結晶界面に過剰な非晶質化用のイオンが析
出して逆方向リーク電流が大きくなるので、熱が加えら
れたとき空格子を発生ずる金属シリサイド層で、第２の
導電型を与えるイオンが注入された領域の露出面を覆っ
た後、熱処理を行なうようにした。すなわち、過剰な非
晶質化用イオンを空格子によって消滅させるようにした
。

［実施例］ 以下、本発明の一実施例を図面を参照しながら詳述する
。

第１図はこの一実施例の製造工程を示す図である。この
第１図はいわゆるＬＤＤ　（Ｌｉ（］ｈｔＶ　Ｄｏｐｅ
ｄＤｒａｉｎ）構造のｐチャネルＭＯ８型電界効果トラ
ンジスタの製造工程を示している。

まず、ｎ型のＳｉ基板１上に、いわゆるＬＯＣ０８（Ｌ
ｏｃａｌ　０ｘｉｄａｔｉｏｎ　ｏｆ　５ｉｌｉｃｏｎ
）分離を適用したフィールド酸化によって第１図（Ａ＞
に示すように、電界効果トランジスタとなる領域を除い
てフィールド酸化膜２を形成する。その後、ホトリソグ
ラフィ及びエツチングによって、第１図（Ｂ）に示すよ
うに、トランジスタとなる領域の中央部にゲート酸化膜
３を形成する。次いで、ホトリソグラフィ及びエツチン
グによって、第１図（Ｃ）に示すように、ゲート酸化膜
３上にゲート電極４を形成する。さらに、フィールド酸
化膜２及びゲート電極４との間の領域に対して所定の深
さまでＢ　Ｆ　２　　イオノの注入を行ない、第１図（
Ｄ）に示すようにソース、ドレインとなる領域にｐ−領
域５を形成する。さらにその後、ホトリソグラフィ及び
エツチングによって、第１図（Ｂ＞に示すように、ゲー
ト電極４の側部及び上部にゲート酸化膜３ａを設けてゲ
ート電＠４を被覆する。

次に、非晶質化用のＳｌ　イオ／を加速エネルギー１９
０ＫｅＶで１平方センチメートル当り２×１０１５だけ
ソース、トレインとなる領域に注入し、その後加速エネ
ルギーを５０ＫｅＶに変えて１平方センチメートル当り
２Ｘ１０１５だけＳｉ＋イオンをソース、トレインとな
る領域に注入して第１図（Ｆ）に示すようにこれら領域
に表面から＋２２０ｎｍ程度の深さまで非晶質領域６を
形成する。

次いで、ＢＦ２＋イオンを加速エネルギー３３ＫｅＶで
１平方センチメートル当り２×１０１５だけソース、ド
レインとなる領域に注入して第１図（Ｇ）に示すように
ｐ　領域７を形成する。ここで８１基板１の濃度を１立
方センチメートル当り１×１０１７とすると、ｐ　　／
ｎ接合の深さはＶＬＳＩで求められている深さである約
０．１μｍとなる。

次に、高融点金属シリサイド（アニール処理温度より融
点が高い金属シリサイド）であるＷＳ２の層８をスパッ
タリング法によって全面に対して約３００ｎｍ形成し、
その後、ホトリソグラフィ及びエツチングによってフィ
ールド酸化Ｍ２からソース領域又はドレイン領域を経て
ゲート酸化膜３の側部３ａに至る部分のＷＳｉ２層８を
残して他のＷＳｉ２層８を除去する。すなわち、第１図
（Ｈ）に示すように拡散層となる領域の露出面を完全に
覆うようにＷＳｉ２層８を形成する。

最後に、当該ウェハを酸化炉に入れて、ドライ酸素雰囲
気で９００℃、２０分の熱処理（アニール処理）を施し
、ｐ−領域５及びｐ＋領域７の活性化する。この活性化
によってＷＳｉ２層８の表面には第１図（Ｉ）に示すよ
うに酸化膜９が形成され、ｐ−領域５及びｐ　領域７は
ソース領域及びドレイン領域となる拡散層１０として完
成する。

従って、第１図（ｒ）は、最終的に形成されたＭｏＳ型
電界効果トランジスタを示している。

次に、上述した実施例を導出した検討の内容を説明する
。

逆バイアスでリーク電流を大きくする原因である、非晶
質／結晶界面に発生する２次欠陥は、さらにその原因を
追及すると、非晶質化のためのイオン注入によって生じ
た過剰の格子間Ｓｉが、アニール処理による再結晶の際
に非晶質／結晶界面に析出して転位ループを形成するた
めに生じる（上述の文献（１）参照）。

そうであるならば、過剰の格子間Ｓｉを格子に組み込め
ば、２次欠陥を消滅させることができ、従来の課題が解
決できることに本願発明者は着目した。過剰の格子間Ｓ
ｉを格子に組込むには、はぼ目見の過剰な空格子をこの
非晶質領域に送り込めば良いことが分った。

ところで、空格子を発生させる方法として、第１に、Ｔ
ｉをＳｉ表面に形成し、その後、アニール過程を経てＴ
！ＳＩ２を形成させることで空格子を発生させる方法が
ある（文献（２）デイ−・ニス・ウェン、ピー・エル・
スミス、シー・エム・オスバーン、ジー・アイ・ロズゴ
ニー共著、アプライド　フィジックス　レター（Ｄ、Ｓ
、Ｗｅｎ、Ｐ、［Ｓｍ１ｔｈ、　Ｃ，）ｉ、　０ｓｂｕ
ｒｎ、　ａｎｄ　Ｇ、　Ａ、　Ｒｏｚｇｏｎｙｉ　；Ａ
ｐｐｌ、　ＰｈｙｓＬｅｔｔ、）　　５１（１５）、１
２０ｃｔｏｂｅｒ　１９８７．ｐｐＨ８２−１１８４参
照）。

しかし、この方法は、Ｔ！Ｓｔ２の形成過程を利用して
おり、アニール温度が１０００℃程度と高いため、シリ
サイド化反応によって接合が破壊される恐れがある。そ
のため、かかる空格子の発生方法を２次欠陥の消滅のた
めに利用することができない。

空格子を発生させる方法として、第２に、Ｓｉを窒化さ
せる過程を通じて発生させる方法がある（文献（３）ピ
ー・ファーフイ、ジー・バーバシア、エム・モスレイ、
アール・ダブリュー・ダブトン共著、アプライド　フィ
ジックス　レター（Ｐ、　Ｆａｈｅｙ、　Ｇ、　Ｂａｒ
ｂｕｓｃ　ｉａ、　Ｈ，Ｎｏ５ｌｅｈｉ　、　ａｎｄ　
Ｒ，Ｗ、　Ｄｕｔｔｏｎ；Ａｐｐｌ、Ｐｈｙｓ、Ｌｅｔ
ｔ、　）　４Ｂ（８Ｌ１５　Ａｐｒｉｌ　１９８５．ｐ
ｐ７８４−７８６参照）。しかし、この方法においては
、窒化処理に必要な温度が１０００℃以上の高温である
ため、ＶＬＳＩの製造プロセスＪ＼の適用は実際上困難
である。

空格子を発生させる方法として、第３に、ＳｉＬに金属
シリサイドを形成し、これを酸化する過程を通じて空格
子を発生させる方法がある（文献（４）ピー・ファーフ
イ、アール・ダブリュー・ダツートン共著、アプライド
　フィジックス　レター（Ｐ、Ｆａｈｅｙ、ａｎｄＲ，
Ｗ、　　Ｄｕｔｔｏｎ；Ａｐｐｌ、Ｐｈｙｓ、Ｌｅｔｔ
、＞５２（１３）、２８　Ｍａｒｃｈ　１９８８．ｐｐ
１０９２−１０９４参照）。この方法は、通常のＳｉの
酸化と同じ温度領域での処理が可能であり、接合深さが
浅いことを求められるＶＬＳＩの製造プロセスに対して
適用することができる。

このような検討に基づいて、プレアモルファス化のなめ
に注入した過剰なＳ１イオンを、高融点金属シリサイド
層（第１図ＷＳｉ２層８〉を形成してこれを酸化する過
程を通じて発生された空格子によって消滅させ、逆バイ
アスでのリーク電流を抑えることとした。

従って、上述の実施例によれば、プレアモルファス化法
を適用して拡散層の接合深さを浅くしても、２次欠陥を
抑えているため、逆方向リーク電流を小さくすることが
でき、十分に実用に使用できるものを提供することがで
きる。実際上、上記実施例によって作成された半導体素
子の接合深さは約１５０ｎｍであって逆方向リーク電流
も小さい良好な接合特性を呈した。

また、上記実施例は逆方向リーク電流を小さく抑えるこ
とを目的になされたものであるが、拡散層１０がＷ　Ｓ
　ｔ　２　Ｊ’１８で覆われているため、以下に示す２
次的な効果を奏する。

すなわち、浅い接合では通常拡散層の高抵抗化が問題と
なるが、低抵抗のＷＳｆ２層８がこの拡散１１０に被覆
されているため、かかる問題が生じることがなくなる。

また、拡散層１０にアルミニューム等の配線金属を直接
接続した場合、配線金属と拡散層１０とが反応して接合
が破壊される恐れがあり、また、破壊はされなくともそ
の部分が高抵抗化することがあるが、この実施例の場合
、ＷＳｉ２層８が被覆されているため、このようなこと
を防止することができる。

なお、上記実施例においては、接合表面に形成される高
融点金属シリサイドがＷＳｉ２のものを示したが、Ｍｏ
Ｓｉ　　、ＴａＳｉ　　、Ｔｉ　Ｓｉ２、ＺｒＳＩ２等
の通常ＶＬＳＩプロセスで用いられる金属シリサイドで
あっても良く、このようなシリサイドを適用しても上述
と同様な効果を得ることができる。

また、上記実施例においては、ｐ　　／ｎ接合の場合を
示したが、ｎ＋／ｐ接合に対しても本発明を適用するこ
とができ、上述と同様な効果を奏する。

さらに、上述の実施例においては、非晶質化を行なうた
めのイオンとしてＳｉ＋イオンを用いたものを示したが
、他のイオン、例えば、Ｇｅ＋イオン、ｓｎ　　イオン
等を用いても良い。また、アクセプタイオンも上述の実
施例によるものだけに限定されない。ｎ＋／ｐ接合に本
発明を適用した場合においても、そのドナーイオンは通
常適用されているものをそのまま用いることができる。

し発明の効果］ 以上のように、本発明によれば、浅い接合の形成に用い
られるプレアモルファス化法を用いても再結晶化の際に
発生する２次欠陥を消滅させることができ、逆方向リー
ク電流の小さい良好な接合を形成することができる。

【図面の簡単な説明】

第１図は本発明による半導体素子の製造方法の一実施例
を示す工程図である。 １・・・８１基板、２・・・フィールド酸化膜、３・・
・ゲート酸化膜、４・・・ゲート電極、５・・・ｐ−領
域、６・・・非晶質領域、７・・・ｐ＋領領域８・・・
ＷＳｉ２層、１０・・・活性化されて形成された拡散層
。 特許出願人　　沖電気工業株式会社 図（その１） １：Ｓ＋基板

Claims (1)

1. 【特許請求の範囲】 Ｓｉ基板上の酸化膜によつて囲繞された領域に、イオン
   注入法によつて、前記囲繞領域の第１の導電型とは異な
   る第２の導電型の拡散層を形成する半導体素子の製造方
   法において、 前記拡散層を、 所定のイオンにより、前記囲繞領域の所定の深さまで非
   晶質化する工程と、 非晶質領域の所定の深さまで第２の導電型を与えるイオ
   ンを注入する工程と、 イオン注入が行われた領域の全露出面を覆つて金属シリ
   サイド層を形成する工程と、 酸化雰囲気で熱処理を行なう工程とを経て形成すること
   を特徴とする半導体素子の製造方法。